WO2005024935A1 - 半導体装置 - Google Patents

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WO2005024935A1
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wiring
film
layer
insulating film
semiconductor device
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Shun-Ichi Fukuyama
Tamotsu Owada
Hiroko Inoue
Ken Sugimoto
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Fujitsu Limited
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Definitions

  • the present invention generally relates to a semiconductor device, and more particularly to a semiconductor device having a multilayer wiring structure. Background technology +
  • the operation speed has been increased in accordance with the scaling law by miniaturizing the semiconductor device.
  • a multilayer wiring structure is generally used for wiring between individual semiconductor devices.
  • the wiring patterns in the multilayer wiring structure are close to each other, and there is a problem of distribution and extension due to parasitic capacitance between the wiring patterns.
  • parasitic capacitance is inversely proportional to the distance between the patterns, and is proportional to the dielectric constant of the insulating film between the wiring patterns.
  • the dielectric constant is 3.3 to It was about 4.0, and it was necessary to further lower the dielectric constant of the insulating film.
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device 100 using an organic insulating film as an interlayer insulating film.
  • a semiconductor device 100 includes a gate insulating film 104 A formed on an element region separated by an element isolation insulating film 102 on a Si substrate 1, It includes a good electrode 104 formed on the insulating film 104A, and diffusion layers 105A and 105B formed on both sides of the good electrode 104.
  • Disgusting gate electrode 104 has side wall surface covered with sidewall insulating film 103 A, 103 B Further, on the tirlHS i substrate 101, an inter-plug insulating film 106 made of, for example, a PSG film (phosphorus glass film) is provided with the gate electrode 104 and the side wall insulating films 103A, 103B. And a protective film 107 is formed on the inter-plug insulating film 106.
  • a PSG film phosphorus glass film
  • a contact hole leading to the diffusion layer 105B is formed in the inter-Blag insulating film 106 and the protective film 107, and a barrier film 108 is formed on the inner wall of the contact hole / layer.
  • a contact plug 109 made of, for example, W (tungsten) is buried in the contact horn that is formed and further has the barrier film 108 formed thereon. The contact plug 109 is electrically connected to the self-diffusion layer 105B via the barrier film 108.
  • an inter-wiring insulating film 110 made of, for example, an organic insulating film is formed, and on the inter-wiring insulating film 110, a cap film 111 is formed.
  • a wiring groove is formed in the inter-layer insulating film 110 and the cap film 111 by etching, and the wiring groove has a barrier to surround the Cu wiring 112 and the Cu wiring 112.
  • a film 112a is formed, and the Cu wiring 112 is electrically connected to the contact plug 109 via the barrier film 112a.
  • a protective film 113 is formed on the tiifS cap film 111 and the Cu wiring 111, and an inter-plug insulating film 114 made of, for example, an insulating film is formed on the protective film 113.
  • the protective film 115 is formed on the inter-plug insulating film 114.
  • a barrier film 118 a is formed so as to surround the u plug 118, and the Cu plug 118 electrically connects to the Cu wiring 112 via the barrier film 118 a. It is connected.
  • an inter-wiring insulating film 116 made of, for example, an organic insulating film is formed, and on the inter-wiring insulating film 116, a cap film 117 is formed.
  • a wiring groove is formed in the inter-wiring insulating film 1 16 and the cap film 1 17 by etching, and the wiring groove surrounds the Cu wiring 1 19 and the Cu wiring 1 19.
  • the barrier film 119a is formed, and the contact SCu wiring 119 is connected to the Cu plug 118 and extends.
  • the semiconductor device 100 since an organic insulating film having a low dielectric constant is used for the inter-wiring insulating film and the inter-plug insulating film, the semiconductor device can be operated at high speed.
  • a porous insulating film is a film in which a large number of pores are formed in the film to lower the dielectric constant of the film.
  • the porous insulating film has low mechanical strength due to the presence of a large number of holes in the film. For this reason, cracks may occur in the porous insulating film, and the porous insulating film may be damaged. In addition, there has been a problem that the porous insulating film is separated from a film around the porous insulating film. Disclosure of the invention
  • a specific object of the present invention is to provide a semiconductor device having a high operating speed and a strong and stable structure, which prevents the interlayer insulating film of the semiconductor device from being damaged or peeled off.
  • the present invention has a substrate, a first insulating layer, and a first wiring layer formed in the first insulating layer.
  • a fiber structure using an insulating film having a large toughness toughness value is formed in the multi-layered wiring structure, so that the toughness of the toughness is increased.
  • the large insulating film alleviates the influence of stress applied to the semiconductor device, prevents breakage and peeling of the interlayer insulating film, and enables formation of a stable multilayer wiring structure.
  • the present invention has a substrate, a first insulating layer, and a first Cu wiring layer formed in the first insulating layer.
  • a semiconductor device comprising the wiring structure of item 2 and the rupture toughness value of the buffer layer being larger than the rupture toughness value of the first insulating layer.
  • the fracture toughness value can be reduced.
  • the large insulating film reduces the influence of stress applied to the semiconductor device, prevents breakage and peeling of the inter-brows insulating film, and enables formation of a stable multilayer wiring structure.
  • FIG. 1 is a cross-sectional view showing a configuration of a conventional semiconductor device having a multilayer wiring structure.
  • FIG. 2 shows the configuration of a semiconductor device having a multi-layer 2 / ⁇ structure according to a first embodiment of the present invention.
  • FIG. 3 is a partially enlarged view showing 1H / line pitch of the wiring structure of the semiconductor device of FIG.
  • FIG. 4 is a modified view (part 1) of the semiconductor device of FIG.
  • FIG. 5 is a modified view (part 2) of the semiconductor device of FIG.
  • FIG. 6 is a modification (3) of the semiconductor device of FIG.
  • FIG. 7A to 7P are views showing a method for manufacturing the semiconductor device of FIG.
  • FIG. 8A to 8P are views showing a method for manufacturing the semiconductor device of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 2 is a cross-sectional view showing a configuration of a semiconductor device 200 having a low dielectric constant, for example, using a porous insulating film as an interlayer insulating film to reduce the effect of wiring delay and to improve the operation speed. is there.
  • the dielectric constant of the interlayer insulating film is reduced by using, for example, a porous insulating film as the insulating film between the wirings and the interlayer insulating film including the insulating film between the via plugs.
  • a semiconductor device 200 includes a gate insulating film 4A formed on an element region separated by an element isolation insulating film 2 on an Si substrate 1, and a gate insulating film 4A. It includes a gate electrode 4 formed on A, and diffusion layers 5A and 5B formed on both sides of the gate electrode 4.
  • the gate electrode 4 has a side wall surface covered with side wall insulating films 3 A and 3 B. Further, on the Sukemi Si substrate 1, for example, a PSG film (phosphor glass film) is formed between the plug insulating films 6. A protective film 7 is formed so as to cover the gate electrode 4 and the side wall insulating films 3 A and 3 B, and further on the inter-Blag insulating film 6.
  • a contact hole communicating with the diffusion layer 5B is formed in the inter-plug insulating film 6 and the self-protection film 7, and a barrier film 8 is formed on the inner wall of the contact hole.
  • a contact plug 9 made of fiW (tungsten) is embedded in the contact hole where is formed.
  • the ffit self-contact plug 9 is configured to be electrically connected to the tiff self-dissipating layer 5B via the barrier film 8.
  • a low dielectric constant inter-wiring insulating film 10 made of, for example, a porous insulating film is formed on the disgusting protection film 7, and a cap film 11 is formed on the inter-wiring insulating film 10.
  • a wiring groove is formed in the inter-wiring insulating film 10 and the cap film 11 by etching, and the wiring groove has a Cu fiber 12 and a barrier surrounding the Cu wiring 12.
  • the film 12a is formed with a force S, and the Cu wiring 12 is electrically connected to the contact plug 9 via the barrier film 12a.
  • a protective film 13 is formed on the cap film 11 and the Cu fiber 12. On the protective film 13, for example, a porous insulating film is formed. A film 14 is formed, and a protective film 15 is formed on the inter-plug insulating film 14.
  • Via holes are formed in the self-protecting film 13, the inter-plug insulating film 14 and the protective film 15 by etching, and the via holes surround the Cu plug 18 and the Cu plug 18.
  • the barrier film 18a is formed, and the ffjfBCu plug 18 is electrically connected to the Cu wiring 12 via the barrier film 18a.
  • a low dielectric constant inter-wiring insulating film 16 made of, for example, a porous insulating film is formed on the self-protection film 15.
  • a cap film 17 is formed on the inter-wiring insulating film 16.
  • a wiring groove is formed in the self-inter-wiring insulating film 16 and the cap film 17 by etching, and the wiring groove surrounds the Cu wiring 19 and the Cu stopper 3;
  • a barrier film 19 a is formed on the substrate, and the Cu wiring 19 is connected to the Cu plug 18.
  • the Cu wiring 19 and the Cu plug 18 are formed by a so-called dual damascene method, for example, in which the Cu wiring and the Cu plug are simultaneously formed as described later with reference to FIG. ⁇ ⁇ As will be described later with reference to FIG. 8, it can be formed by a single damascene method.
  • the ghost protection film 13, the inter-plug insulating film 14, the protection film 15 The wiring structure consisting of the insulation film 16 between the gates, the cap film 17, the Cu plug 18, the Cu wiring 19, the barrier film 18 a, and the barrier film 19 a. 3; formed on ⁇ 1 2
  • the semiconductor device 200 shown in FIG. 2 four layers of the wiring structure 20 are formed on the self-imposed Cu wiring 12, and a total of five layers are formed together with the selfish Cu wiring 12. u wiring is formed.
  • the wiring formed in the same manner as the wiring structure 20 is provided at the uppermost part, that is, on the wiring structure 20 farthest from the Si 1. Structure 30 is provided.
  • the fracture toughness value of the interlayer insulating film of the wiring layer including the Cu wiring and the Cu plug is larger than that of the interlayer insulating film of the wiring structure 20.
  • the interlayer insulating film having a large fracture toughness serves as a buffer layer, and the effect of the stress is reduced.
  • the configuration of the ffi-line structure 30 is as follows. First, a protective film 31 is formed on the cap film 17 and the Cu fiber 19, and, for example, an organic insulating film having a large crushing toughness value is formed on the protective film 31. An inter-Blag insulating film 32 is formed, and a protective film 33 is formed on the inter-plug insulating film 32.
  • Via holes are formed in the protective film 33, the inter-plug insulating film 32, and the protective film 33 by etching, and the via holes surround the Cu plug 36 and the Cu plug 36.
  • a barrier film 36a is formed on the substrate. The u plug 36 is electrically connected to the Cu port 9 via the barrier film 36a.
  • an inter-wiring insulating film 34 made of an organic insulating film having a high toughness value is formed, and a cap film 35 is formed on the inter-wiring insulating film 34. I have.
  • a wiring groove is formed in the inter-wiring insulating film 34 and the cap film 35 by etching.
  • the wiring groove has a Cu pin 37 and a barrier surrounding the Cu wiring 37.
  • a film 37 a is formed, and the Cu wiring 37 is connected to the Cu plug 36.
  • the Cu rooster B / wire 37 and the Cu plug 36 are formed by, for example, a so-called dual damascene method in which a Cu wiring and a Cu plug are simultaneously formed as described later with reference to FIG. Although it is formed, it can be formed by a single damascene method as described later with reference to FIGS.
  • the inter-plug insulation By using an insulating film having a greater toughness toughness value than the wiring structure 20 in the disgusting wiring structure 30, for example, when a stress force is applied to the semiconductor device 200, for example, the inter-plug insulation Even though the film 32 or the inter-wiring insulating film 34 is deformed by the stress, the film 32 or the inter-layer insulating film 34 does not break because of the large rupture toughness value, so that it serves as a stress buffer layer, and has an effect of relaxing the stress.
  • the inter-plug insulating film 14, the inter-wiring insulating film 16 or the inter-plug insulating film 10 which is an interlayer insulating film of the wiring structure 20 is more likely to be broken by the stress. It has the effect of stopping.
  • the stress prevents the inter-plug insulating film 14, the inter-wiring insulating film 16, or the inter-plug insulating film 10, for example, from peeling off, thereby forming a semiconductor device having a stable structure. It is possible.
  • low-dielectric-constant insulating films often have low mechanical strength.
  • porous insulating films have a large number of pores in the film, so they have particularly low mechanical strength and are subject to stress. As a result, there is a problem that it is easily damaged.
  • a porous insulating film having low mechanical strength tends to be damaged by a stress (CMP (mechanical polishing) process) in which stress is applied or a load such as heat shrinkage in a heat treatment process.
  • CMP mechanical polishing
  • the low dielectric constant insulating film having a low mechanical strength and capable of effectively preventing the breakage and peeling of a low dielectric constant insulating film for example, a porous insulating film, and having a low wiring delay and a low dielectric constant interlayer insulating film. It is possible to form a semiconductor device using a film.
  • the inter-plug insulating film 32 and the inter-wiring insulating film 34 are formed using an organic insulating film.
  • the organic insulating film is a porous insulating film.
  • the dielectric constant is higher, the dielectric constant is lower than that of the conventionally used Si OC film or Sio 2 film, so that there is an effect of suppressing the parasitic capacitance in the air.
  • the lW 30 force of the Cu wiring 37 is larger than the ifiW 20 of the self Cu
  • the distance from the line 37 is also longer than ⁇ of the wiring structure 20. For this reason, in the above-mentioned fiber structure 30, it is possible to achieve the dielectric constant of the interlayer insulating film required in the wiring structure 30 by using a shelf insulating film as the interlayer insulating film.
  • the global wiring structure 40 includes, for example, a protective film 41, an interlayer insulating film 42 formed of a SiO 2 film formed on the protective film 41, and Cu3 ⁇ 4 ⁇ 4 in the interlayer insulating film. 4 and a barrier film 44a are formed. In the global wiring structure 40, the via plug portion is not shown.
  • the wiring i W40 is larger than the wiring structure 30 and the distance between adjacent wirings is larger than that in the wiring structure 30.
  • a cap layer 5 2 made of S i 0 2 film is formed through the protective layer 5 1, on further the cap film 5 2
  • a 1 A pad portion 53 is formed.
  • a bonding wire is connected to the pad portion 53 by a wire bonding process.
  • stress force is applied to the semiconductor device 200 3 ⁇ 4)
  • Force to be squeezed In this example: ⁇ indicates that a fiber structure with an insulating film with high fracture toughness is formed, so that the influence of stress is reduced.
  • the interlayer insulating film made of a porous insulating film having a low dielectric constant is not broken.
  • a low-permittivity porous insulating film can be used for the inter-wiring insulating film and the inter-plug insulating film.
  • the effect of wiring delay can be reduced, and semiconductor devices can be operated at higher speeds than before.
  • porous silica used as the porous insulating film used for the disgusting rooster B / inter-insulating film 10, the inter-plug insulating film 14, and the inter-fiber insulating film B 16.
  • a low dielectric constant interlayer insulating film having a dielectric constant of 2.0 to 2.5 is formed.
  • porous insulating for example in addition to the porous silica film, a porous S io 2 film, the porous organic membrane les, it is possible to use either displacement, porous described in the present embodiment It has the same effect as ⁇ using a silica film.
  • the insulating film can be used as an interlayer insulating film as a low dielectric constant insulating film.
  • an insulating film made of aryl ether is used for the organic insulating film used for the interlayer insulating film of the wiring structure 30, that is, for the inter-plug insulating film 32 or the inter-wiring insulating film 34.
  • the fracture toughness value of the alloy / reether is 20 to 30.
  • the fracture toughness value of the porous silica film used for the wiring structure 20 and the fracture toughness value of the tfrf shows a large value compared to ⁇ resistance value 5-1 0 implosion of S I_ ⁇ 2 film are, Therefore, the effect as a buffer layer stress.
  • organic insulating film used as the stress buffer layer for example, benzocyclobutene can be used in addition to aryl ether, and the same effect as in the case of using aryl ether can be obtained.
  • FIG. 3 shows the wiring structure 20, the wiring structure 30, and the global wiring structure 4.
  • FIG. 3 shows a diagram illustrating a wiring pitch of a wiring portion of 0.
  • FIG. 3 shows a diagram illustrating a wiring pitch of a wiring portion of 0.
  • the same parts as those described above are denoted by the same reference numerals, and description thereof will be omitted.
  • the wiring structure ifgW 20 of the wiring structure 20 is the same as the wiring structure 3.
  • the wiring pitch P 20 of the Cu wiring portion 19 of the wiring structure 20 is J; the wiring pitch P 30 of the Cu wiring portion 37 of the wiring structure 30 is J; T / J
  • organic interlayer insulating films are required to reduce parasitic capacitance.
  • the use of an insulating film having a lower dielectric constant than the insulating film, for example, a porous insulating film is advantageous in increasing the operating speed of the semiconductor device.
  • the wiring i) W40 of the global wiring structure 40 is larger than the wiring width W30 of the wiring structure 30.
  • the wiring pitch P 40 of the Cu wiring / line portion 44 of the global wiring structure 40 is the rooster 3 of the Cu wiring portion 37 of the wiring structure 30; It is larger than P30.
  • the distance between the wirings is large, and the ratio of the interlayer insulating film in the wiring structure is large. Therefore, the use of an organic insulating film with low mechanical strength, although high in fracture toughness, is a problem for the global wiring structure due to the mechanical strength of the global wiring structure. Difficult. Therefore, the interlayer insulation Enmaku global interconnection structure, it is good preferable to use a large S I_ ⁇ 2 film or S i OC film, the mechanical strength.
  • the resistance value of the line does not affect the wiring delay as much as in the lower layer wiring. Therefore, for example, the Cu wiring 44 may be replaced with an A1 wiring. .
  • FIG. 3 shows a modification of the semiconductor device 200 shown in FIG.
  • the parts described above are denoted by the same reference numerals, and description thereof will be omitted.
  • a semiconductor device 200A which is a modification of the semiconductor device 200, has two wiring structures 30 each including a stress buffer layer.
  • the stress buffer layer for example, the structure including the organic insulating film is not limited to one layer, and a plurality of wiring structures including the stress buffer layer can be formed in the semiconductor device. It is. Also in the case of the present embodiment, it is possible to obtain the same effects as those described in the first embodiment, and the effect of alleviating the stress is greater than in the case of the first embodiment.
  • the upper layer of the semiconductor device for example, In the global wiring structure, since the distance between the wirings is large and the ratio of the interlayer insulating film is large, it is preferable to use a sio 2 film or a Si OC film having high mechanical strength.
  • one insulating film is used as an interlayer insulating film in order to reduce parasitic capacitance.
  • the use of an insulating film having an even lower dielectric constant, for example, a porous insulating film, is ij in order to increase the operation speed of the semiconductor device.
  • FIG. 4 shows another modification of the semiconductor device 200 shown in FIG.
  • the same reference numerals are given to the parts described above, and the description is omitted.
  • the semiconductor device 200 B is changed to a disgusting structure 30 force wiring structure 3 Ob.
  • the inter-plug insulating film 32 made of the organic insulating film of the wiring structure 30 is changed to an inter-plug insulating film 32 b made of a SiOC film.
  • the inter-wiring insulating film 34 acts as a buffer layer for relaxing the stress, and this embodiment has the same structure as the first embodiment. It works.
  • the insulating film between the unpleasant plugs 3 2 b is formed of the S i OC film having a higher mechanical strength than that of the nervous shelf insulation, that is, having a higher hardness.
  • 0 0 B is applied to the inter-wiring insulating film 10, the inter-plug insulating film 14, and the inter-wiring insulating film 16 made of a porous insulating film which is a low dielectric constant insulating film with stress applied to B Stress can be reduced.
  • the inter-wiring insulating film 10 and the inter-plug insulating film 1 made of a porous insulating film that is a low dielectric constant insulating film are further provided. 4, and the effect of preventing breakage of the inter-wiring insulating film 16 or the effect of preventing peeling is increased.
  • plug insulating film 3 2 b may be used S i 0 2 film, the same effect as ⁇ with S i OC film.
  • the non-wiring insulating film 34 is formed of a SiO 2 film or a Si OC film, It is also possible to adopt a configuration in which the inter-lag insulating film is an organic insulating film.
  • FIG. 6 shows still another modification of the semiconductor device 200 shown in FIG.
  • the parts described above are denoted by the same reference numerals, and description thereof will be omitted.
  • the Cu wiring is formed by a single damascene method. For this reason, the Cu wiring and the Cu plug are electrically connected via the barrier film.
  • via holes are formed in the ttrf self-protecting film 13, the inter-plug insulating film 14, and the protective film 15 by etching, and the Cu holes 18 c and the Cu plugs 1
  • a barrier film 18 ac force S is formed so as to surround 8 c, and the Cu plug 18 c is electrically connected to the Cu wiring 12 via the barrier film 18 ac. .
  • Wiring grooves are formed in the inter-wiring insulating film 16 and the cap film 17 by etching, and the wiring grooves surround the Cu wiring 19 c and the Cu wiring 19 c.
  • the Cu film 19c is formed with the barrier film 19ac, and the Cu film 19c is electrically connected to the Cu plug 18c via the self barrier film 19ac.
  • via holes are formed in the self-protecting film 33, the inter-plug insulating film 32, and the protective film 33 by etching, and the Cu plug 36c and the Cu plug are formed in the via holes.
  • a barrier film 36 ac is formed so as to surround 36 c, and the Cu plug 36 c is electrically connected to the Cu wiring 19 c via the barrier film 36 ac. .
  • a wiring groove is formed in the inter-line insulating film 34 and the cap film 35 by etching, and the wiring groove surrounds the Cu wiring 37 c and the Cu wiring 37 c.
  • a paria film 37 ac is formed on the substrate, and the disgusting Cu rooster 5; ⁇ 37 c is electrically connected to the Cu plug 36 c via the barrier film 37 ac.
  • FIG. 7A to 7P are diagrams schematically showing a method of forming the semiconductor device 200 shown in FIG. However, in the figure, the same reference numerals are given to the parts described above, and the description is omitted.
  • a diffusion layer 5A, a diffusion layer 5B, a side wall insulating film 3A, and a diffusion layer 5A are formed in an element region formed on a substrate 1 made of Si by an element isolation film 2.
  • a gate electrode 4 having 3B and provided on the gate insulating film 4A is formed.
  • an inter-Blag insulating film 6 made of, for example, a PSG film (phosphorus glass film) is After 1 ⁇ 2 is set to 600 ° C., 1.5 is formed so as to cover the gate electrode 4 and the side wall insulating films 3A and 3B, and then flattened by a CMP process.
  • a PSG film phosphorus glass film
  • the protective film 7 made of SiC film (ESL3, registered trademark, Novellus) is formed, and a resist is patterned on the protective film 7. Then, a contact hole for extracting an electrode is formed by dry etching. After a barrier film 8 made of TiN is formed in this contact hole by sputtering, for example, a contact plug 9 made of W is buried by mixing and reducing WF 6 and hydrogen, and further ground by CMP. And flattening to obtain the state shown in FIG. 7B.
  • a porous insulating film for example, a porous silica film having a dielectric constant of 2.3 (NCS, registered trademark, catalyst) is formed on the flattened protective film 7 and contact plug 9.
  • a strong disgusting inter-wiring insulating film 10 is formed to a thickness of 150 nm, and the cap film 11 composed of a SiO 2 film is laminated on the inter-wiring insulating film 10 by a thickness of 100 nm.
  • a wiring groove 10A is formed by dry etching using, for example, plasma using the resist layer provided with the wiring pattern formed on the cap film 11 as a mask.
  • a barrier film 12 a made of T aN acting as a diffusion barrier of Cu into the porous insulating film 10 is set to 30 nm in the groove 10 A.
  • a method for forming the knitting Cu plug portion 18 and the Cu wiring portion 19, or the Cu plug portion 36 and the Cu wiring portion 37 is as follows. There are a dual damascene method in which the plug portion and the Cu wiring portion are formed simultaneously, and a single damascene method in which the Cu plug portion and the Cu wiring portion are formed separately. Either method may be used.
  • a plasma CVD method is used to prevent Cu diffusion of a SiC film (ESL3, registered trademark, Novellus).
  • the protective film 13 is formed to have a thickness of 50 nm, and the inter-plug insulating film 14 made of the same porous silica film as the inter-wiring insulating film 10 is formed on the protective film 13 to have a thickness of 17 O nm. .
  • a self-protection film 15 used as an etching stopper film for forming a wiring groove is formed on the inter-plug insulating film 14 by 5 O nm, and then the protection film 15 the plug insulating film 1 4 same of the porous silica tin consisting film between himself wire insulating film 1 6 1 5 O nm formed, consisting of S i 0 2 film on the wiring insulating film 1 6 wherein the key A Yap film 17 is formed to a thickness of 10 O nm.
  • the etch stopper film, that is, the protective film 15 is omitted.
  • a via pattern is formed on the cap film 17 by using a resist, and the resist is used as a mask to form a via hole 14A by dry etching using plasma, for example.
  • the cap film 17, the cock B / inter-line insulating film 16, the protective film 15, the inter-plug insulating film 14, and the protective film 13 are each formed of a film.
  • dry etching is performed by changing a gas or a gas ratio used for the etching, and the cap film 17, the inter-wiring insulating film 16, the protective film 15, and the plug are used. Absolute Process the edge film 14 and the self-protection film 13 in this order.
  • a wiring groove 16A is formed by dry etching using plasma using a resist having a pattern shape of a Cu wiring as a mask.
  • barrier films 18a and 19a made of TaN, each of which is 30 nm, are formed as diffusion barriers to prevent the diffusion of Cu. Further, on the barrier films 18a and 19a, Cu shield layers 18b and 19b serving as electrodes at the time of Cu electrolytic plating are formed by 30 nm sputtering.
  • a shuttle made of a SiN film for the purpose of preventing Cu diffusion is formed on the cap film 17 and the Cu wiring 19 of the wiring structure 20, for example.
  • a self-protecting film 31 is formed to a thickness of 50 nm, and an organic insulating film having a high crushing toughness value, for example, aryl ether (SiLK) having a dynamism value of 25 is formed on the protecting film 31.
  • SiLK aryl ether
  • the inter-plug insulating film 32 is formed.
  • the protective film 33 used as an etching stopper film for forming a wiring groove is formed on the inter-plug insulating film 32 by 50 nm
  • firt is formed on the protective film 33.
  • the inter-fiber insulating film 34 made of the same organic insulating film as the inter-plug insulating film 32 is formed, and the cap film 35 made of a SiO 2 film is formed on the inter-insulating insulating film 34. Is formed to a thickness of 100 nm.
  • the inter-plug insulating film 32 and the wiring It is also possible to make the wisteria be 450 nm in total by combining the line insulating films 34, and to omit the etch stop film, ie, the protective film 33.
  • a via pattern is formed on the cap film 35 using a resist, and the resist is used as a mask to form a via hole 32A by dry etching using, for example, plasma.
  • a wiring groove 34A is formed by dry etching using plasma using a resist having a Cu wiring pattern shape as a mask.
  • T a N is used as a diffusion barrier to prevent Cu from diffusing into the inner wall of the contact via hole 32A and the wiring groove 34A.
  • Barrier films 36a and 37a made of 30 nm each are formed. Further, on the barrier films 36a and 37a, Cu seed layers 36b and 37b serving as electrodes at the time of Cu electrolytic plating are formed by 30 nm sputtering.
  • Cu is buried in the via hole and the ffi line groove by the electrolytic plating method, and Cu and the barrier film other than the wiring pattern portion are removed by CMP. 36.
  • the Cu plug 37 is formed to form the wiring structure 30.
  • a protective film 5 1, S i 0 2 film on the global interconnect structure 4 0 After the formation of the cap film 52, a pad 53 made of A1 is formed to form a semiconductor device 200.
  • the semiconductor device 200 thus formed is referred to as 400.
  • C a test in which the heat treatment for 30 minutes was repeated 5 times was performed, and no cracking or peeling was observed in the wiring structure.
  • the inter-plug insulating film 32 and the inter-plug insulating film 34 of the wiring structure 200 have the same structure as that of the semiconductor device 200, and the inter-plug insulating film 34, respectively.
  • the semiconductor device 200 B is formed in the same manner as in the formation of the contact semiconductor device 200.
  • the inter-plug insulating film made of the organic insulating film is formed.
  • 3 2 was changed to an inter-Blag insulating film 32 b made of a Si OC film (for example, C ORA LP ORA (registered trademark, Novellus)), and the gas for etching the via hole in the process shown in FIG. It may be changed according to the material of the inter-plug insulating film 32b. Therefore, by repeating the steps shown in FIGS. 7L to 7P twice, for example, in the case of the semiconductor device 200B, two layers of the wiring structure 30c can be formed. Subsequent steps are the same as those of the semiconductor device 200.
  • the dual damascene process shown in FIGS. 7G to 7P can be formed by a single damascene process shown in FIGS. 8A to 8P next.
  • the semiconductor device 200 C shown in FIG. 6 can be formed, and the same effects as in the case of using the dual damascene method can be obtained.
  • a method for forming the semiconductor device 200C using a single damascene method will be described with reference to the drawings. However, in the figure, the same reference numerals are given to the parts described above, and the description is omitted.
  • the steps of the semiconductor device 200 shown in FIGS. 7A to 7F are the same as those of the semiconductor device 200C.
  • the protective film 13 for preventing Cu diffusion made of a SiC film (ESL3, a registered trademark, Novellus) is formed by a plasma CVD method. 50 nm, and an inter-Blag insulating film 14 made of the same porous silicon film as the inter-wiring insulating film 10 is formed on the protective film 13 to a thickness of 170 nm.
  • the protective film 15 is formed to 50 nm on 14.
  • a via pattern is formed on the protective film 15 with a resist.
  • a via hole 14A is formed by dry etching using, for example, plasma using the resist as a mask.
  • a barrier film 18 ac of TaN is formed on the inner wall of the via hole 14A as a diffusion barrier for preventing Cu from being diffused by 3 Onm. Further, on the barrier film 18ac, a Cu seed layer 18bc acting as an electrode during Cu electroplating is formed by 30 nm sputtering. Next, in a step shown in FIG. 8D, Cu is buried in the via hole by electrolytic plating, and Cu and the barrier film other than the via hole portion are removed by CMP to form the Cu plug 18c.
  • the wiring between the wirings made of the same porous silica film as the inter-plug insulating film 14 is formed.
  • An insulating film 16 is formed to a thickness of 150 nm
  • the cap film 17 made of a SiO 2 film is formed to a thickness of 100 nm on the inter-wiring insulating film.
  • the wiring groove 16A is formed by dry etching using plasma using the resist having the pattern of Cu Ro B; B as a mask.
  • a barrier film 19 ac made of TaN is formed on the inner wall of the wiring groove 16 A as a diffusion barrier for preventing Cu from diffusing, by 30 nm. Further, a Cu seed layer 19 bc serving as an electrode at the time of Cu electrolytic plating is formed on the barrier film 19 ac by 3 Onm sputtering.
  • Cu is buried in the wiring groove by electrolytic plating, and Cu and the barrier film other than the wiring part are removed by CMP to form the Cu wiring 19c.
  • the wiring structure 20c is formed.
  • a multilayered structure of the wiring structure 20c is formed. In the case of the semiconductor device 20OC, by repeating the steps of FIGS. 8A to 8H four times, a five-layer wiring is formed together with the wiring structure formed in FIGS. 7C to 7F.
  • the protective film 31 made of a SiN film for preventing Cu diffusion is formed to a thickness of 50 nm
  • an inter-plug insulating film 32 b made of a Si OC film (for example, C ORALPORA, a registered trademark, Novellus) is formed to 20 Onm
  • the protective film is formed on the inter-Blag insulating film 32 b.
  • Form 33 at 50 nm the structure of the protective film 33 may be omitted.
  • a via pattern is formed on the protective film 33 by using a resist, and using the resist as a mask, a via-horne 32bA is formed by dry etching using F plasma.
  • a barrier film 36 ac made of TaN is formed on the inner wall of the via hole 32 b A to prevent Cu from diffusing, as a 30 nm thick barrier film made of TaN. Further, on the barrier film 36 a c, a Cu seed layer 36 b c serving as an electrode at the time of Cu angle adjustment is formed by 3 Onm sputtering. Next, in the step shown in FIG. 8L, Cu is buried in the via hole by an electrolytic plating method, and Cu and the barrier film other than the via hole portion are removed by CMP to form the Cu plug 36c.
  • an organic insulating film having a large crushing toughness value for example, Arinoleatenole (SiLK_J150) , R, Dow Chemical Company) mosquito Ranaru the inter-wiring dielectric film 34 1 to 70n m formed, the cap film 35 consisting of S i 0 2 film on the wiring insulating film 34 to 100 nm formed .
  • a wiring groove 34A is formed by dry etching using plasma using a resist having a Cu wiring pattern shape as a mask.
  • a barrier film 37 ac made of TaN is formed as a diffusion barrier to prevent Cu from diffusing into the inner wall of the fiber groove 34A.
  • a Cu seed layer 37bc acting as an electrode in the case of Cu angle contact is formed by 3 Onm sputtering.
  • Cu is buried in the wiring groove by electrolytic plating. Then, Cu and the barrier film other than the wiring portion are removed by CMP to form a Cu wiring 37 c to form a three-wire structure 30 c.
  • the wiring structure 300 is formed as a two-layer wiring by repeating the steps of FIGS. 8A to 8H twice.
  • the semiconductor device 200 C formed in this manner is referred to as 400.
  • C a test in which the heat treatment for 30 minutes was repeated 5 times was performed, and no cracking or peeling was observed in the wiring structure.
  • the number of layers of the B ⁇ structure using a porous insulating film The number of wiring layers having an interference layer having a large fracture toughness and a stress, and the number of upper wiring layers, that is, the number of layers of the global wiring structure, are arbitrary, and are variously changed as necessary. It is possible.
  • a semiconductor device having a multilayer structure and a wire structure is prevented from breaking or peeling off the low-dielectric-constant interlayer insulating film, has a high operating speed, and has a force-stable structure. It is possible to do.

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Abstract

本発明は、多層配線構造を有する半導体装置において、半導体装置の層間絶縁膜の破損や剥離などを防止し、動作速度が高速であり、かつ安定な構造の半導体装置を実現することを目的としている。　本発明によれば、多層配線構造を有する半導体装置において、破壊靭性値の大きい絶縁膜を用いた配線構造を、多層配線構造中に形成することで、破壊靭性値の大きい絶縁膜によって、半導体装置にかかる応力の影響を緩和し、層間絶縁膜の破損や剥離を防止して安定な多層配線構造を形成することを可能とする。

Description

明細書 半導体装置 技術分野
本発明は一般に半導体装置に係り、 特には多層配線構造を有する、 半導体装置 に関する。 背景技術 +
従来、 半導体装置を微細化することにより、 スケーリング則に沿った動作速度 の高速化が図られている。 一方、 最近の高密度半導 ί様積回路装置では、 個々の 半導体装置間を配線するのに一般に多層配線構造が使用される力 かかる多層配 線構造では、 半導体装置が非常に微細化された場合、 多層配線構造中の配線パタ ーンが近接し、 配線パターン間の寄生容量による配,延の問題が生じる。 この ような寄生容量は、 镍パターン間の距離に反比例し、 配線パターン間の絶縁膜 の誘電率に比例する。
配線間の絶縁膜として従来使われてきた C VD— S i O 2膜や、 C VD- S i O 2膜にフッ素を添加した S i O F膜を用いた場合、 誘電率は 3. 3〜4. 0程 度であり、 さらに絶縁膜の誘電率を低下させる必要があった。
そのため、 誘電率の低い絶縁膜として、 例えばスピンコート法により形成され る、 誘電率を 2. 3〜2. 5程度とすることが可能な有機絶縁膜を半導体装置の 配線間の絶縁膜、 すなわち層間絶縁膜として用いることが検討されてきた。 図 1は、 有機絶縁膜を層間絶縁膜に用いた、 半導体装置 1 0 0の構成を示す断 面図である。
図 1を参照するに、 半導体装置 1 0 0は、 S i基板 1上の素子分離絶縁膜 1 0 2により分離された素子領域上に形成された、 ゲート絶縁膜 1 0 4 Aと、 当該ゲ 一ト絶縁膜 1 0 4 A上に形成されたグート電極 1 0 4と、 当該グート電極 1 0 4 の両側に形成された拡散層 1 0 5 A、 1 0 5 Bとを含む。
嫌己ゲート電極 1 0 4は側壁面が側壁絶縁膜 1 0 3 A, 1 0 3 Bにより覆われ 、 さらに tirlHS i基板 1 0 1上には、 例えば P S G膜 （リンガラス膜） からなる プラグ間絶縁膜 1 0 6が、 前記ゲート電極 1 0 4および側壁絶縁膜 1 0 3 A、 1 0 3 Bを覆うように形成され、 さらに当該プラグ間絶縁膜 1 0 6上には保護膜 1 0 7が形成されている。
前記ブラグ間絶縁膜 1 0 6、 および前記保護膜 1 0 7には、 前記拡散層 1 0 5 Bに通じるコンタクトホールが形成されており、 当該コンタクトホー/レ内壁には バリア膜 1 0 8カ形成され、 さらに前記バリア膜 1 0 8が形成された当該コンタ クトホーノレには、 例えば W (タングステン) からなるコンタクトプラグ 1 0 9が 埋め込まれている。 前記コンタクトプラグ 1 0 9は、 前記バリア膜 1 0 8を介し て編己拡散層 1 0 5 Bに電気的に接続される構造となっている。
前記保護膜 1 0 7上には、 例えば有機絶縁膜からなる配線間絶縁膜 1 1 0が形 成され、 当該配線間絶縁膜 1 1 0上にはキャップ膜 1 1 1が形成されている。 当該 镍間絶縁膜 1 1 0および前記キャップ膜 1 1 1には配線溝がエッチング により形成され、 当該配線溝には C u配線 1 1 2と、 当該 C u配線 1 1 2を囲む ようにバリア膜 1 1 2 aが形成され、 前記 C u配線 1 1 2は、 前記バリア膜 1 1 2 aを介して前記コンタクトプラグ 1 0 9に電気的に接続されている。
tiifSキャップ膜 1 1 1および前記 C u配線 1 1 2上には保護膜 1 1 3が形成さ れ、 当該保護膜 1 1 3上には、 例えば 絶縁膜からなるプラグ間絶縁膜 1 1 4 が形成されて、 さらに当該プラグ間絶縁膜 1 1 4上には保護膜 1 1 5が形成され ている。
前記ィ呆護膜 1 1 3、 プラグ間絶縁膜 1 1 4および保護膜 1 1 5には、 ビアホー ルがエッチングにより形成され、 当該ビアホールには、 C uプラグ 1 1 8と、 当- 該 C uプラグ 1 1 8を囲むようにバリア膜 1 1 8 aが形成され、 前記 C uプラグ 1 1 8は、 前記バリア膜 1 1 8 aを介して廳己 C u配線 1 1 2に電気的に接続さ れている。
前記保護膜 1 1 5上には、 例えば有機絶縁膜からなる配線間絶縁膜 1 1 6が形 成され、 当該配線間絶縁膜 1 1 6上にはキャップ膜 1 1 7が形成されている。 当該配線間絶縁膜 1 1 6および前記キャップ膜 1 1 7には配線溝がエッチング により形成され、 当該配線溝には C u酉镍 1 1 9と、 当該 C u配線 1 1 9を囲む ようにパリア膜 119 aが形成され、 觸 SCu配線 119は、 前記 Cuプラグ 1 18と接続されてレヽる。
このようにして、 例えば、 編己保護膜 113、 プラグ間絶縁膜 114、 ィ呆護膜 115、 配線間絶縁膜 1 16、 キャップ膜 117、 Cuプラグ 118、 Cu配線 119、 ノ リア膜 118 a、 およびパリア膜 119 aからなる配線構造 120が 、 前記 Cu配線 112の上に形成されるている。
このように、 半導体装置 100においては、 配線間絶縁膜やプラグ間絶縁膜に 低誘電率の有機絶縁膜を用いているため、 半導体装置を高速で動作させることが 可能となっている。
[特許文献 1 ]
特開平 2003-31566号公報
[特許文献 2]
特開平 2002-124513号公報
しカゝし、 近年の高性能ィ匕を要求される半導体装置では、 さらに高速度での動作 を要求されるため、 配線遅延に対する要求が厳しくなり、 眉間絶縁膜に用いてい る有機絶縁膜の誘電率を、 さらに低下させる必要が生じている。
例えば、 このように誘電率をさらに低下させることを可能とする層間絶縁膜の 材料としては、 多孔質絶縁膜がある。 多孔質絶縁膜とは、 膜中に空孔を多数形成 することによって、 膜の誘電率を低下させたものである。
しかし、 例えば図 1の半導体装置 100の構造にぉレ、て、 有機絶縁膜を多孔質 絶縁膜に変更した場合には、 以下のような問題が生じる場合があった。
多孔質絶縁膜は、 膜中に多数の空孔が存在するために、 機械的な強度が弱い。 そのために、 前記多孔質絶縁膜に割れが発生して当該多孔質絶縁膜が破損してし まう場合があった。 また、 多孔質絶縁膜が、 前記多孔質絶縁膜が形成されている 周囲の膜から剥離してしまうという問題が生じていた。 発明の開示
本努明では、 上記の問題を解決した新規の半導体装置を提供することを目的と している。 本発明の具体的な讓は、半導体装置の層間絶縁膜の破損や剥離などを防止し、 動作速度が高速であり、 力つ安定な構造の半導体装置を ¾ ^することである。 本発明では上記の删を解決するために、 基板と、 第 1の絶縁層と当該第 1の 絶縁層内に形成された第 1の配線層とを有し、 tiff己基板上に形成された第 1の配 線構造と、 絶縁膜からなる緩衝層を含む第 2の絶縁層と当該第 2の絶麵内に形 成された第 2の配線層とを有し、 tiff己第 1の配線構造上に形成された第 2の配線 構造と、第 3の絶縁層と当該第 3の絶縁層内に形成された第 3の配線層とを有し、 前記第 2の配線構造上に形成された第 3の配線構造とを備え、 前記緩衝層の破壊 靭性値が、 .前記第 1の絶縁層および前記第 3の絶縁層の破壌靭性値より大きいこ とを特徴とする半導体装置を用いた。
本発明によれば、 多層配線構造を有する半導体装置において、 破壌靭性値の大 きい絶縁膜を用いた酉纖構造を、 多層配線構造中に形成することで、 破壌靱 !■生値 の大きい絶縁膜によって、 半導体装置にかかる応力の影響を緩和し、 層間絶縁膜 の破損や剥離を防止して安定な多層配線構造を形成することを可能とする。
本発明では上記の課題を解決するために、 基板と、 第 1の絶縁層と当該第 1の 絶縁層内に形成された第 1の C u配線層とを有し、 前記 上に形成された第 1 の配線構造と、 絶縁膜からなる緩衝層を含む第 2の絶縁層と当該第 2の絶縁層中 に形成された第 2の c 層とを有し、 mm ιの配線構造上に形成された第
2の配線構造とを備え、 前記緩衝層の破壌靭性値が Ιίίΐ己第 1の絶縁層の破壌靭性 値より大きいことを特徴とする半導体装置を用いた。
本発明によれば、 C u配線を用いた多層配線構造を有する半導体装置において、 破壌靭性値の大きい絶縁膜を用いた配線構造を、 多層配線構造中に形成すること で、 破壊靭性値の大きい絶縁膜によって、 半導体装置にかかる応力の影響を緩和 し、 眉間絶縁膜の破損や剥離を防止して安定な多層配線構造を形成することを可 能とする。 図面の簡単な説明
図 1は、 従来の多層配線構造を有する半導体装置の構成を示す断面図である。 図 2は、 本発明の第 1実施例による多層酉 2/镍構造を有する半導体装置の構成を 示す断面図である。
図 3は、 図 2の半導体装置の配線構造の 1H /線ピッチを示す一部拡大図である。 図 4は、 図 2の半導体装置の変形図 （その 1 ) である。
図 5は、 図 2の半導体装置の変形図 （その 2 ) である。
図 6は、 図 2の半導体装置の変形図 （その 3 ) である。
図 7 A〜図 7 Pは、 図 2の半導体装置の製造方法を示す図である。
図 8 A〜図 8 Pは、 図 6の半導体装置の製造方法を示す図である。 発明を実施するための最良の形態
次に、 本発明の実施の形態に関して、 図面に基づき説明する。
[第 1実施例]
図 2は、 低誘電率である、 例えば多孔質絶縁膜を層間絶縁膜に用いて配線遅延 の影響を小さくし、 動作速度の向上を可能とした半導体装置 2 0 0の構成を示す 断面図である。
本実施例においては、 配線間の絶縁膜、 およびビアプラグ間の絶縁膜を含む層 間絶縁膜に、 例えば多孔質絶縁膜を用いることで当該層間絶縁膜の誘電率を低く して 線間の寄生容量を低減し、 酉纖遅延の影響を小さくすることで、 半導体装 置の高速での動作を可能にして 、る。
図 2を参照するに、 半導体装置 2 0 0は、 S i基板 1上の素子分離絶縁膜 2に より分離された素子領域上に形成された、 ゲート絶縁膜 4 Aと、 当該ゲート絶縁 膜 4 A上に形成されたゲート電極 4と、 および当該ゲート電極 4との両側に形成 された拡散層 5 A、 5 Bとを含む。
前記ゲート電極 4は側壁面が側壁絶縁膜 3 A， 3 Bにより覆われ、 さらに肅己 S i基板 1上には、 例えば P S G膜 （リンガラス膜） 力^なるプラグ間絶縁膜 6 力 S、 前記ゲート電極 4および側壁絶縁膜 3 A、 3 Bを覆うように形成され、 さら に当該ブラグ間絶縁膜 6上には保護膜 7が形成されている。
前記プラグ間絶縁膜 6、 および歸己保護膜 7には、 前記拡散層 5 Bに通じるコ ンタクトホールが形成されており、 当該コンタクトホール内壁にはバリア膜 8が 形成され、 さらに前記パリア膜 8が形成された当該コンタクトホールには、 例え fiW (タングステン） からなるコンタクトプラグ 9が埋め込まれている。 ffit己コ ンタクトプラグ 9は、 前記バリア膜 8を介して tiff己拉散層 5 Bに電気的に接続さ れる構造となっている。
嫌己保護膜 7上には、 例えば多孔質絶縁膜からなる、 低誘電率の配線間絶縁膜 1 0が形成され、 当該配線間絶縁膜 1 0上にはキャップ膜 1 1が形成されている 前記配線間絶縁膜 1 0および前記キャップ膜 1 1には配線溝がエッチングによ り形成され、 当該配線溝には C u酉纖 1 2と、 当該 C u配線 1 2を囲むようにバ リア膜 1 2 a力 S形成され、 前記 C u配線 1 2は、 前記バリア膜 1 2 aを介して前 記コンタクトプラグ 9に電気的に接続されている。
前記キャップ膜 1 1および前記 C u酉纖 1 2上には保護膜 1 3が形成され、 当 該保護膜 1 3上には、 例えば多孔質絶縁膜からなる、 ί氐誘電率のプラグ間絶縁膜 1 4が形成されて、 さらに当該プラグ間絶縁膜 1 4上には保護膜 1 5が形成され ている。
編己保護膜 1 3、 プラグ間絶縁膜 1 4および保護膜 1 5には、 ビアホールがェ ツチングにより形成され、 当該ビアホールには、 C uプラグ 1 8と、 該 C uプ ラグ 1 8を囲むようにバリア膜 1 8 aが形成され、 ffjfBC uプラグ 1 8は、 前記 バリア膜 1 8 aを介して前記 C u配線 1 2に電気的に接続されている。
認己保護膜 1 5上には、 例えば多孔質絶縁膜からなる、 低誘電率の配線間絶縁 膜 1 6が形成され、 当該配線間絶縁膜 1 6上にはキャップ膜 1 7が形成されてい る。
Ιίίΐ己配線間絶縁膜 1 6および前記キャップ膜 1 7には配線溝がエッチングによ り形成され、 当該配線溝には C u配線 1 9と、 当該 C u酉 3；锒 1 9を囲むようにバ リア膜 1 9 aが形成され、 前記 C u配線 1 9は、 前記 C uプラグ 1 8と接続され ている。 また、 C u配線 1 9と C uプラグ 1 8は、 例えば図 7で後述するように ' C u配線と C uプラグを同時に形成する、 いわゆるデュアルダマシン法により、 形成される力 図 6およぴ図 8で後述するように、 シングルダマシン法で形成す ることも可能である。
このようにして、 例えば、 嫌己保護膜 1 3、 プラグ間絶縁膜 1 4、 保護膜 1 5 、 酉锒間絶縁膜 1 6、 キャップ膜 1 7、 C uプラグ 1 8、 C u配線 1 9、 バリア 膜 1 8 a、 およびバリア膜 1 9 aからなる配線構造 2 0力 flff己 C u酉 3；镍 1 2の 上に形成される。 例えば、 図 2に示す半導体装置 2 0 0の場合、 当該配線構造 2 0を、 謝己 C u配線 1 2上に 4層形成し、 嫌己 C u配線 1 2と合わせて、 5層の C u配線を形成している。
また、 多層に形成された配線構造 2 0のうち、 最上部、 すなわち前記 S i ¾¾ 1から最も離れた側の配線構造 2 0上には、 前記配線構造 2 0と同様にして形成 された配線構造 3 0が設けられている。
但し、 本実施例に示す tfrf己酉镍構造 3 0の場合、 C u配線と C uプラグからな る配線層の層間絶縁膜に、 前記配線構造 2 0の層間絶縁膜より破壊靭性値の大き いものを用いている。 そのため、 例えば半導体装置 2 0 0に応力力 S加えられた場 合に、 破壊靭性値の大きい層間絶縁膜が緩衝層となって、 当該応力の影響が緩和 される効果を奏する。
前記 ffi線構造 3 0の構成は以下のようになる。 まず、 前記キャップ膜 1 7およ び前記 C u酉纖1 9上には保護膜 3 1が形成され、 当該保護膜 3 1上には、 例え ば破壌靭性値の大きレヽ有機絶縁膜からなるブラグ間絶縁膜 3 2が形成され、 さら に当該プラグ間絶縁膜 3 2上には保護膜 3 3が形成されている。
前記保護膜 3 3、 プラグ間絶縁膜 3 2および保護膜 3 3には、 ビアホールがェ ツチングにより形成され、 当該ビアホールには、 C uプラグ 3 6と、 当該 C uプ ラグ 3 6を囲むようにバリア膜 3 6 aが形成され、 前記。 uプラグ 3 6は、 前記 バリア膜 3 6 aを介して前記 C u酉 ffi^ l 9に電気的に接続されている。
ΙΐΠ己保護膜 3 3上には、 例えは 壊靭性値の大きい有機絶縁膜からなる配線間 絶縁膜 3 4が形成され、 当該配線間絶縁膜 3 4上にはキャップ膜 3 5が形成され ている。
前記配線間絶縁膜 3 4および前記キヤップ膜 3 5には配線溝がエッチングによ り形成され、 当該配線溝には C u酉锒 3 7と、 当該 C u配線 3 7を囲むようにバ リア膜 3 7 aが形成され、 前記 C u配線 3 7は、 前記 C uプラグ 3 6と接続され ている。 また、 C u酉 B/線 3 7と C uプラグ 3 6は、 例えば図 7で後述するように C u配線と C uプラグを同時に形成する、 いわゆるデュアルダマシン法により、 形成されるが、 図 6および図 8で後述するように、 シングルダマシン法で形成す ることも可能である。
このようにして、 例えば、 ftif己保護膜 3 1、 プラグ間絶縁膜 3 2、 保護膜 3 3 、 配線間絶縁膜 3 4、 キャップ膜 3 5、 〇 1プラグ3 6、 〇11配線3 7、 バリア 膜 3 6 a、 およびパリア膜 3 7 aからなる配線構造 3 0力 ΙίίΙ己配線構造 2 0の 上に形成されている。
嫌己配線構造 3 0で、 前記配線構造 2 0よりも破壌靭性値の大きい絶縁膜を用 いていることにより、 例えば半導体装置 2 0 0に応力力 口えられた場合、 例えば 前記プラグ間絶縁膜 3 2、 または配線間絶縁膜 3 4が当該応力により変形しなが らも、 破壌靭性値が大きいために破壊しないことで応力の緩衝層となり、 当該応 力を緩和する効果を奏する。
このため、 例えば前記配線構造 2 0の層間絶縁膜である、 前記プラグ間絶縁膜 1 4、 配線間絶縁膜 1 6、 またはプラグ間絶縁膜 1 0などが、 当該応力によって 破壊されることを方止する効果を奏する。
また、 前記応力によって、 例えば前記プラグ間絶縁膜 1 4、 配線間絶縁膜 1 6 、 またはプラグ間絶縁膜 1 0などが剥離することを防止して、 安定な構造の半導 体装置を形成することを可能としている。
従来、 低誘電率絶縁膜は機械的強度が小さいものが多く、 例えば、 多孔質絶縁 膜は、 膜中に多数の空孔部を有するために、 特に機械的強度が小さく、 応力が加 えられることにより破損しやすい問題があった。
例えば、半導体装置を形成する工程において、応力が加えられる CMP (化 械研磨)工程や、熱処理工程での熱収縮などの負荷において、機械的強度が小さい 多孔質絶縁膜は破損しやすい傾向にあった。 特に、 半導体装置にパッドを形成し てワイヤボンディングによってワイヤを接続する際の応力によって、 多孔質絶縁 膜が破損することは半導体装置の製造工程上深刻な問題であった。
しカ し、 高速ィ匕が要求される半導体装置の場合、 配線遅延の影響を抑制する必 要があるために、 配線間の寄生容量を小さくする必要があり、 そのため、 層間絶 縁膜の誘電率を小さくするために、 膜中に多数の空孔部を有する多孔質絶縁膜を 用いることは有用な技術であった。 そこで、 本実施例では、 機械的強度が小さく しゃすい低誘電率絶縁膜、 例 えば多孔質絶縁膜の破損や剥離を効果的に防止することを可能とし、 配線遅延が 少ない低誘電率層間絶縁膜を用いた半導体装置を形成することを可能としている また、 前記プラグ間絶縁膜 3 2、 配線間絶縁膜 3 4を、 有機絶縁膜を用いて形 成した 、 有機絶縁膜は多孔質絶縁膜より誘電率は高いものの、 従来用いられ ていた S i O C膜や S i o2膜に比べて誘電率が低いため、 锒間の寄生容量を小 さく抑える効果がある。
前記配線構造 3 0の場合、 前記 C u配線 3 7のlW 3 0力 前記配線構造 2 0 の Ιίίϊ己 C u|B¾ 1 9の ifiiW2 0に比べて大きく、 図示を省略する隣接する C u配 線 3 7との距離も前記配線構造 2 0の^に比べて大きい。 このため、 前記酉纖 構造 3 0では、 層間絶縁膜に棚絶縁膜を用いることで、 前記配線構造 3 0にお いて必要とされる層間絶縁膜の誘電率を達成することが可能である。
前記 镍構造 3 0上には、 例えば、 グローバル配線構造 4 0が 2層形成される 。 グローバル配線構造 4 0は、 例えば保護膜 4 1と、 当該保護膜 4 1上に形成さ れた、 S i O2膜からなる層間絶縁膜 4 2、および当該層間絶縁膜中に C u¾镍 4 4およびバリア膜 4 4 aが形成されている。 なお、 グロ一バル配線構造 4 0では 、 ビアプラグ部分は図示を省略している。
また、 グローバル配線構造 4 0においては、 配線 i W4 0が前記配線構造 3 0 に比べて大きく、 また隣接する配線の間隔が前記配線構造 3 0に比べて大きくな つている。
2層形成されたグローバル配線構造 4 0上には、 保護層 5 1を介して S i 02 膜からなるキャップ膜 5 2が形成され、 さらに当該キャップ膜 5 2上には、 例え ば A 1からなるパッド部 5 3が形成されている。 前記パッド部 5 3上には、 ワイ ャボンディングプロセスにより、 ボンディングワイヤが接続される。 ワイヤボン ディングプロセスでは半導体装置 2 0 0に応力力 ¾)卩えられる力 本実施例の:^ は破壊靭性値の大きい絶縁膜を有する酉纖構造が形成されているため、 応力の影 響が緩和されて、 低誘電率の多孔質絶縁膜からなる層間絶縁膜が破壌されること がない。 このように、 半導体装置 2 0 0においては、 配線間絶縁膜やプラグ間絶縁膜に 低誘電率の多孔質絶縁膜を用いることが可能となったため、 酉 3 ^間の寄生容量を 小さくし、 配線遅延の影響を小さくすることが可能となり、 半導体装置を従来に 比較してさらに高速で動作させることが可能となっている。
また、 本実施例では、 嫌己酉 B/锒間絶縁膜 1 0、 前記プラグ間絶縁膜 1 4、 およ ぴ前記酉纖間絶縁 B莫 1 6に用いる多孔質絶縁膜として、 多孔質シリカ膜を用いて おり、 誘電率 2 . 0〜2 . 5の低誘電率層間絶縁膜を形成している。
また、多孔質絶縁としては、例えば多孔質シリカ膜の他に、多孔質 S i o2膜、 多孔質有機膜のレ、ずれかを用いることが可能であり、 本実施例中に記載した多孔 質シリカ膜を用いた^と同様の効果を奏する。
また、 従来用いられてきた膜を多孔質にして用いることも可能であり、 例えば
S i O C膜、 S i O F膜を多孔質にするなど、 様々な絶縁膜を多孔質にすること により、 低誘電率絶縁膜として層間絶縁膜に用いることが可能である。
また、 本実施例の場合、 前記配線構造 3 0の層間絶縁膜、 すなわち前記プラグ 間絶縁膜 3 2または前記配線間絶縁膜 3 4に用いる、 有機絶縁膜にはァリルエー テルからなる絶縁膜を用いている。 ァリ /レエ一テルの破壌靭性値は 2 0〜 3 0で あり、 前記配線構造 2 0に用いている多孔質シリカ膜の破壊靭性値や、 また tfrf己 グローバル配線構造 4 0に用いている S i〇2膜の破壌朝性値 5〜 1 0にくらべ て大きい値を示しており、 このため、 応力の緩衝層として効果を奏する。
また、 応力の緩衝層として用いる有機絶縁膜としては、 ァリルエーテルの他に 例えばベンゾシクロブテンを用いることが可能であり、 ァリルエーテルを用いた 場合と同様の効果を奏する。
また、 図 3には前記配線構造 2 0、 配線構造 3 0およびグローバル配線構造 4
0の配線部の配線ピッチを表す図を示す。 ただし図中、 先に説明した部分には同 一の参照符号を付し、 説明を省略する。
図 3を参照するに、 前記配線構造 2 0の編己配線 ifgW 2 0が、 前記配線構造 3
0の、
Figure imgf000011_0001
3 0に比べて小さくなつている。 同様に、 前記配線構造 2 0 の前記 C u配線部 1 9の配線ピッチ P 2 0が、 前記配線構造 3 0の、 前記 C u配 線部 3 7の配線ピッチ P 3 0に J;匕べて/ J、さくなつている。 このように、 下層酉 BH、 例えば ttff己 »線構造 2 0のように、 配線幅が小さく、 隣接する配線との間隔が小さい配線構造では、 寄生容量を小さくするために層間 絶縁膜には有機絶縁膜よりさらに低誘電率である絶縁膜、 例えば多孔質絶縁膜を 用いること力 半導体装置の動作速度を高める上で有利である。
—方、 前記グローバル配線構造 4 0の前記配線 i) W4 0が、 前記配線構造 3 0 の、 前記配線幅 W 3 0に比べて大きくなつている。 同様に、 前記グローバル配線 構造 4 0の前記 C u酉 Β/線部 4 4の配線ピッチ P 4 0が、 前記配線構造 3 0の、 前 記 C u酉櫞部 3 7の酉 3；锒ピッチ P 3 0に比べて大きくなっている。
このように、 半導体装置の上層配線、 例えば前記グローバル配線構造 4 0にお いては、 配線の間隔が大きく、 配線構造において、 層間絶縁膜の占める割合が大 きレ、。 そのため、 グローバル酉 B/镍構造の層間絶縁膜には、 破壊靭性値は大きいも のの、 機械的強度の小さい有機絶縁膜を用いることは、 グローバル配線構造の機 械的強度が問題となるために困難である。 そこで、 グローバル配線構造の層間絶 縁膜には、機械的強度の大きい S i〇2膜、 もしくは S i O C膜を用いることが好 ましい。
また、 例えば、 前記グローバル配線構造 4 0などの上層配線では、 線の抵抗 値が、 下層配線ほど配線遅延に大きく影響しないため、 例えば前記 C u配線 4 4 は、 A 1配線に置き換えてもよい。
[第 2実施例]
次に、 図 2に示した半導体装置 2 0 0の変形例にっレ、て、 図 3に示す。 ただし 図中、 先に説明した部分には同一の参照符号を付し、 説明を省略する。
図 3を参照するに、 半導体装置 2 0 0の変形例である半導体装置 2 0 O Aは、 応力の緩衝層を含む、 前記配線構造 3 0が 2層形成されている。
このように、 応力の緩衝層、 例えば有機絶縁膜を含む酉禄構造は 1層に限定さ れるものではなく、 複数の、 応力の緩衝層を含む配線構造を、 半導体装置に形成 することが可能である。 本実施例の場合も、 第 1実施例に記載した場合と同様の 効果を得ることが可能であり、 第 1実施例の場合に比べて、 応力を緩和する効果 が大きくなる。
伹し、 第 1実施例の説明で記述したように、 半導体装置の上層酉镍、 例えばグ ローバル配線構造においては、 配線の間隔が大きく、 層間絶縁膜の占める割合が 大きいため、機械的強度の大きい s i o2膜、 もしくは S i O C膜を用いることが 好ましい。
また、 前記配線構造 2 0のように、 下層配線、 例えば ¾己線幅が小さく、 隣接す る配線との間隔が小さい酉 層では、 寄生容量を小さくするために層間絶縁膜に は 1 絶縁膜よりさらに低誘電率である絶縁膜、 例えば多孔質絶縁膜を用いるこ とが、 半導体装置の動作速度を高める上で辩 ijである。
[第 3実施例]
次に、 図 2に示した半導体装置 2 0 0の別の変形例にっレ、て、 図 4に示す。 た だし図中、 先に説明した部分には同一の参照符号を付し、 説明を省略する。 図 4を参照するに、 半導体装置 2 0 0の別の変形例である半導体装置 2 0 0 B では、 嫌己 镍構造 3 0力 配線構造 3 O bに変更されている。 嫌己配線構造 3 0 bでは、 前記配線構造 3 0の有機絶縁膜からなる前記プラグ間絶縁膜 3 2が、 S i O C膜からなるプラグ間絶縁膜 3 2 bに変更されている。
このため、 半導体装置 2 0 0 Bに応力が加えられた場合に、 前記配線間絶縁膜 3 4が応力を緩和する緩衝層として作用し、 本実施例の も第 1実施例の齢 と同様の効果を奏する。
さらに、 本実施例の場合には、 嫌己プラグ間絶縁膜 3 2 b力 嫌己棚絶縁よ り機械的強度の大きい、 すなわち硬度の大きい S i O C膜により形成されている ため、 半導体装置 2 0 0 Bに応力が加えられた^ \ 低誘電率絶縁膜である多孔 質絶縁膜からなる前記配線間絶縁膜 1 0、 前記プラグ間絶縁膜 1 4、 および前記 配線間絶縁膜 1 6に加わる応力を小さくすることができる。
そのため、 前記配線間絶縁 3 4によって応力が緩和される効果と合わせて、 さ らに低誘電率絶縁膜である多孔質絶縁膜からなる前記配線間絶縁膜 1 0、 前記プ ラグ間絶縁膜 1 4、 および前記配線間絶縁膜 1 6の破損を防止する効果、 または 剥離を防止する効果が大きくなる。
また、前記プラグ間絶縁膜 3 2 bには、 S i 02膜を用いても良く、 S i O C膜 を用いた^と同様の効果が得られる。
また、嫌己配線間絶縁膜 3 4を S i 02膜または S i O C膜によって形成し、プ ラグ間絶縁膜を有機絶縁膜とした構成とすることも可能である。
[第 4実施例]
次に、 図 2に示した半導体装置 2 0 0のさらに別の変形例にっレ、て、 図 6に示 す。 ただし図中、 先に説明した部分には同一の参照符号を付し、 説明を省略する o
図 6を参照するに、 半導体装置 2 0 0の別の変形例である半導体装置 2 0 0 C では、 C u配線がシングルダマシン法によって形成されている。 このため、 C u 配線と C uプラグは、 バリァ膜を介して電気的に接続される構造となる。
例えば、 ttrf己保護膜 1 3、 プラグ間絶縁膜 1 4および保護膜 1 5には、 ビアホ ールがエッチングにより形成され、 当該ビアホールには、 C uプラグ 1 8 cと、 当該 C uプラグ 1 8 cを囲むようにパリア膜 1 8 a c力 S形成され、 前記 C uブラ グ 1 8 cは、 前記バリア膜 1 8 a cを介して前記 C u配線 1 2に電気的に接続さ れている。
前記配線間絶縁膜 1 6および前記キャップ膜 1 7には配線溝がエッチングによ り形成され、 当該配線溝には C u酉己線 1 9 cと、 当該 C u配線 1 9 cを囲むよう にパリア膜 1 9 a c力 S形成され、 前記 C u酉 ¾镍 1 9 cは、 前記 C uプラグ 1 8 c と Ιίίΐ己バリア膜 1 9 a cを介して電気的に接続される構造となる。
同様に、 歸己保護膜3 3、 プラグ間絶縁膜 3 2および保護膜 3 3には、 ビアホ ールがエッチングにより形成され、 当該ビアホールには、 C uプラグ 3 6 cと、 当該 C uプラグ 3 6 c囲むようにバリア膜 3 6 a c力 S形成され、 前記 C uプラグ 3 6 cは、 前記バリア膜 3 6 a cを介して前記 C u配線 1 9 cに電気的に接続さ れている。
前記酉己線間絶縁膜 3 4および前記キャップ膜 3 5には配線溝がエッチングによ り形成され、 当該配線溝には C u配線 3 7 cと、 当該 C u配線 3 7 cを囲むよう にパリア膜 3 7 a cが形成され、 嫌己 C u酉 5；锒 3 7 cは、 前記バリア膜 3 7 a c を介して前記 C uプラグ 3 6 cと電気的に接続される構造となる。
このようなシングルダマシンによる酉^構造の形成方法に関しては図 8以降で 後述する。
[第 5実施例] 次に、 図 2に示した前記半導体装置 2 0 0の製造方法に関して説明する。
図 Ί A〜図 7 Pは、 図 2に示す半導体装置 2 0 0を形成する方法を模式的に示 す図である。 ただし図中、 先に説明した部分には同一の参照符号を付し、 説明を 省略する。
まず、 図 7 Aに示す工程において、 S iからなる基板 1上に、 素子間分離膜 2 で分離して形成した素子領域に、 拡散層 5 Aと拡散層 5 B、 側壁絶縁膜 3 A、 3 Bを有してゲート絶縁膜 4 A上に設けられたゲート電極 4を形成する。
次に、 図 7 Bに示す工程において、 前記 S i基板 1上には、 例えば P S G膜 （ リンガラス膜） からなるブラグ間絶縁膜 6を、 1の？ ½を 6 0 0 °Cとして、 前記ゲート電極 4および側壁絶縁膜 3 A、 3 Bを覆うように 1 . 5 形成した 後、 CMP工程により平坦化する。
平坦化された前記プラグ間絶縁膜 6上に、 S i C膜 （E S L 3、 登録商標、 Novellus社） カゝらなる前記保護膜 7を形成し、 さらに当該保護膜 7上にレジスト をパターユングしたマスクを形成し、 ドライエッチングによって、 電極取り出し 用のコンタクトホールを形成する。 このコンタクトホールにスパッタ法で T i N カゝらなるバリア膜 8を形成した後に、例えば、 WF6と水素を混合し、還元するこ とで Wからなるコンタクトプラグ 9を埋め込み、 さらに CMPにより研削および 平坦化を行い、 図 7 Bに示す状態とする。
次に、 図 7 Cに示す工程において、 平坦化された前記保護膜 7およびコンタク トプラグ 9上に、 多孔質絶縁膜、 例えば、 誘電率 2 . 3の多孔質シリカ膜 （N C S、 登録商標、 触媒化成製） 力らなる嫌己配線間絶縁膜 1 0を 1 5 0 n m形成し 、当該配線間絶縁膜 1 0上に S i 02膜からなる前記キャップ膜 1 1を 1 O O n m 積層する。
次に、 図 7 Dに示す工程において、 前記キャップ膜 1 1上に形成した配線パタ —ンを施したレジスト層をマスクに、 例えばプラズマによるドライエッチングに より、 配線溝 1 0 Aを加工する。
次に、 図 7 Eに示す工程において、 前記酉 溝 1 0 Aに、 前記多孔質絶縁膜 1 0への C uの拡散バリアとして働く T a Nからなるバリア膜 1 2 aを 3 0 n mと 、 電解メッキの際に電極として働く C uシード層 1 2 bを 3 0 n mをスパッタに より形成する。
さらに、 図 7 Fに示す工程にぉ ヽて、 電解メツキにより C uを前記配線溝に埋 め込んだ後、 CMPにより配線溝に埋め込まれた C u以外の C uやバリア膜を除 去し、 図 7 Fに示す状態の C u配線 1 2を形成する。
また、 図 7 Fの状態から、 編己 C uブラグ部 1 8および C u配線部 1 9、 また は C uブラグ部 3 6および C u配線部 3 7などを形成する方法としては、 C uプ ラグ部と C u配線部を同時に形成するデュアルダマシン法と、 C uプラグ部と C u配線部を別々に形成するシングルダマシン法があり、 どちらの方法を用いても よい。
まず図 7 G〜図 7 Pにおいて、 デュアルダマシン法を用いた場合について、 説 明する。
図 7 Gに示す工程において、 図 7 Fの状態から、 例えば、 プラズマ C VD法に より、 S i C膜 （： E S L 3、 登録商標、 Novellus社） からなる、 C u拡散防止を 目的とした前記保護膜 1 3を 5 0 n m形成し、 当該保護膜 1 3上に前記配線間絶 縁膜 1 0と同一の前記多孔質シリカ膜からなるプラグ間絶縁膜 1 4を 1 7 O nm 形成する。
次に、 前記プラグ間絶縁膜 1 4上に、 配線溝を形成する場合のエッチングスト ッパ膜として用いる Ιίίΐ己保護膜 1 5を 5 O nm形成した後、 当該保護膜 1 5上に 、 前記プラグ間絶縁膜 1 4と同一の前記多孔質シリカ膜からなる tin己配線間絶縁 膜 1 6を 1 5 O n m形成し、当該配線間絶縁膜 1 6上に S i 02膜からなる前記キ ヤップ膜 1 7を 1 0 O n m形成する。 また、 この場合、 エッチストッパ膜、 すな わち前記保護膜 1 5は省略した構造とすることも可能である。
次に、 図 7 Hに示す工程において、 前記キャップ膜 1 7上にレジストによりビ ァパターンを形成し、 当該レジストをマスクにして、 例えばプラズマによるドラ ィエッチングによって、 ビアホール 1 4 Aを形成する。 また、 その際に、 前記キ ヤップ膜 1 7、 前記酉 B /線間絶縁膜 1 6、 前記保護膜 1 5、 前記プラグ間絶縁膜 1 4および前記保護膜 1 3は、 それぞれ膜の糸且成が異なるため、 エッチングの際に は、 エッチングに用いるガスまたはガス比を変更してドライエッチングを行い、 前記キャップ膜 1 7、 前記配線間絶縁膜 1 6、 前記保護膜 1 5、 前記プラグ間絶 縁膜 1 4およぴ編己保護膜 1 3の順に加工する。
次に、 図 7 Iに示す工程において、 C u配線のパターン形状を施したレジスト をマスクにして、 プラズマを用いたドライエッチングにより、 配線溝 1 6 Aを形 成する。
次に、 図 7 Jに示す工程にぉレ、て、 肅己ビアホール 1 4 Aおよぴ前記配線溝 1
6 Aの内壁に、 C uが拡散することを防止する、 拡散パリアとして T a Nからな るバリア膜 1 8 aおよび 1 9 aをそれぞれ 3 0 nm形成する。 さらに当該バリア 膜 1 8 aおよび 1 9 aの上に、 C uの電解メツキの際に電極として働く C uのシ —ド層 1 8 bおよび 1 9 bを、 3 0 n mスパッタにより形成する。
次に、 図 7 Kに示す工程において、 電解メツキ法により、 C uをビアホールと 配線溝に埋め込み、 さらに CMPにより配線パターン部以外の C uとバリァ膜を 除去して、 前記 C u配線 1 9、 前記 C uプラグ 1 8を形成して、 配線構造 2 0を 形成する。 このように、 図 7 G〜図 7 Kに示した工程を繰り返すことにより、 配 線構造 2 0を多層にした構造を形成する。 前記半導体装置 2 0 0の場合、 図 7 G 〜図 7 Kの工程を 4回繰り返すことにより、 図 7 C〜図 7 Fにおいて形成される 配線構造とあわせて 5層配線が形成される。
次に、 前記配線構造 2 0上に、 前記配線構造 3 0を積層する場合について、 図
7 L〜図 7 Pに基づき、 説明する。
図 7 Lに示す工程にぉレ、ては、 前記配線構造 2 0の前記キヤップ膜 1 7および 前記 C u配線 1 9上に、 例えば S i N膜からなる C u拡散防止を目的とした肅己 保護膜 3 1を 5 0 n m形成し、 当該保護膜 3 1上に、 破壌靭性値の大きい膜であ る有機絶縁膜、 例えば 壌朝性値が 2 5である、 ァリルエーテル （S i LK- J 3 5 0、 登録商標、 ダウ 'ケミカル社） 力 らなる前記プラグ間絶縁膜 3 2を形成 する。
次に、 前記プラグ間絶縁膜 3 2上に、 配線溝を形成する場合のエッチングスト ッパ膜として用いる前記保護膜 3 3を 5 0 nm开城した後、 当該保護膜 3 3上に 、 firt己プラグ間絶縁膜 3 2と同一の前記有機絶縁膜からなる前記酉纖間絶縁膜 3 4を形成し、当該酉赚間絶縁 3 4膜上に S i 02膜からなる前記キャップ膜 3 5を 1 0 0 nm形成する。 また、 この 、 例えば歸己プラグ間絶縁膜 3 2と前記配 線間絶縁膜 3 4を合わせて藤が 4 5 0 n mとなるようし、 エッチストツパ膜、 すなわち前記保護膜 3 3は省略した構造とすることもできる。
次に、 図 7Mに示す工程において、 前記キャップ膜 3 5上にレジストによりビ ァパターンを形成し、 当該レジストをマスクにして、 例えばプラズマにより、 ド ライエッチングによって、 ビアホール 3 2 Aを形成する。
次に、 図 7 Nに示す工程において、 C u配線のパターン形状を施したレジスト をマスクにして、 プラズマを用いたドライエッチングにより、 配線溝 3 4 Aを形 成する。
次に、 図 7 Oに示す工程にぉレ、て、 觸己ビアホール 3 2 Aおよぴ前記配線溝 3 4 Aの内壁に、 C uが拡散することを防止する、 拡散バリアとして T a Nからな るバリア膜 3 6 aおよび 3 7 aをそれぞれ 3 0 n m形成する。 さらに当該バリア 膜 3 6 aおよび 3 7 aの上に、 C uの電解メツキの際に電極として働く C uのシ ード層 3 6 bおよび 3 7 bを、 3 0 nmスパッタにより形成する。
次に、 図 7 Pに示す工程において、 電解メツキ法により、 C uをビアホーノレと ffi線溝に埋め込み、 さらに CMPにより配線パターン部以外の C uとバリア膜を 除去して、 嫌己 C u配線 3 6、 前記 C uプラグ 3 7を形成して、 配線構造 3 0を 形成する。
さらに、前記配線構造 3 0の上に、 S i 02を層間絶縁膜として前記グローバル 配線構造 4 0を形成し、 当該グローバル配線構造 4 0上に保護膜 5 1、 S i 02 膜からなるキヤップ膜 5 2を形成した後、 A 1からなるパッド 5 3を形成して半 導体装置 2 0 0を形成する。
このようにして形成された半導体装置 2 0 0を、 4 0 0。C、 3 0分の熱処理を 5回繰り返す試験を行つたところ、 配線構造で割れや剥離は観察されなかつた。 比較のため、 前記半導体装置 2 0 0と同様の構造で、 前記配線構造 2 0 0の前 記プラグ間絶縁膜 3 2および嫌己 »锒間絶縁膜 3 4を、 それぞれ前記プラグ間絶 縁膜 1 4およぴ肅己酉 ¾線間絶縁膜 1 6と同一の材料である多孔質シリカ膜に変更 し、 同様に 4 0 0 °C、 3 0分の熱処理を 5回繰り返 験を行つたところ、 多孔 質シリカ膜に割れが発生し、 また前記プラグ間絶縁膜 1 4と編己保護膜 1 3の間 に剥離が発生するのが βされた。 [第 6実施例]
次に、 図 5に示した半導体装置 2 0 O Bを形成する場合について示す。 前記半 導体装置 2 0 0 Bを形成する は、 觸己半導体装置 2 0 0を形成する場合と同 様にして、 図 7 Lに示した工程で、 前記有機絶縁膜からなる前記プラグ間絶縁膜 3 2を、 S i O C膜 （例えば C ORA L P ORA、 登録商標、 Novellus社） から なるブラグ間絶縁膜 3 2 bに変更し、 図 7 Mに示した工程でビアホールをェッチ ングするガスを、 前記プラグ間絶縁膜 3 2 bの材料に応じて変更すればよレヽ。 そ こで、 図 7 L〜図 7 Pに示した工程を、 例えば前記半導体装置 2 0 0 Bの場合は 2回繰り返すことにより、 前記配線構造 3 0 cを 2層形成することができる。 後の工程は、 半導体装置 2 0 0の場合と同一である。
このようにして形成された半導体装置 2 0 0 Bを、 4 0 0 °C、 3 0分の熱処理 を 5回繰り返す試験を行ったところ、 酉 B;镍構造で割れや剥離は観察されなかった
[第 7実施例]
また、 図 7 G〜図 7 Pに示したデュアルダマシン工程は、 次に図 8 A〜図 8 P に示すシングルダマシン工程によって形成することも可能であり、 シングルダマ シン法によって形成した場合、 例えば図 6に示す半導体装置 2 0 0 Cを形成する ことが可能であり、 デュアルダマシン法を用いた場合と同様の効果を奏する。 そ こで、 次にシングルダマシン法を用いて前記半導体装置 2 0 0 Cを形成する方法 を図面に基づき、 説明する。 ただし図中、 先に説明した部分には同一の参照符号 を付し、 説明を省略する。
図 7 A〜図 7 Fに示した前記半導体装置 2 0 0の工程は、 前記半導体装置 2 0 0 Cの場合も同一である。 次に、 図 8 Aに示す工程において、 例えば、 プラズマ C VD法により、 S i C膜 （E S L 3、 登録商標、 Novellus社） からなる C u拡 散防止を目的とした前記保護膜 1 3を 5 0 n m形成し、 当該保護膜 1 3上に前記 配線間絶縁膜 1 0と同一の前記多孔質シリ力膜からなるブラグ間絶縁膜 1 4を 1 7 0 n m形成し、 当該ブラグ間絶縁膜 1 4上に、 前記保護膜 1 5を 5 0 n m形成 する。
次に、 前記図 8 Bに示す工程で、 前記保護膜 1 5上にレジストによりビアパタ ーンを形成し、 当該レジストをマスクにして、 例えばプラズマにより、 ドライエ ツチングによって、 ビアホール 14 Aを形成する。
次に、 図 8 Cに示す工程において、 前記ビアホール 14 Aの内壁に、 Cuが拡 散することを防止する、 拡散バリアとして T a Nからなるバリア膜 18 a cを 3 On m形成する。 さらに当該バリア膜 18 a c上に、 C uの電解メッキの際に電 極として働く Cuのシード層 18 b cを、 30 nmスパッタにより开成する。 次に、 図 8 Dに示す工程において、 電解メツキ法により、 Cuをビアホールに 埋め込み、 さらに CMPによりビアホール部以外の Cuとバリア膜を除去して、 前記 C uプラグ 18 cを形成する。
次に、 図 8 Eに示す工程にぉレ、て、 嫌己保護膜 15、 嫌己 Cuプラグ 18 c上 に、 前記プラグ間絶縁膜 14·と同一の前記多孔質シリカ膜からなる前記配線間絶 縁膜 16を 150 nm形成し、当該配線間絶縁膜上に S i 02膜からなる前記キヤ ップ膜 17を 100 nm形成する。
次に、 図 8 Fに示す工程において、 C u酉 B;锒のパターン形状を施したレジスト をマスクにして、 プラズマを用いたドライエッチングにより、 配線溝 16Aを形 成する。
次に、 図 8 Gに示す工程において、 前記配線溝 16 Aの内壁に、 Cuが拡散す ることを防止する、 拡散バリアとして T a Nからなるバリア膜 19 a cを 30 n m形成する。 さらに当該パリア膜 19 a cの上に、 C uの電解メッキの際に電極 として働く Cuのシード層 19 b cを、 3 Onmスパッタにより形成する。 次に、 図 8 Hに示す工程において、 電解メツキ法により、 Cuを配線溝に埋め 込み、 さらに CMPにより配線部以外の Cuとバリア膜を除去して、 前記 Cu配 線 19 cを形成して、 配線構造 20 cを形成する。 このように、 図 8 A〜図 8 H に示した工程を繰り返すことにより、 配線構造 20 cを多層にした構造を形成す る。 前記半導体装置 20 OCの場合、 図 8 A〜図 8 Hの工程を 4回繰り返すこと により、 図 7C〜図 7Fにおレ、て形成される配線構造とあわせて 5層配線が形成 される。
次に、 前記配線構造 20 c上に、 前記配線構造 30 cを積層する場合について 、 図 8 I〜図 8 Pに基づき、 説明する。 図 8 Iに示す工程において、 前記キャップ膜 17および Cu配線 19 c上に、 例えば、 プラズマ CVD法により、 S i N膜からなる Cu拡散防止を目的とした 前記保護膜 31を 50 nm形成し、 当該保護膜 31上に、 S i OC膜 （例えば C ORALPORA、 登録商標、 Novellus社） からなるプラグ間絶縁膜 32 bを 2 0 On m形成し、 当該ブラグ間絶縁膜 32b上に、 前記保護膜 33を 50 n m形 成する。 但し、 前記保護膜 33は省略した構造とすることができる。
次に、 図 8 Jに示す工程で、 前記保護膜 33上にレジストによりビアパターン を形成し、 当該レジストをマスクにして、 Fプラズマにより、 ドライエッチング によって、 ビアホーノレ 32 b Aを形成する。
次に、 図 8 Kに示す工程において、 前記ビアホール 32 b Aの内壁に、 Cuが 拡散することを防止する、 拔散バリアとして TaNからなるバリア膜 36 a cを 30nm形成する。 さらに当該バリア膜 36 a c上に、 Cuの電角军メツキの際に 電極として働く Cuのシード層 36 b cを、 3 Onmスパッタにより形成する。 次に、 図 8 Lに示す工程において、 電解メツキ法により、 Cuをビアホールに 埋め込み、 さらに CMPによりビアホール部以外の Cuとバリア膜を除去して、 前記 Cuプラグ 36 cを形成する。
次に、 図 8 Mに示す工程において、 前記保護膜 33、 前記 Cuプラグ 36 c上 に、 破壌靭性値の大きい膜である有機絶縁膜、 例えばァリノレエーテノレ (S i LK _ J 150、 登録商標、 ダウ ·ケミカル社) カ らなる前記配線間絶縁膜 34を 1 70n m形成し、当該配線間絶縁膜 34上に S i 02膜からなる前記キャップ膜 3 5を 100 nm形成する。
次に、 図 8 Nに示す工程において、 Cu配線のパターン形状を施したレジスト をマスクにして、 プラズマを用いたドライエッチングにより、 配線溝 34 Aを形 成する。
次に、 図 8 Oに示す工程にぉレ、て、 前記酉纖溝 34 Aの内壁に、 C uが拡散す ることを防止する、 拡散バリアとして T a Nからなるバリア膜 37 a cを 3 On m形成する。 さらに当該パリア膜 37 a cの上に、 Cuの電角爭メツキの際に電極 として働く Cuのシード層 37b cを、 3 Onmスパッタにより形成する。 次に、 図 8 Pに示す工程において、 電解メツキ法により、 Cuを配線溝に埋め 込み、 さらに CMPにより配線部以外の C uとバリア膜を除去して、 廳己 C u配 線 3 7 cを形成して、 酉 3線構造 3 0 cを形成する。
前記半導体装置 2 0 0 Cの場合、 図 8 A〜図 8 Hの工程を 2回繰り返すことによ り、 前記配線構造 3 0 cが 2層配線が形成される。
後の工程は、 ffrf己半導体装置 2 0 0の場合と同一である。
このようにして形成された半導体装置 2 0 0 Cを、 4 0 0。C、 3 0分の熱処理 を 5回繰り返す試験を行ったところ、 配線構造で割れや剥離は観察されなかった また、 例えば多孔質絶縁膜を層間絶縁膜に用いた酉 B¾構造の層の数、 また破壊 靭性値の大きい応力の干渉層を有する配線構造の層の数、 また上層配線層、 すな わちグローバル配線構造の層の数などは任意であり、 必要に応じて様々に変更す ることが可能である。
以上、 本発明を好ましい実施例について説明したが、 本発明は上記の特定の実 施例に限定されるものではなく、 特許請求の範囲に記載した要旨内において様々 な変形 ·変更が可能である。 産業上の利用可能性
本発明によれば、 多層酉 a /線構造を有する半導体装置の、 低誘電率層間絶縁膜の 破損や剥離などを防止し、 動作速度が高速であり、 力 安定な構造の半導体装置 + を^^することが可能となる。

Claims

請求の範囲
1 . 基板と、
第 1の絶縁層と当該第 1の絶縁層内に形成された第 1の配線層とを有し、 觸己 基板上に形成された第 1の配線構造と、
絶縁膜からなる緩衝層を含む第 2の絶縁層と当該第 2の絶縁層内に形成された 第 2の配線層とを有し、 嫌己第 1の配線構造上に形成された第 2の配線構造と、 第 3の絶縁層と当該第 3の絶縁層内に形成された第 3の配線層とを有し、 前記 第 2の配線構造上に形成された第 3の酉 3^構造とを備え、
嫌己緩衝層の破壊靭性値が、 前記第 1の絶縁層および前記第 3の絶縁層の破壊 靭性値より大きいことを特徴とする半導体装置。
2. 前記第 2の絶縁層は、 前記緩衝層より硬度の大きレ、別の絶縁膜を含むことを 特徴とする請求項 1記載の半導体装置。
3 . 前記第 2の配線層は、 トレンチ配線層とビア配線層からなり、 当該トレンチ 配線層は前記緩褸耀中に形成され、 当該ビア配線層は前記別の絶縁膜中に形成さ れることを特徴とする請求項 2記載の半導体装置。
4. 前記第 1の酉 Β/镍層および前記第 2の配線層は、 C uよりなることを特徴とす る請求項 1記載の半導体装置。
5. 前記第 3の配線層は、 C uまたは A 1よりなることを特徴とする請求項 1記 載の半導体装置。
6 . 前記第 2の配線層の配線ピッチは、 前記第 1の配線層の配線ピッチより大き いことを特徴とする請求項 1記載の半導体装置。
7. 前記第 3の酉 B;線層の酉繊ピッチは、 前記第 2の配線層の配線ピッチより大き レ、ことを特徴とする請求項 1記載の半導体装置。
8. 前記緩衝層は、 有機絶縁膜からなることを特徴とする請求項 1記載の半導体 装置。 9. 前記有機絶縁膜は、 ァリルエーテルまたはベンゾシクロブテンのいずれかよ りなることを特徴とする請求項 8記載の半導体装置。
1 0. tiff己第 1の絶縁層は、 多孔質絶縁膜からなることを特徴とする請求項 1記 載の半導体装置。
1 1 . 前記多孔質絶縁膜は、多孔質シリカ膜、多孔質 s i o2膜および多孔質有機 膜のレ、ずれかよりなることを特徴とする請求項 1 0記載の半導体装置。
1 2 .前記別の絶縁膜は S i 02膜または S i〇C膜のいずれかよりなることを特 徴とする請求項 2記載の半導体装置。
1 3 . 鎌と、
第 1の絶縁層と当該第 1の絶縁層内に形成された第 1の C u配線層とを有し、 前記基板上に形成された第 1の配線構造と、
絶縁膜からなる緩衝層を含む第 2の絶縁層と当該第 2の絶縁層中に形成された 第 2の C 配線層とを有し、 前記第 1の配線構造上に形成された第 2の配線構造 とを備え、
前記緩衝層の破壊靭性値が前記第 1の絶縁層の破壊靭性値より大きいことを特 徴とする半導体装置。
1 4 · 前記第 2の配線構造上には、 第 3の絶縁層と当該第 3の絶縁層内に形成さ れた第 3の配線層を有する第 3の ¾镍構造が形成されることを特徴とする請求項 1 3記載の半導体装置。
1 5 . 編己緩衝層の破壊靭性値が、 前記第 3の絶縁層の破壊靭性値より大きいこ とを特徴とする請求項 1 4記載の半導体装置。
1 6 . 編己第 2の絶縁層は、 嫌己緩衝層より硬度の大きい別の絶縁膜を含むこと を特徴とする請求項 1 3記載の半導体装置。
1 7 . 備己第 2の配線層は、 トレンチ配線層とビア配線層からなり、 当該トレン チ配線層は Ιίίϊ己緩衝層中に形成され、 当該ビア酉 3锒層は前記別の絶縁膜中に形成 されることを特徴とする請求項 1 6記載の半導体装置。
1 8. 前記第 3の配線層は、 C uまたは A 1よりなることを特徴とする請求項 1 4記載の半導体装置。
1 9 . 歸己第 2の配線層の配線ピッチは、 前記第 1の配線層の配線ピッチより大 きいことを特徴とする請求項 1 3記載の半導体装置。
2 0 . 編己第 3の配線層の配線ピッチは、 歸己第 2の配線層の配線ピッチより大 きいことを特 ί敷とする請求項 1 4記載の半導体装置。 2 1 . 前記緩衝層は、 有機絶縁膜からなることを特徴とする請求項 1 3記載の半 導体装置。
2 2 . ΙίίΙΒ有機絶縁膜は、 ァリルエーテルまたはべンゾシクロブデンのいずれか よりなることを特徴とする請求項 2 1記載の半導体装置。
2 3 . 前記第 1の絶縁層は、 多孔質絶縁膜からなることを特徴とする請求項 1 3 記載の半導体装置。
2 4 .前記多孔質絶縁膜は、多孔質シリカ膜、多孔質 S i OJ莫または多孔質有機 膜の 、ずれかよりなることを特徴とする請求項 2 3記載の半導体装置。
2 5 .編己別の絶縁膜は S i 02膜または S i O C膜のレ、ずれかよりなることを特 徴とする請求項 1 6記載の半導体装置。
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