JPWO2005024935A1 - 半導体装置 - Google Patents

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Abstract

本発明は、多層配線構造を有する半導体装置において、半導体装置の層間絶縁膜の破損や剥離などを防止し、動作速度が高速であり、かつ安定な構造の半導体装置を実現することを目的としている。 本発明によれば、多層配線構造を有する半導体装置において、破壊靭性値の大きい絶縁膜を用いた配線構造を、多層配線構造中に形成することで、破壊靭性値の大きい絶縁膜によって、半導体装置にかかる応力の影響を緩和し、層間絶縁膜の破損や剥離を防止して安定な多層配線構造を形成することを可能とする。

Description

本発明は一般に半導体装置に係り、特には多層配線構造を有する、半導体装置に関する。
従来、半導体装置を微細化することにより、スケーリング則に沿った動作速度の高速化が図られている。一方、最近の高密度半導体集積回路装置では、個々の半導体装置間を配線するのに一般に多層配線構造が使用されるが、かかる多層配線構造では、半導体装置が非常に微細化された場合、多層配線構造中の配線パターンが近接し、配線パターン間の寄生容量による配線遅延の問題が生じる。このような寄生容量は、配線パターン間の距離に反比例し、配線パターン間の絶縁膜の誘電率に比例する。
配線間の絶縁膜として従来使われてきたＣＶＤ−ＳｉＯ２膜や、ＣＶＤ−ＳｉＯ２膜にフッ素を添加したＳｉＯＦ膜を用いた場合、誘電率は３．３〜４．０程度であり、さらに絶縁膜の誘電率を低下させる必要があった。
そのため、誘電率の低い絶縁膜として、例えばスピンコート法により形成される、誘電率を２．３〜２．５程度とすることが可能な有機絶縁膜を半導体装置の配線間の絶縁膜、すなわち層間絶縁膜として用いることが検討されてきた。
図１は、有機絶縁膜を層間絶縁膜に用いた、半導体装置１００の構成を示す断面図である。
図１を参照するに、半導体装置１００は、Ｓｉ基板１上の素子分離絶縁膜１０２により分離された素子領域上に形成された、ゲート絶縁膜１０４Ａと、当該ゲート絶縁膜１０４Ａ上に形成されたゲート電極１０４と、当該ゲート電極１０４の両側に形成された拡散層１０５Ａ、１０５Ｂとを含む。
前記ゲート電極１０４は側壁面が側壁絶縁膜１０３Ａ，１０３Ｂにより覆われ、さらに前記Ｓｉ基板１０１上には、例えばＰＳＧ膜（リンガラス膜）からなるプラグ間絶縁膜１０６が、前記ゲート電極１０４および側壁絶縁膜１０３Ａ、１０３Ｂを覆うように形成され、さらに当該プラグ間絶縁膜１０６上には保護膜１０７が形成されている。
前記プラグ間絶縁膜１０６、および前記保護膜１０７には、前記拡散層１０５Ｂに通じるコンタクトホールが形成されており、当該コンタクトホール内壁にはバリア膜１０８が形成され、さらに前記バリア膜１０８が形成された当該コンタクトホールには、例えばＷ（タングステン）からなるコンタクトプラグ１０９が埋め込まれている。前記コンタクトプラグ１０９は、前記バリア膜１０８を介して前記拡散層１０５Ｂに電気的に接続される構造となっている。
前記保護膜１０７上には、例えば有機絶縁膜からなる配線間絶縁膜１１０が形成され、当該配線間絶縁膜１１０上にはキャップ膜１１１が形成されている。
当該配線間絶縁膜１１０および前記キャップ膜１１１には配線溝がエッチングにより形成され、当該配線溝にはＣｕ配線１１２と、当該Ｃｕ配線１１２を囲むようにバリア膜１１２ａが形成され、前記Ｃｕ配線１１２は、前記バリア膜１１２ａを介して前記コンタクトプラグ１０９に電気的に接続されている。
前記キャップ膜１１１および前記Ｃｕ配線１１２上には保護膜１１３が形成され、当該保護膜１１３上には、例えば有機絶縁膜からなるプラグ間絶縁膜１１４が形成されて、さらに当該プラグ間絶縁膜１１４上には保護膜１１５が形成されている。
前記保護膜１１３、プラグ間絶縁膜１１４および保護膜１１５には、ビアホールがエッチングにより形成され、当該ビアホールには、Ｃｕプラグ１１８と、当該Ｃｕプラグ１１８を囲むようにバリア膜１１８ａが形成され、前記Ｃｕプラグ１１８は、前記バリア膜１１８ａを介して前記Ｃｕ配線１１２に電気的に接続されている。
前記保護膜１１５上には、例えば有機絶縁膜からなる配線間絶縁膜１１６が形成され、当該配線間絶縁膜１１６上にはキャップ膜１１７が形成されている。
当該配線間絶縁膜１１６および前記キャップ膜１１７には配線溝がエッチングにより形成され、当該配線溝にはＣｕ配線１１９と、当該Ｃｕ配線１１９を囲むようにバリア膜１１９ａが形成され、前記Ｃｕ配線１１９は、前記Ｃｕプラグ１１８と接続されている。
このようにして、例えば、前記保護膜１１３、プラグ間絶縁膜１１４、保護膜１１５、配線間絶縁膜１１６、キャップ膜１１７、Ｃｕプラグ１１８、Ｃｕ配線１１９、バリア膜１１８ａ、およびバリア膜１１９ａからなる配線構造１２０が、前記Ｃｕ配線１１２の上に形成されるている。
このように、半導体装置１００においては、配線間絶縁膜やプラグ間絶縁膜に低誘電率の有機絶縁膜を用いているため、半導体装置を高速で動作させることが可能となっている。
特開平２００３−３１５６６号公報 特開平２００２−１２４５１３号公報
しかし、近年の高性能化を要求される半導体装置では、さらに高速度での動作を要求されるため、配線遅延に対する要求が厳しくなり、層間絶縁膜に用いている有機絶縁膜の誘電率を、さらに低下させる必要が生じている。
例えば、このように誘電率をさらに低下させることを可能とする層間絶縁膜の材料としては、多孔質絶縁膜がある。多孔質絶縁膜とは、膜中に空孔を多数形成することによって、膜の誘電率を低下させたものである。
しかし、例えば図１の半導体装置１００の構造において、有機絶縁膜を多孔質絶縁膜に変更した場合には、以下のような問題が生じる場合があった。
多孔質絶縁膜は、膜中に多数の空孔が存在するために、機械的な強度が弱い。そのために、前記多孔質絶縁膜に割れが発生して当該多孔質絶縁膜が破損してしまう場合があった。また、多孔質絶縁膜が、前記多孔質絶縁膜が形成されている周囲の膜から剥離してしまうという問題が生じていた。
本発明では、上記の問題を解決した新規の半導体装置を提供することを目的としている。
本発明の具体的な課題は、半導体装置の層間絶縁膜の破損や剥離などを防止し、動作速度が高速であり、かつ安定な構造の半導体装置を提供することである。
本発明では上記の課題を解決するために、基板と、第１の絶縁層と当該第１の絶縁層内に形成された第１の配線層とを有し、前記基板上に形成された第１の配線構造と、絶縁膜からなる緩衝層を含む第２の絶縁層と当該第２の絶縁層内に形成された第２の配線層とを有し、前記第１の配線構造上に形成された第２の配線構造と、第３の絶縁層と当該第３の絶縁層内に形成された第３の配線層とを有し、前記第２の配線構造上に形成された第３の配線構造とを備え、前記緩衝層の破壊靭性値が、前記第１の絶縁層および前記第３の絶縁層の破壊靭性値より大きいことを特徴とする半導体装置を用いた。
本発明によれば、多層配線構造を有する半導体装置において、破壊靭性値の大きい絶縁膜を用いた配線構造を、多層配線構造中に形成することで、破壊靭性値の大きい絶縁膜によって、半導体装置にかかる応力の影響を緩和し、層間絶縁膜の破損や剥離を防止して安定な多層配線構造を形成することを可能とする。
本発明では上記の課題を解決するために、基板と、第１の絶縁層と当該第１の絶縁層内に形成された第１のＣｕ配線層とを有し、前記基板上に形成された第１の配線構造と、絶縁膜からなる緩衝層を含む第２の絶縁層と当該第２の絶縁層中に形成された第２のＣｕ配線層とを有し、前記第１の配線構造上に形成された第２の配線構造とを備え、前記緩衝層の破壊靭性値が前記第１の絶縁層の破壊靭性値より大きいことを特徴とする半導体装置を用いた。
本発明によれば、Ｃｕ配線を用いた多層配線構造を有する半導体装置において、破壊靭性値の大きい絶縁膜を用いた配線構造を、多層配線構造中に形成することで、破壊靭性値の大きい絶縁膜によって、半導体装置にかかる応力の影響を緩和し、層間絶縁膜の破損や剥離を防止して安定な多層配線構造を形成することを可能とする。
図１は、従来の多層配線構造を有する半導体装置の構成を示す断面図である。
図２は、本発明の第１実施例による多層配線構造を有する半導体装置の構成を示す断面図である。
図３は、図２の半導体装置の配線構造の配線ピッチを示す一部拡大図である。
図４は、図２の半導体装置の変形図（その１）である。
図５は、図２の半導体装置の変形図（その２）である。
図６は、図２の半導体装置の変形図（その３）である。
図７Ａ〜図７Ｐは、図２の半導体装置の製造方法を示す図である。
図８Ａ〜図８Ｐは、図６の半導体装置の製造方法を示す図である。
次に、本発明の実施の形態に関して、図面に基づき説明する。
［第１実施例］
図２は、低誘電率である、例えば多孔質絶縁膜を層間絶縁膜に用いて配線遅延の影響を小さくし、動作速度の向上を可能とした半導体装置２００の構成を示す断面図である。
本実施例においては、配線間の絶縁膜、およびビアプラグ間の絶縁膜を含む層間絶縁膜に、例えば多孔質絶縁膜を用いることで当該層間絶縁膜の誘電率を低くして配線間の寄生容量を低減し、配線遅延の影響を小さくすることで、半導体装置の高速での動作を可能にしている。
図２を参照するに、半導体装置２００は、Ｓｉ基板１上の素子分離絶縁膜２により分離された素子領域上に形成された、ゲート絶縁膜４Ａと、当該ゲート絶縁膜４Ａ上に形成されたゲート電極４と、および当該ゲート電極４との両側に形成された拡散層５Ａ、５Ｂとを含む。
前記ゲート電極４は側壁面が側壁絶縁膜３Ａ，３Ｂにより覆われ、さらに前記Ｓｉ基板１上には、例えばＰＳＧ膜（リンガラス膜）からなるプラグ間絶縁膜６が、前記ゲート電極４および側壁絶縁膜３Ａ、３Ｂを覆うように形成され、さらに当該プラグ間絶縁膜６上には保護膜７が形成されている。
前記プラグ間絶縁膜６、および前記保護膜７には、前記拡散層５Ｂに通じるコンタクトホールが形成されており、当該コンタクトホール内壁にはバリア膜８が形成され、さらに前記バリア膜８が形成された当該コンタクトホールには、例えばＷ（タングステン）からなるコンタクトプラグ９が埋め込まれている。前記コンタクトプラグ９は、前記バリア膜８を介して前記拡散層５Ｂに電気的に接続される構造となっている。
前記保護膜７上には、例えば多孔質絶縁膜からなる、低誘電率の配線間絶縁膜１０が形成され、当該配線間絶縁膜１０上にはキャップ膜１１が形成されている。
前記配線間絶縁膜１０および前記キャップ膜１１には配線溝がエッチングにより形成され、当該配線溝にはＣｕ配線１２と、当該Ｃｕ配線１２を囲むようにバリア膜１２ａが形成され、前記Ｃｕ配線１２は、前記バリア膜１２ａを介して前記コンタクトプラグ９に電気的に接続されている。
前記キャップ膜１１および前記Ｃｕ配線１２上には保護膜１３が形成され、当該保護膜１３上には、例えば多孔質絶縁膜からなる、低誘電率のプラグ間絶縁膜１４が形成されて、さらに当該プラグ間絶縁膜１４上には保護膜１５が形成されている。
前記保護膜１３、プラグ間絶縁膜１４および保護膜１５には、ビアホールがエッチングにより形成され、当該ビアホールには、Ｃｕプラグ１８と、当該Ｃｕプラグ１８を囲むようにバリア膜１８ａが形成され、前記Ｃｕプラグ１８は、前記バリア膜１８ａを介して前記Ｃｕ配線１２に電気的に接続されている。
前記保護膜１５上には、例えば多孔質絶縁膜からなる、低誘電率の配線間絶縁膜１６が形成され、当該配線間絶縁膜１６上にはキャップ膜１７が形成されている。
前記配線間絶縁膜１６および前記キャップ膜１７には配線溝がエッチングにより形成され、当該配線溝にはＣｕ配線１９と、当該Ｃｕ配線１９を囲むようにバリア膜１９ａが形成され、前記Ｃｕ配線１９は、前記Ｃｕプラグ１８と接続されている。また、Ｃｕ配線１９とＣｕプラグ１８は、例えば図７で後述するようにＣｕ配線とＣｕプラグを同時に形成する、いわゆるデュアルダマシン法により、形成されるが、図６および図８で後述するように、シングルダマシン法で形成することも可能である。
このようにして、例えば、前記保護膜１３、プラグ間絶縁膜１４、保護膜１５、配線間絶縁膜１６、キャップ膜１７、Ｃｕプラグ１８、Ｃｕ配線１９、バリア膜１８ａ、およびバリア膜１９ａからなる配線構造２０が、前記Ｃｕ配線１２の上に形成される。例えば、図２に示す半導体装置２００の場合、当該配線構造２０を、前記Ｃｕ配線１２上に４層形成し、前記Ｃｕ配線１２と合わせて、５層のＣｕ配線を形成している。
また、多層に形成された配線構造２０のうち、最上部、すなわち前記Ｓｉ基板１から最も離れた側の配線構造２０上には、前記配線構造２０と同様にして形成された配線構造３０が設けられている。
但し、本実施例に示す前記配線構造３０の場合、Ｃｕ配線とＣｕプラグからなる配線層の層間絶縁膜に、前記配線構造２０の層間絶縁膜より破壊靭性値の大きいものを用いている。そのため、例えば半導体装置２００に応力が加えられた場合に、破壊靭性値の大きい層間絶縁膜が緩衝層となって、当該応力の影響が緩和される効果を奏する。
前記配線構造３０の構成は以下のようになる。まず、前記キャップ膜１７および前記Ｃｕ配線１９上には保護膜３１が形成され、当該保護膜３１上には、例えば破壊靭性値の大きい有機絶縁膜からなるプラグ間絶縁膜３２が形成され、さらに当該プラグ間絶縁膜３２上には保護膜３３が形成されている。
前記保護膜３３、プラグ間絶縁膜３２および保護膜３３には、ビアホールがエッチングにより形成され、当該ビアホールには、Ｃｕプラグ３６と、当該Ｃｕプラグ３６を囲むようにバリア膜３６ａが形成され、前記Ｃｕプラグ３６は、前記バリア膜３６ａを介して前記Ｃｕ配線１９に電気的に接続されている。
前記保護膜３３上には、例えば破壊靭性値の大きい有機絶縁膜からなる配線間絶縁膜３４が形成され、当該配線間絶縁膜３４上にはキャップ膜３５が形成されている。
前記配線間絶縁膜３４および前記キャップ膜３５には配線溝がエッチングにより形成され、当該配線溝にはＣｕ配線３７と、当該Ｃｕ配線３７を囲むようにバリア膜３７ａが形成され、前記Ｃｕ配線３７は、前記Ｃｕプラグ３６と接続されている。また、Ｃｕ配線３７とＣｕプラグ３６は、例えば図７で後述するようにＣｕ配線とＣｕプラグを同時に形成する、いわゆるデュアルダマシン法により、形成されるが、図６および図８で後述するように、シングルダマシン法で形成することも可能である。
このようにして、例えば、前記保護膜３１、プラグ間絶縁膜３２、保護膜３３、配線間絶縁膜３４、キャップ膜３５、Ｃｕプラグ３６、Ｃｕ配線３７、バリア膜３６ａ、およびバリア膜３７ａからなる配線構造３０が、前記配線構造２０の上に形成されている。
前記配線構造３０で、前記配線構造２０よりも破壊靭性値の大きい絶縁膜を用いていることにより、例えば半導体装置２００に応力が加えられた場合、例えば前記プラグ間絶縁膜３２、または配線間絶縁膜３４が当該応力により変形しながらも、破壊靭性値が大きいために破壊しないことで応力の緩衝層となり、当該応力を緩和する効果を奏する。
このため、例えば前記配線構造２０の層間絶縁膜である、前記プラグ間絶縁膜１４、配線間絶縁膜１６、またはプラグ間絶縁膜１０などが、当該応力によって破壊されることを防止する効果を奏する。
また、前記応力によって、例えば前記プラグ間絶縁膜１４、配線間絶縁膜１６、またはプラグ間絶縁膜１０などが剥離することを防止して、安定な構造の半導体装置を形成することを可能としている。
従来、低誘電率絶縁膜は機械的強度が小さいものが多く、例えば、多孔質絶縁膜は、膜中に多数の空孔部を有するために、特に機械的強度が小さく、応力が加えられることにより破損しやすい問題があった。
例えば、半導体装置を形成する工程において、応力が加えられるＣＭＰ（化学機械研磨）工程や、熱処理工程での熱収縮などの負荷において、機械的強度が小さい多孔質絶縁膜は破損しやすい傾向にあった。特に、半導体装置にパッドを形成してワイヤボンディングによってワイヤを接続する際の応力によって、多孔質絶縁膜が破損することは半導体装置の製造工程上深刻な問題であった。
しかし、高速化が要求される半導体装置の場合、配線遅延の影響を抑制する必要があるために、配線間の寄生容量を小さくする必要があり、そのため、層間絶縁膜の誘電率を小さくするために、膜中に多数の空孔部を有する多孔質絶縁膜を用いることは有用な技術であった。
そこで、本実施例では、機械的強度が小さく破損しやすい低誘電率絶縁膜、例えば多孔質絶縁膜の破損や剥離を効果的に防止することを可能とし、配線遅延が少ない低誘電率層間絶縁膜を用いた半導体装置を形成することを可能としている。
また、前記プラグ間絶縁膜３２、配線間絶縁膜３４を、有機絶縁膜を用いて形成した場合、有機絶縁膜は多孔質絶縁膜より誘電率は高いものの、従来用いられていたＳｉＯＣ膜やＳｉＯ２膜に比べて誘電率が低いため、配線間の寄生容量を小さく抑える効果がある。
前記配線構造３０の場合、前記Ｃｕ配線３７の幅Ｗ３０が、前記配線構造２０の前記Ｃｕ配線１９の幅Ｗ２０に比べて大きく、図示を省略する隣接するＣｕ配線３７との距離も前記配線構造２０の場合に比べて大きい。このため、前記配線構造３０では、層間絶縁膜に有機絶縁膜を用いることで、前記配線構造３０において必要とされる層間絶縁膜の誘電率を達成することが可能である。
前記配線構造３０上には、例えば、グローバル配線構造４０が２層形成される。グローバル配線構造４０は、例えば保護膜４１と、当該保護膜４１上に形成された、ＳｉＯ２膜からなる層間絶縁膜４２、および当該層間絶縁膜中にＣｕ配線４４およびバリア膜４４ａが形成されている。なお、グローバル配線構造４０では、ビアプラグ部分は図示を省略している。
また、グローバル配線構造４０においては、配線幅Ｗ４０が前記配線構造３０に比べて大きく、また隣接する配線の間隔が前記配線構造３０に比べて大きくなっている。
２層形成されたグローバル配線構造４０上には、保護層５１を介してＳｉＯ２膜からなるキャップ膜５２が形成され、さらに当該キャップ膜５２上には、例えばＡｌからなるパッド部５３が形成されている。前記パッド部５３上には、ワイヤボンディングプロセスにより、ボンディングワイヤが接続される。ワイヤボンディングプロセスでは半導体装置２００に応力が加えられるが、本実施例の場合は破壊靭性値の大きい絶縁膜を有する配線構造が形成されているため、応力の影響が緩和されて、低誘電率の多孔質絶縁膜からなる層間絶縁膜が破壊されることがない。
このように、半導体装置２００においては、配線間絶縁膜やプラグ間絶縁膜に低誘電率の多孔質絶縁膜を用いることが可能となったため、配線間の寄生容量を小さくし、配線遅延の影響を小さくすることが可能となり、半導体装置を従来に比較してさらに高速で動作させることが可能となっている。
また、本実施例では、前記配線間絶縁膜１０、前記プラグ間絶縁膜１４、および前記配線間絶縁膜１６に用いる多孔質絶縁膜として、多孔質シリカ膜を用いており、誘電率２．０〜２．５の低誘電率層間絶縁膜を形成している。
また、多孔質絶縁としては、例えば多孔質シリカ膜の他に、多孔質ＳｉＯ２膜、多孔質有機膜のいずれかを用いることが可能であり、本実施例中に記載した多孔質シリカ膜を用いた場合と同様の効果を奏する。
また、従来用いられてきた膜を多孔質にして用いることも可能であり、例えばＳｉＯＣ膜、ＳｉＯＦ膜を多孔質にするなど、様々な絶縁膜を多孔質にすることにより、低誘電率絶縁膜として層間絶縁膜に用いることが可能である。
また、本実施例の場合、前記配線構造３０の層間絶縁膜、すなわち前記プラグ間絶縁膜３２または前記配線間絶縁膜３４に用いる、有機絶縁膜にはアリルエーテルからなる絶縁膜を用いている。アリルエーテルの破壊靭性値は２０〜３０であり、前記配線構造２０に用いている多孔質シリカ膜の破壊靭性値や、また前記グローバル配線構造４０に用いているＳｉＯ２膜の破壊靭性値５〜１０にくらべて大きい値を示しており、このため、応力の緩衝層として効果を奏する。
また、応力の緩衝層として用いる有機絶縁膜としては、アリルエーテルの他に例えばベンゾシクロブテンを用いることが可能であり、アリルエーテルを用いた場合と同様の効果を奏する。
また、図３には前記配線構造２０、配線構造３０およびグローバル配線構造４０の配線部の配線ピッチを表す図を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図３を参照するに、前記配線構造２０の前記配線幅Ｗ２０が、前記配線構造３０の、前記配線幅Ｗ３０に比べて小さくなっている。同様に、前記配線構造２０の前記Ｃｕ配線部１９の配線ピッチＰ２０が、前記配線構造３０の、前記Ｃｕ配線部３７の配線ピッチＰ３０に比べて小さくなっている。
このように、下層配線、例えば前記配線構造２０のように、配線幅が小さく、隣接する配線との間隔が小さい配線構造では、寄生容量を小さくするために層間絶縁膜には有機絶縁膜よりさらに低誘電率である絶縁膜、例えば多孔質絶縁膜を用いることが、半導体装置の動作速度を高める上で有利である。
一方、前記グローバル配線構造４０の前記配線幅Ｗ４０が、前記配線構造３０の、前記配線幅Ｗ３０に比べて大きくなっている。同様に、前記グローバル配線構造４０の前記Ｃｕ配線部４４の配線ピッチＰ４０が、前記配線構造３０の、前記Ｃｕ配線部３７の配線ピッチＰ３０に比べて大きくなっている。
このように、半導体装置の上層配線、例えば前記グローバル配線構造４０においては、配線の間隔が大きく、配線構造において、層間絶縁膜の占める割合が大きい。そのため、グローバル配線構造の層間絶縁膜には、破壊靭性値は大きいものの、機械的強度の小さい有機絶縁膜を用いることは、グローバル配線構造の機械的強度が問題となるために困難である。そこで、グローバル配線構造の層間絶縁膜には、機械的強度の大きいＳｉＯ２膜、もしくはＳｉＯＣ膜を用いることが好ましい。
また、例えば、前記グローバル配線構造４０などの上層配線では、配線の抵抗値が、下層配線ほど配線遅延に大きく影響しないため、例えば前記Ｃｕ配線４４は、Ａｌ配線に置き換えてもよい。
［第２実施例］
次に、図２に示した半導体装置２００の変形例について、図３に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図３を参照するに、半導体装置２００の変形例である半導体装置２００Ａは、応力の緩衝層を含む、前記配線構造３０が２層形成されている。
このように、応力の緩衝層、例えば有機絶縁膜を含む配線構造は１層に限定されるものではなく、複数の、応力の緩衝層を含む配線構造を、半導体装置に形成することが可能である。本実施例の場合も、第１実施例に記載した場合と同様の効果を得ることが可能であり、第１実施例の場合に比べて、応力を緩和する効果が大きくなる。
但し、第１実施例の説明で記述したように、半導体装置の上層配線、例えばグローバル配線構造においては、配線の間隔が大きく、層間絶縁膜の占める割合が大きいため、機械的強度の大きいＳｉＯ２膜、もしくはＳｉＯＣ膜を用いることが好ましい。
また、前記配線構造２０のように、下層配線、例えば配線幅が小さく、隣接する配線との間隔が小さい配線層では、寄生容量を小さくするために層間絶縁膜には有機絶縁膜よりさらに低誘電率である絶縁膜、例えば多孔質絶縁膜を用いることが、半導体装置の動作速度を高める上で有利である。
［第３実施例］
次に、図２に示した半導体装置２００の別の変形例について、図４に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図４を参照するに、半導体装置２００の別の変形例である半導体装置２００Ｂでは、前記配線構造３０が、配線構造３０ｂに変更されている。前記配線構造３０ｂでは、前記配線構造３０の有機絶縁膜からなる前記プラグ間絶縁膜３２が、ＳｉＯＣ膜からなるプラグ間絶縁膜３２ｂに変更されている。
このため、半導体装置２００Ｂに応力が加えられた場合に、前記配線間絶縁膜３４が応力を緩和する緩衝層として作用し、本実施例の場合も第１実施例の場合と同様の効果を奏する。
さらに、本実施例の場合には、前記プラグ間絶縁膜３２ｂが、前記有機絶縁より機械的強度の大きい、すなわち硬度の大きいＳｉＯＣ膜により形成されているため、半導体装置２００Ｂに応力が加えられた場合、低誘電率絶縁膜である多孔質絶縁膜からなる前記配線間絶縁膜１０、前記プラグ間絶縁膜１４、および前記配線間絶縁膜１６に加わる応力を小さくすることができる。
そのため、前記配線間絶縁３４によって応力が緩和される効果と合わせて、さらに低誘電率絶縁膜である多孔質絶縁膜からなる前記配線間絶縁膜１０、前記プラグ間絶縁膜１４、および前記配線間絶縁膜１６の破損を防止する効果、または剥離を防止する効果が大きくなる。
また、前記プラグ間絶縁膜３２ｂには、ＳｉＯ２膜を用いても良く、ＳｉＯＣ膜を用いた場合と同様の効果が得られる。
また、前記配線間絶縁膜３４をＳｉＯ２膜またはＳｉＯＣ膜によって形成し、プラグ間絶縁膜を有機絶縁膜とした構成とすることも可能である。
［第４実施例］
次に、図２に示した半導体装置２００のさらに別の変形例について、図６に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図６を参照するに、半導体装置２００の別の変形例である半導体装置２００Ｃでは、Ｃｕ配線がシングルダマシン法によって形成されている。このため、Ｃｕ配線とＣｕプラグは、バリア膜を介して電気的に接続される構造となる。
例えば、前記保護膜１３、プラグ間絶縁膜１４および保護膜１５には、ビアホールがエッチングにより形成され、当該ビアホールには、Ｃｕプラグ１８ｃと、当該Ｃｕプラグ１８ｃを囲むようにバリア膜１８ａｃが形成され、前記Ｃｕプラグ１８ｃは、前記バリア膜１８ａｃを介して前記Ｃｕ配線１２に電気的に接続されている。
前記配線間絶縁膜１６および前記キャップ膜１７には配線溝がエッチングにより形成され、当該配線溝にはＣｕ配線１９ｃと、当該Ｃｕ配線１９ｃを囲むようにバリア膜１９ａｃが形成され、前記Ｃｕ配線１９ｃは、前記Ｃｕプラグ１８ｃと前記バリア膜１９ａｃを介して電気的に接続される構造となる。
同様に、前記保護膜３３、プラグ間絶縁膜３２および保護膜３３には、ビアホールがエッチングにより形成され、当該ビアホールには、Ｃｕプラグ３６ｃと、当該Ｃｕプラグ３６ｃ囲むようにバリア膜３６ａｃが形成され、前記Ｃｕプラグ３６ｃは、前記バリア膜３６ａｃを介して前記Ｃｕ配線１９ｃに電気的に接続されている。
前記配線間絶縁膜３４および前記キャップ膜３５には配線溝がエッチングにより形成され、当該配線溝にはＣｕ配線３７ｃと、当該Ｃｕ配線３７ｃを囲むようにバリア膜３７ａｃが形成され、前記Ｃｕ配線３７ｃは、前記バリア膜３７ａｃを介して前記Ｃｕプラグ３６ｃと電気的に接続される構造となる。
このようなシングルダマシンによる配線構造の形成方法に関しては図８以降で後述する。
［第５実施例］
次に、図２に示した前記半導体装置２００の製造方法に関して説明する。
図７Ａ〜図７Ｐは、図２に示す半導体装置２００を形成する方法を模式的に示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
まず、図７Ａに示す工程において、Ｓｉからなる基板１上に、素子間分離膜２で分離して形成した素子領域に、拡散層５Ａと拡散層５Ｂ、側壁絶縁膜３Ａ、３Ｂを有してゲート絶縁膜４Ａ上に設けられたゲート電極４を形成する。
次に、図７Ｂに示す工程において、前記Ｓｉ基板１上には、例えばＰＳＧ膜（リンガラス膜）からなるプラグ間絶縁膜６を、基板１の温度を６００℃として、前記ゲート電極４および側壁絶縁膜３Ａ、３Ｂを覆うように１．５μｍ形成した後、ＣＭＰ工程により平坦化する。
平坦化された前記プラグ間絶縁膜６上に、ＳｉＣ膜（ＥＳＬ３、登録商標、Ｎｏｖｅｌｌｕｓ社）からなる前記保護膜７を形成し、さらに当該保護膜７上にレジストをパターニングしたマスクを形成し、ドライエッチングによって、電極取り出し用のコンタクトホールを形成する。このコンタクトホールにスパッタ法でＴｉＮからなるバリア膜８を形成した後に、例えば、ＷＦ６と水素を混合し、還元することでＷからなるコンタクトプラグ９を埋め込み、さらにＣＭＰにより研削および平坦化を行い、図７Ｂに示す状態とする。
次に、図７Ｃに示す工程において、平坦化された前記保護膜７およびコンタクトプラグ９上に、多孔質絶縁膜、例えば、誘電率２．３の多孔質シリカ膜（ＮＣＳ、登録商標、触媒化成製）からなる前記配線間絶縁膜１０を１５０ｎｍ形成し、当該配線間絶縁膜１０上にＳｉＯ２膜からなる前記キャップ膜１１を１００ｎｍ積層する。
次に、図７Ｄに示す工程において、前記キャップ膜１１上に形成した配線パターンを施したレジスト層をマスクに、例えばプラズマによるドライエッチングにより、配線溝１０Ａを加工する。
次に、図７Ｅに示す工程において、前記配線溝１０Ａに、前記多孔質絶縁膜１０へのＣｕの拡散バリアとして働くＴａＮからなるバリア膜１２ａを３０ｎｍと、電解メッキの際に電極として働くＣｕシード層１２ｂを３０ｎｍをスパッタにより形成する。
さらに、図７Ｆに示す工程において、電解メッキによりＣｕを前記配線溝に埋め込んだ後、ＣＭＰにより配線溝に埋め込まれたＣｕ以外のＣｕやバリア膜を除去し、図７Ｆに示す状態のＣｕ配線１２を形成する。
また、図７Ｆの状態から、前記Ｃｕプラグ部１８およびＣｕ配線部１９、またはＣｕプラグ部３６およびＣｕ配線部３７などを形成する方法としては、Ｃｕプラグ部とＣｕ配線部を同時に形成するデュアルダマシン法と、Ｃｕプラグ部とＣｕ配線部を別々に形成するシングルダマシン法があり、どちらの方法を用いてもよい。
まず図７Ｇ〜図７Ｐにおいて、デュアルダマシン法を用いた場合について、説明する。
図７Ｇに示す工程において、図７Ｆの状態から、例えば、プラズマＣＶＤ法により、ＳｉＣ膜（ＥＳＬ３、登録商標、Ｎｏｖｅｌｌｕｓ社）からなる、Ｃｕ拡散防止を目的とした前記保護膜１３を５０ｎｍ形成し、当該保護膜１３上に前記配線間絶縁膜１０と同一の前記多孔質シリカ膜からなるプラグ間絶縁膜１４を１７０ｎｍ形成する。
次に、前記プラグ間絶縁膜１４上に、配線溝を形成する場合のエッチングストッパ膜として用いる前記保護膜１５を５０ｎｍ形成した後、当該保護膜１５上に、前記プラグ間絶縁膜１４と同一の前記多孔質シリカ膜からなる前記配線間絶縁膜１６を１５０ｎｍ形成し、当該配線間絶縁膜１６上にＳｉＯ２膜からなる前記キャップ膜１７を１００ｎｍ形成する。また、この場合、エッチストッパ膜、すなわち前記保護膜１５は省略した構造とすることも可能である。
次に、図７Ｈに示す工程において、前記キャップ膜１７上にレジストによりビアパターンを形成し、当該レジストをマスクにして、例えばプラズマによるドライエッチングによって、ビアホール１４Ａを形成する。また、その際に、前記キャップ膜１７、前記配線間絶縁膜１６、前記保護膜１５、前記プラグ間絶縁膜１４および前記保護膜１３は、それぞれ膜の組成が異なるため、エッチングの際には、エッチングに用いるガスまたはガス比を変更してドライエッチングを行い、前記キャップ膜１７、前記配線間絶縁膜１６、前記保護膜１５、前記プラグ間絶縁膜１４および前記保護膜１３の順に加工する。
次に、図７Ｉに示す工程において、Ｃｕ配線のパターン形状を施したレジストをマスクにして、プラズマを用いたドライエッチングにより、配線溝１６Ａを形成する。
次に、図７Ｊに示す工程において、前記ビアホール１４Ａおよび前記配線溝１６Ａの内壁に、Ｃｕが拡散することを防止する、拡散バリアとしてＴａＮからなるバリア膜１８ａおよび１９ａをそれぞれ３０ｎｍ形成する。さらに当該バリア膜１８ａおよび１９ａの上に、Ｃｕの電解メッキの際に電極として働くＣｕのシード層１８ｂおよび１９ｂを、３０ｎｍスパッタにより形成する。
次に、図７Ｋに示す工程において、電解メッキ法により、Ｃｕをビアホールと配線溝に埋め込み、さらにＣＭＰにより配線パターン部以外のＣｕとバリア膜を除去して、前記Ｃｕ配線１９、前記Ｃｕプラグ１８を形成して、配線構造２０を形成する。このように、図７Ｇ〜図７Ｋに示した工程を繰り返すことにより、配線構造２０を多層にした構造を形成する。前記半導体装置２００の場合、図７Ｇ〜図７Ｋの工程を４回繰り返すことにより、図７Ｃ〜図７Ｆにおいて形成される配線構造とあわせて５層配線が形成される。
次に、前記配線構造２０上に、前記配線構造３０を積層する場合について、図７Ｌ〜図７Ｐに基づき、説明する。
図７Ｌに示す工程においては、前記配線構造２０の前記キャップ膜１７および前記Ｃｕ配線１９上に、例えばＳｉＮ膜からなるＣｕ拡散防止を目的とした前記保護膜３１を５０ｎｍ形成し、当該保護膜３１上に、破壊靭性値の大きい膜である有機絶縁膜、例えば破壊靭性値が２５である、アリルエーテル（ＳｉＬＫ−Ｊ３５０、登録商標、ダウ・ケミカル社）からなる前記プラグ間絶縁膜３２を形成する。
次に、前記プラグ間絶縁膜３２上に、配線溝を形成する場合のエッチングストッパ膜として用いる前記保護膜３３を５０ｎｍ形成した後、当該保護膜３３上に、前記プラグ間絶縁膜３２と同一の前記有機絶縁膜からなる前記配線間絶縁膜３４を形成し、当該配線間絶縁３４膜上にＳｉＯ２膜からなる前記キャップ膜３５を１００ｎｍ形成する。また、この場合、例えば前記プラグ間絶縁膜３２と前記配線間絶縁膜３４を合わせて膜厚が４５０ｎｍとなるようし、エッチストッパ膜、すなわち前記保護膜３３は省略した構造とすることもできる。
次に、図７Ｍに示す工程において、前記キャップ膜３５上にレジストによりビアパターンを形成し、当該レジストをマスクにして、例えばプラズマにより、ドライエッチングによって、ビアホール３２Ａを形成する。
次に、図７Ｎに示す工程において、Ｃｕ配線のパターン形状を施したレジストをマスクにして、プラズマを用いたドライエッチングにより、配線溝３４Ａを形成する。
次に、図７Ｏに示す工程において、前記ビアホール３２Ａおよび前記配線溝３４Ａの内壁に、Ｃｕが拡散することを防止する、拡散バリアとしてＴａＮからなるバリア膜３６ａおよび３７ａをそれぞれ３０ｎｍ形成する。さらに当該バリア膜３６ａおよび３７ａの上に、Ｃｕの電解メッキの際に電極として働くＣｕのシード層３６ｂおよび３７ｂを、３０ｎｍスパッタにより形成する。
次に、図７Ｐに示す工程において、電解メッキ法により、Ｃｕをビアホールと配線溝に埋め込み、さらにＣＭＰにより配線パターン部以外のＣｕとバリア膜を除去して、前記Ｃｕ配線３６、前記Ｃｕプラグ３７を形成して、配線構造３０を形成する。
さらに、前記配線構造３０の上に、ＳｉＯ２を層間絶縁膜として前記グローバル配線構造４０を形成し、当該グローバル配線構造４０上に保護膜５１、ＳｉＯ２膜からなるキャップ膜５２を形成した後、Ａｌからなるパッド５３を形成して半導体装置２００を形成する。
このようにして形成された半導体装置２００を、４００℃、３０分の熱処理を５回繰り返す試験を行ったところ、配線構造で割れや剥離は観察されなかった。
比較のため、前記半導体装置２００と同様の構造で、前記配線構造２００の前記プラグ間絶縁膜３２および前記配線間絶縁膜３４を、それぞれ前記プラグ間絶縁膜１４および前記配線間絶縁膜１６と同一の材料である多孔質シリカ膜に変更し、同様に４００℃、３０分の熱処理を５回繰り返す試験を行ったところ、多孔質シリカ膜に割れが発生し、また前記プラグ間絶縁膜１４と前記保護膜１３の間に剥離が発生するのが確認された。
［第６実施例］
次に、図５に示した半導体装置２００Ｂを形成する場合について示す。前記半導体装置２００Ｂを形成する場合は、前記半導体装置２００を形成する場合と同様にして、図７Ｌに示した工程で、前記有機絶縁膜からなる前記プラグ間絶縁膜３２を、ＳｉＯＣ膜（例えばＣＯＲＡＬＰＯＲＡ、登録商標、Ｎｏｖｅｌｌｕｓ社）からなるプラグ間絶縁膜３２ｂに変更し、図７Ｍに示した工程でビアホールをエッチングするガスを、前記プラグ間絶縁膜３２ｂの材料に応じて変更すればよい。そこで、図７Ｌ〜図７Ｐに示した工程を、例えば前記半導体装置２００Ｂの場合は２回繰り返すことにより、前記配線構造３０ｃを２層形成することができる。
後の工程は、半導体装置２００の場合と同一である。
このようにして形成された半導体装置２００Ｂを、４００℃、３０分の熱処理を５回繰り返す試験を行ったところ、配線構造で割れや剥離は観察されなかった。
［第７実施例］
また、図７Ｇ〜図７Ｐに示したデュアルダマシン工程は、次に図８Ａ〜図８Ｐに示すシングルダマシン工程によって形成することも可能であり、シングルダマシン法によって形成した場合、例えば図６に示す半導体装置２００Ｃを形成することが可能であり、デュアルダマシン法を用いた場合と同様の効果を奏する。そこで、次にシングルダマシン法を用いて前記半導体装置２００Ｃを形成する方法を図面に基づき、説明する。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図７Ａ〜図７Ｆに示した前記半導体装置２００の工程は、前記半導体装置２００Ｃの場合も同一である。次に、図８Ａに示す工程において、例えば、プラズマＣＶＤ法により、ＳｉＣ膜（ＥＳＬ３、登録商標、Ｎｏｖｅｌｌｕｓ社）からなるＣｕ拡散防止を目的とした前記保護膜１３を５０ｎｍ形成し、当該保護膜１３上に前記配線間絶縁膜１０と同一の前記多孔質シリカ膜からなるプラグ間絶縁膜１４を１７０ｎｍ形成し、当該プラグ間絶縁膜１４上に、前記保護膜１５を５０ｎｍ形成する。
次に、前記図８Ｂに示す工程で、前記保護膜１５上にレジストによりビアパターンを形成し、当該レジストをマスクにして、例えばプラズマにより、ドライエッチングによって、ビアホール１４Ａを形成する。
次に、図８Ｃに示す工程において、前記ビアホール１４Ａの内壁に、Ｃｕが拡散することを防止する、拡散バリアとしてＴａＮからなるバリア膜１８ａｃを３０ｎｍ形成する。さらに当該バリア膜１８ａｃ上に、Ｃｕの電解メッキの際に電極として働くＣｕのシード層１８ｂｃを、３０ｎｍスパッタにより形成する。
次に、図８Ｄに示す工程において、電解メッキ法により、Ｃｕをビアホールに埋め込み、さらにＣＭＰによりビアホール部以外のＣｕとバリア膜を除去して、前記Ｃｕプラグ１８ｃを形成する。
次に、図８Ｅに示す工程において、前記保護膜１５、前記Ｃｕプラグ１８ｃ上に、前記プラグ間絶縁膜１４と同一の前記多孔質シリカ膜からなる前記配線間絶縁膜１６を１５０ｎｍ形成し、当該配線間絶縁膜上にＳｉＯ２膜からなる前記キャップ膜１７を１００ｎｍ形成する。
次に、図８Ｆに示す工程において、Ｃｕ配線のパターン形状を施したレジストをマスクにして、プラズマを用いたドライエッチングにより、配線溝１６Ａを形成する。
次に、図８Ｇに示す工程において、前記配線溝１６Ａの内壁に、Ｃｕが拡散することを防止する、拡散バリアとしてＴａＮからなるバリア膜１９ａｃを３０ｎｍ形成する。さらに当該バリア膜１９ａｃの上に、Ｃｕの電解メッキの際に電極として働くＣｕのシード層１９ｂｃを、３０ｎｍスパッタにより形成する。
次に、図８Ｈに示す工程において、電解メッキ法により、Ｃｕを配線溝に埋め込み、さらにＣＭＰにより配線部以外のＣｕとバリア膜を除去して、前記Ｃｕ配線１９ｃを形成して、配線構造２０ｃを形成する。このように、図８Ａ〜図８Ｈに示した工程を繰り返すことにより、配線構造２０ｃを多層にした構造を形成する。前記半導体装置２００Ｃの場合、図８Ａ〜図８Ｈの工程を４回繰り返すことにより、図７Ｃ〜図７Ｆにおいて形成される配線構造とあわせて５層配線が形成される。
次に、前記配線構造２０ｃ上に、前記配線構造３０ｃを積層する場合について、図８Ｉ〜図８Ｐに基づき、説明する。
図８Ｉに示す工程において、前記キャップ膜１７およびＣｕ配線１９ｃ上に、例えば、プラズマＣＶＤ法により、ＳｉＮ膜からなるＣｕ拡散防止を目的とした前記保護膜３１を５０ｎｍ形成し、当該保護膜３１上に、ＳｉＯＣ膜（例えばＣＯＲＡＬＰＯＲＡ、登録商標、Ｎｏｖｅｌｌｕｓ社）からなるプラグ間絶縁膜３２ｂを２００ｎｍ形成し、当該プラグ間絶縁膜３２ｂ上に、前記保護膜３３を５０ｎｍ形成する。但し、前記保護膜３３は省略した構造とすることができる。
次に、図８Ｊに示す工程で、前記保護膜３３上にレジストによりビアパターンを形成し、当該レジストをマスクにして、Ｆプラズマにより、ドライエッチングによって、ビアホール３２ｂＡを形成する。
次に、図８Ｋに示す工程において、前記ビアホール３２ｂＡの内壁に、Ｃｕが拡散することを防止する、拡散バリアとしてＴａＮからなるバリア膜３６ａｃを３０ｎｍ形成する。さらに当該バリア膜３６ａｃ上に、Ｃｕの電解メッキの際に電極として働くＣｕのシード層３６ｂｃを、３０ｎｍスパッタにより形成する。
次に、図８Ｌに示す工程において、電解メッキ法により、Ｃｕをビアホールに埋め込み、さらにＣＭＰによりビアホール部以外のＣｕとバリア膜を除去して、前記Ｃｕプラグ３６ｃを形成する。
次に、図８Ｍに示す工程において、前記保護膜３３、前記Ｃｕプラグ３６ｃ上に、破壊靭性値の大きい膜である有機絶縁膜、例えばアリルエーテル（ＳｉＬＫ−Ｊ１５０、登録商標、ダウ・ケミカル社）からなる前記配線間絶縁膜３４を１７０ｎｍ形成し、当該配線間絶縁膜３４上にＳｉＯ２膜からなる前記キャップ膜３５を１００ｎｍ形成する。
次に、図８Ｎに示す工程において、Ｃｕ配線のパターン形状を施したレジストをマスクにして、プラズマを用いたドライエッチングにより、配線溝３４Ａを形成する。
次に、図８Ｏに示す工程において、前記配線溝３４Ａの内壁に、Ｃｕが拡散することを防止する、拡散バリアとしてＴａＮからなるバリア膜３７ａｃを３０ｎｍ形成する。さらに当該バリア膜３７ａｃの上に、Ｃｕの電解メッキの際に電極として働くＣｕのシード層３７ｂｃを、３０ｎｍスパッタにより形成する。
次に、図８Ｐに示す工程において、電解メッキ法により、Ｃｕを配線溝に埋め込み、さらにＣＭＰにより配線部以外のＣｕとバリア膜を除去して、前記Ｃｕ配線３７ｃを形成して、配線構造３０ｃを形成する。
前記半導体装置２００Ｃの場合、図８Ａ〜図８Ｈの工程を２回繰り返すことにより、前記配線構造３０ｃが２層配線が形成される。
後の工程は、前記半導体装置２００の場合と同一である。
このようにして形成された半導体装置２００Ｃを、４００℃、３０分の熱処理を５回繰り返す試験を行ったところ、配線構造で割れや剥離は観察されなかった。
また、例えば多孔質絶縁膜を層間絶縁膜に用いた配線構造の層の数、また破壊靭性値の大きい応力の干渉層を有する配線構造の層の数、また上層配線層、すなわちグローバル配線構造の層の数などは任意であり、必要に応じて様々に変更することが可能である。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
本発明によれば、多層配線構造を有する半導体装置の、低誘電率層間絶縁膜の破損や剥離などを防止し、動作速度が高速であり、かつ安定な構造の半導体装置を提供することが可能となる。

Claims (25)

  1. 基板と、
    第１の絶縁層と当該第１の絶縁層内に形成された第１の配線層とを有し、前記基板上に形成された第１の配線構造と、
    絶縁膜からなる緩衝層を含む第２の絶縁層と当該第２の絶縁層内に形成された第２の配線層とを有し、前記第１の配線構造上に形成された第２の配線構造と、
    第３の絶縁層と当該第３の絶縁層内に形成された第３の配線層とを有し、前記第２の配線構造上に形成された第３の配線構造とを備え、
    前記緩衝層の破壊靭性値が、前記第１の絶縁層および前記第３の絶縁層の破壊靭性値より大きいことを特徴とする半導体装置。
  2. 前記第２の絶縁層は、前記緩衝層より硬度の大きい別の絶縁膜を含むことを特徴とする請求項１記載の半導体装置。
  3. 前記第２の配線層は、トレンチ配線層とビア配線層からなり、当該トレンチ配線層は前記緩衝層中に形成され、当該ビア配線層は前記別の絶縁膜中に形成されることを特徴とする請求項２記載の半導体装置。
  4. 前記第１の配線層および前記第２の配線層は、Ｃｕよりなることを特徴とする請求項１記載の半導体装置。
  5. 前記第３の配線層は、ＣｕまたはＡｌよりなることを特徴とする請求項１記載の半導体装置。
  6. 前記第２の配線層の配線ピッチは、前記第１の配線層の配線ピッチより大きいことを特徴とする請求項１記載の半導体装置。
  7. 前記第３の配線層の配線ピッチは、前記第２の配線層の配線ピッチより大きいことを特徴とする請求項１記載の半導体装置。
  8. 前記緩衝層は、有機絶縁膜からなることを特徴とする請求項１記載の半導体装置。
  9. 前記有機絶縁膜は、アリルエーテルまたはベンゾシクロブテンのいずれかよりなることを特徴とする請求項８記載の半導体装置。
  10. 前記第１の絶縁層は、多孔質絶縁膜からなることを特徴とする請求項１記載の半導体装置。
  11. 前記多孔質絶縁膜は、多孔質シリカ膜、多孔質ＳｉＯ２膜および多孔質有機膜のいずれかよりなることを特徴とする請求項１０記載の半導体装置。
  12. 前記別の絶縁膜はＳｉＯ２膜またはＳｉＯＣ膜のいずれかよりなることを特徴とする請求項２記載の半導体装置。
  13. 基板と、
    第１の絶縁層と当該第１の絶縁層内に形成された第１のＣｕ配線層とを有し、前記基板上に形成された第１の配線構造と、
    絶縁膜からなる緩衝層を含む第２の絶縁層と当該第２の絶縁層中に形成された第２のＣｕ配線層とを有し、前記第１の配線構造上に形成された第２の配線構造とを備え、
    前記緩衝層の破壊靭性値が前記第１の絶縁層の破壊靭性値より大きいことを特徴とする半導体装置。
  14. 前記第２の配線構造上には、第３の絶縁層と当該第３の絶縁層内に形成された第３の配線層を有する第３の配線構造が形成されることを特徴とする請求項１３記載の半導体装置。
  15. 前記緩衝層の破壊靭性値が、前記第３の絶縁層の破壊靭性値より大きいことを特徴とする請求項１４記載の半導体装置。
  16. 前記第２の絶縁層は、前記緩衝層より硬度の大きい別の絶縁膜を含むことを特徴とする請求項１３記載の半導体装置。
  17. 前記第２の配線層は、トレンチ配線層とビア配線層からなり、当該トレンチ配線層は前記緩衝層中に形成され、当該ビア配線層は前記別の絶縁膜中に形成されることを特徴とする請求項１６記載の半導体装置。
  18. 前記第３の配線層は、ＣｕまたはＡｌよりなることを特徴とする請求項１４記載の半導体装置。
  19. 前記第２の配線層の配線ピッチは、前記第１の配線層の配線ピッチより大きいことを特徴とする請求項１３記載の半導体装置。
  20. 前記第３の配線層の配線ピッチは、前記第２の配線層の配線ピッチより大きいことを特徴とする請求項１４記載の半導体装置。
  21. 前記緩衝層は、有機絶縁膜からなることを特徴とする請求項１３記載の半導体装置。
  22. 前記有機絶縁膜は、アリルエーテルまたはベンゾシクロブデンのいずれかよりなることを特徴とする請求項２１記載の半導体装置。
  23. 前記第１の絶縁層は、多孔質絶縁膜からなることを特徴とする請求項１３記載の半導体装置。
  24. 前記多孔質絶縁膜は、多孔質シリカ膜、多孔質ＳｉＯ２膜または多孔質有機膜のいずれかよりなることを特徴とする請求項２３記載の半導体装置。
  25. 前記別の絶縁膜はＳｉＯ２膜またはＳｉＯＣ膜のいずれかよりなることを特徴とする請求項１６記載の半導体装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100711912B1 (ko) * 2005-12-28 2007-04-27 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
JP4666308B2 (ja) * 2006-02-24 2011-04-06 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4364258B2 (ja) * 2007-05-15 2009-11-11 株式会社東芝 半導体装置及び半導体装置の製造方法
WO2010082250A1 (ja) * 2009-01-13 2010-07-22 パナソニック株式会社 半導体装置及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2845176B2 (ja) * 1995-08-10 1999-01-13 日本電気株式会社 半導体装置
JP3186040B2 (ja) * 1998-06-01 2001-07-11 日本電気株式会社 半導体装置の製造方法
US6127258A (en) * 1998-06-25 2000-10-03 Motorola Inc. Method for forming a semiconductor device
JP3690565B2 (ja) * 1998-06-26 2005-08-31 富士通株式会社 積層構造、配線構造、その製造方法、及び半導体装置
US6071809A (en) * 1998-09-25 2000-06-06 Rockwell Semiconductor Systems, Inc. Methods for forming high-performing dual-damascene interconnect structures
US6280794B1 (en) * 1999-03-10 2001-08-28 Conexant Systems, Inc. Method of forming dielectric material suitable for microelectronic circuits
JP3353743B2 (ja) * 1999-05-18 2002-12-03 日本電気株式会社 半導体装置とその製造方法
JP2001077196A (ja) * 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
JP3615979B2 (ja) * 2000-01-18 2005-02-02 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP2001358111A (ja) * 2000-06-12 2001-12-26 Toshiba Corp ウェーハ洗浄方法及び半導体装置の製造方法
US6333557B1 (en) * 2000-09-12 2001-12-25 International Business Machines Corporation Semiconductor chip structures with embedded thermal conductors
JP2002164428A (ja) * 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
JP2002217198A (ja) * 2001-01-19 2002-08-02 Hitachi Ltd 半導体装置
JP2002305193A (ja) * 2001-04-05 2002-10-18 Sony Corp 半導体装置とその製造方法
JP2002353307A (ja) * 2001-05-25 2002-12-06 Toshiba Corp 半導体装置
JP3808866B2 (ja) * 2003-12-05 2006-08-16 株式会社東芝 半導体装置
JP2006024698A (ja) * 2004-07-07 2006-01-26 Toshiba Corp 半導体装置及びその製造方法
US7348280B2 (en) * 2005-11-03 2008-03-25 International Business Machines Corporation Method for fabricating and BEOL interconnect structures with simultaneous formation of high-k and low-k dielectric regions

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