JP2006024698A - 半導体装置及びその製造方法 - Google Patents

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Abstract


【課題】 ボンディング工程、ＣＭＰ工程、熱応力等による機械的衝撃やウエハの変形によるビアの変位を小さく制御できる半導体装置及びその製造方法を提供する。
【解決手段】 第１配線２２と、第１配線２２の上に配置された低誘電率絶縁膜３１０と、低誘電率絶縁膜３１０の中に第１配線２２と接続するように埋め込まれ、第１配線２２の長手方向に測った第１長さＬｘ、第１配線２２が配置された平面で第１配線２２に直交する方向に測った第２長さＬｙ、第１配線２２が配置された平面に垂直な高さＨに対する第１及び第２長さＬｘ，Ｌｙの少なくとも一方との比が１以上である複数の第１扁平ビア３１ａ，３１ｂと、低誘電率絶縁膜３１０の上に配置され、複数の第１扁平ビア３１ａ，３１ｂにそれぞれ接続された第２配線３２とを備える。
【選択図】 図１

Description

本発明は、半導体装置に係り、特にボンディングパッドの下層への配置に好適なビアの構造を用いた半導体装置及びその製造方法に関する。
半導体装置の微細化、高密度化に伴い、配線技術においては、伝送遅延や隣接する配線間のクロストークによる信号妨害等が検討されている。配線は、アルミニウム（Ａｌ）からより抵抗の低い銅（Ｃｕ）が採用され、配線抵抗を低く抑える手法がとられている。層間絶縁膜は、シリコン酸化（ＳｉＯ2）膜に比べて比誘電率の小さい低誘電率絶縁膜（low-k膜）を使用することで、配線間の電気容量を小さく抑える手法が検討されている。
比誘電率の小さい絶縁膜、例えば比誘電率ｋが３以下の絶縁膜を実現するためには、絶縁膜の密度を下げる必要がある。しかし、絶縁膜の密度を下げると膜の機械的強度が弱くなるので、ボンディング工程やパッケージ工程における機械的衝撃により、絶縁膜の剥がれやクラックを誘発する。多層配線からなる複数の絶縁膜の膜応力により、絶縁膜にクラックが発生する場合もある（例えば特許文献１参照。）。ボンディングパッド部の下層に存在するビアに対してボンディング工程やパッケージ工程による強い機械的衝撃が加わると、その衝撃を緩和するためにビアが変位する。この結果、変位したビアに隣接する機械的強度の弱い低誘電率絶縁膜が破壊され、信頼性が低下する。
特開２０００−１９５８６６号公報
本発明は、ボンディング工程、ＣＭＰ工程、熱応力等による機械的衝撃やウエハの変形によるビアの変位を小さく制御できる半導体装置及びその製造方法を提供する。
本発明の第１の特徴は、（イ）第１配線と、（ロ）第１配線の上に配置された低誘電率絶縁膜と、（ハ）低誘電率絶縁膜の中に第１配線と接続するように埋め込まれ、第１配線の長手方向に測った第１長さ、第１配線が配置された平面で第１配線に直交する方向に測った第２長さ、平面に垂直な方向の高さに対する第１及び第２長さの少なくとも一方との比が１以上である複数の第１扁平ビアと、（ニ）低誘電率絶縁膜の上に配置され、複数の第１扁平ビアにそれぞれ接続された第２配線とを備える半導体装置であることを要旨とする。
本発明の第２の特徴は、（イ）第１配線の上に低誘電率絶縁膜を配置するステップと、（ロ）低誘電率絶縁膜の中に、第１配線の長手方向に測った第１長さ、第１配線が配置された平面で第１配線に直交する方向に測った第２長さ、平面に垂直な方向の高さに対する第１及び第２長さの少なくとも一方との比が１以上である複数の第１扁平ビアを、第１配線と接続するように埋め込むステップと、（ハ）低誘電率絶縁膜の上で複数の第１扁平ビアにそれぞれ接続するように第２配線を配置するステップとを含む半導体装置の製造方法であることを要旨とする。
本発明によれば、ボンディング工程、ＣＭＰ工程、熱応力等による機械的衝撃やウエハの変形によるビアの変位を小さく制御できる半導体装置及びその製造方法を提供することができる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平均寸法の関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。
−半導体装置−
本発明の実施の形態に係るビア構造体について説明する前に、第１の実施の形態に係るビア構造体に好適な半導体装置の一例を示す。
実施の形態に係る半導体装置は、図１に示すように、半導体チップ１０の上にローカル配線２０、中間配線３０、セミグローバル配線４０及びグローバル配線５０がそれぞれ積層された多層配線構造を有する。
図１に示す例では、ローカル配線２０は、図１からは見えないコンタクトホール等を介して半導体チップ１０の素子１０ａ，１０ｂに接続された１層の金属配線を指す。中間配線３０は、ローカル配線２０の上に積層された３層の金属配線を指す。セミグローバル配線４０は、中間配線３０の上に配置された２層の金属配線を指す。グローバル配線５０は、セミグローバル配線４０の上に配置された２層の金属配線及び最上層に配置されたパッド電極５５を含む。図１に示す半導体装置の各配線の層数は、半導体装置の世代、種類等により適宜変更可能である。図１では、本発明の実施の形態に係るビア構造体を、ローカル配線２０、中間配線３０及びセミグローバル配線４０、グローバル配線５０のそれぞれに適用する例を示すが、ビア構造体を採用する箇所は、実施態様に応じて適宜変更可能である。
多層配線の最下層となるローカル配線２０は、半導体チップ１０の素子に接続された第１ローカル配線２２を有する。第１ローカル配線２２は、半導体チップ１０の上に配置された第１層間絶縁膜２１０の中に埋め込まれる。第１層間膜２１０は、後述する図１７に示すように、第１絶縁膜２１１及びバリア膜２１５等の含んだ複数の膜から構成されるが、図１においては図示を省略している。第１層間絶縁膜２１０としては、例えば比誘電率が２．３以下の多孔質の低誘電率絶縁膜（porous low-k膜）を含むのがよい。
第１ローカル配線２２は、後述する扁平ビア３１ａ，３１ｂを介して上層の第１中間配線３２に接続される。第１中間配線３２は、扁平ビア３３ａ，３３ｂを介して上層の第２中間配線３４に接続される。第２中間配線３４は、扁平ビア３５ａ，３５ｂを介して上層の第３中間配線３６に接続される。第１ローカル配線２２の上の扁平ビア３１ａ，３１ｂ及び第１中間配線３２の周囲には、第２層間絶縁膜３１０が配置される。第１中間配線３２の上の扁平ビア３３ａ，３３ｂ及び第２中間配線３４の周囲には、第３層間絶縁膜３２０が配置される。第２中間配線３４の上の扁平ビア３５ａ，３５ｂ及び第３中間配線３６の周囲には、第４層間絶縁膜３３０が配置される。第２〜第４層間絶縁膜３１０，３２０，３３０は、バリア膜等を含む複数の膜から構成されるが、図１においては図示を省略している。第２〜第４層間絶縁膜３１０，３２０，３３０としては、半導体装置の世代により異なるが、比誘電率が２．３以下の多孔質の低誘電率絶縁膜を含むのが好適である。
第３中間配線３６は、扁平ビア４１ａ，４１ｂを介して上層の第１セミグローバル配線４２に接続される。第１セミグローバル配線４２は、扁平ビア４３ａ，４３ｂを介して上層の第２セミグローバル配線４４に接続される。第３中間配線３６の上の扁平ビア４１ａ，４１ｂ及び第１セミグローバル配線４２の周囲には、第５層間絶縁膜４１０が埋め込まれる。第１セミグローバル配線４２の上の扁平ビア４３ａ，４３ｂ及び第２セミグローバル配線４４の周囲には、第６層間絶縁膜４２０が埋め込まれる。第５及び第６層間絶縁膜４１０，４２０は、バリア膜等を含む複数の膜から構成されるが、図１においては図示を省略している。第５及び第６層間絶縁膜４１０，４２０としては、半導体装置の世代により異なるが、一般的には、比誘電率がシリコン熱酸化膜（Ｔｈ−ＳｉＯ2膜）より小さい低誘電率絶縁膜、好ましくは比誘電率が３．０以下の低誘電率絶縁膜を含むのがよい。
第２セミグローバル配線４４は、扁平ビア５１ａを介して上層の第１グローバル配線５２に接続される。第１グローバル配線５２は、扁平ビア５３を介して上層の第２セミグローバル配線（接続パッド）５４に接続される。接続パッド５４の上には、他の半導体装置等と接続するためのパッド電極５５が配置される。扁平ビア５１ａ及び第１グローバル配線５２の周囲には、第７層間絶縁膜５１０が配置される。扁平ビア５３ａ及び接続パッド５４の周囲には、第８層間絶縁膜５２０が配置される。パッド電極５５の周囲には、複数の膜からなるパッシベーション膜５３０が配置される。
第７及び第８層間絶縁膜５１０，５２０は、例えば、比誘電率が４．０以下の絶縁膜を含む複数の膜から形成できる。第７及び第８層間絶縁膜５１０，５２０としては、比誘電率が４．０以下の絶縁膜の他にも、比誘電率が３．４以下の低誘電率絶縁膜あるいは多孔質の低誘電率絶縁膜も使用できる。パッシベーション膜５３０としては、ＳｉＯ2膜、Ｓｉ3Ｎ4膜、ＳｉＯＮ膜等が使用できる。
−第１のビア構造体例−
実施の形態に係る第１のビア構造体を、図１のローカル配線２０における構造を例に説明する。第１のビア構造体は、図１に示すように、第１ローカル配線２２（第１配線）と、第１ローカル配線２２の上に配置された第２層間絶縁膜３１０と、第２層間絶縁膜３１０の中に埋め込まれた扁平ビア３１ａ，３１ｂ（第１扁平ビア）と、扁平ビア３１ａ，３１ｂに接続される第１中間配線３２（第２配線）とを備える。以下において詳しく説明するが、「扁平ビア」とは、ビアの高さＨに対する長さＬｘ，Ｌｙのアスペクト比が１以上の「扁平」なビアを指す。
第１ローカル配線２２は、銅（Ｃｕ）製で、半導体チップ１０の積層方向に対して実質的に垂直な方向に伸延する。第１ローカル配線２２の上に配置された第２層間絶縁膜３１０としては、比誘電率が３．９以下の低誘電率絶縁膜が好適である。
低誘電率絶縁膜は、２種類の材料に分類できる。一つはＳｉＯ2膜を用いた材料である。ＳｉＯ2膜を用いた材料としては、ＳｉＯ2膜の密度を下げることにより比誘電率を３．９以下に制御した材料が好適である。例えば、メチルシルセスオキサンポリマー（ＭＳＱ：ＣＨ3ＳｉＯ1.5（比誘電率２．７−３．０））、水シルセスオキサンポリマー（ＨＳＱ：Ｈ−ＳｉＯ1.5（比誘電率３．５−３．８））、ポーラスＨＳＱ（Ｈ−ＳｉＯx（比誘電率３．５−３．８））、ポーラスＭＳＱ（ＣＨ3−ＳｉＯ1.5（比誘電率２．０−２．５）、有機シリカ（ＣＨ3−ＳｉＯx（比誘電率２．５−３．０））等がある。もう一つの材料は、低い分極率を有する有機膜を用いた低誘電率絶縁膜である。例えば、ポリテトラフルオロエチレン（ＰＴＦＥ（比誘電率２．１））、ポリアリルエーテル（ＰＡＥ（比誘電率２．７−２．９））、ポーラスＰＡＥ（比誘電率２．０−２．２））ベンゾシクロブテン（ＢＣＢ：（比誘電率２．６−３．３））等がある。図１に示す第２層間絶縁膜３１０に使用する低誘電率絶縁膜の材料としては、比誘電率が３．９以下、好ましくは３．０以下、更には２．３以下の膜が好ましい。
図２は、図１のＡ−Ａ方向からみた断面の一例であり、図３は、図２のＢ−Ｂ方向からみた断面の一例である。図２及び図３の例においては、層間絶縁膜の表示を省略している。第２中間配線３４の下層には、上面からみた形状がそれぞれ四角形の扁平ビア３３ａ，３３ｂが接続される。第１中間配線３２の下層には、上面からみた形状がそれぞれ四角形の扁平ビア３１ａ，３１ｂが接続される。扁平ビア３１ａは、図２に示すように、第１ローカル配線２２の長手方向（Ｘ方向）に「長さＬｘa」、第１中間配線３２が配置された平面でＸ方向に直交するＹ方向に「長さＬｙa」を有し、図３に示すように、Ｘ及びＹ方向に垂直なＺ方向に「高さＨ」を有する。扁平ビア３３ｂは、図２に示すように、Ｘ方向に「長さＬｘb」、Ｙ方向に「長さＬｙb」を有し、図３に示すように、Ｚ方向に「高さＨ」を有する。
図２及び図３に示す例においては、扁平ビア３１ａの高さＨに対する長さＬｘaのアスペクト比、高さＨに対する長さＬｙaのアスペクト比は、それぞれ１以上としてある。扁平ビア３１ｂの高さＨに対する長さＬｘbのアスペクト比、高さＨに対する長さＬｙbのアスペクト比はそれぞれ１以上としてある。このように、扁平ビア３１ａ，３１ｂの高さＨに対する長さＬｘ及び長さＬｘのアスペクト比を１以上とすることにより、Ｘ及びＹ方向の機械的強度が強くなる。扁平ビア３１ａ，３１ｂがＸ及びＹ方向に長さＬｘ、Ｌｙを有することで、化学機械研磨（ＣＭＰ）法等により加わる応力を二方向に分散できる。この結果、扁平ビア３１ａの変形を抑制でき、扁平ビア３１ａの周囲に配置される低誘電率絶縁膜（第１中間配線３２）の破壊も防止できる。
扁平ビア３１ａの形状は、図２及び図３に限られず、他にも様々な形状が採用できる。例えば、図４に示すように、第１ローカル配線２２と第１中間配線３２との間に長さＬｘc、長さＬｙc、高さＨcを有する「十字」型の扁平ビア３１ｃが配置できる。扁平ビア３１ｃの側面からみた形状は長方形であり、高さＨcに対する長さＬｘc及び高さＨcに対する長さＬｘdのアスペクト比が、それぞれ１以上となるように形成される。図４に示すように、互いに直交する長さＬｘd，Ｌｙdを有して十字型に広がる扁平ビア３１ｃを配置することで、扁平ビア３１ｃに加わる応力を二方向に分散できる。この結果、第１ローカル配線２２の長手方向に実質的に平行な面に対して変位しにくいビアが提供でき、周囲の層間絶縁膜の破壊を防止できる。
その他、Ｘ方向及びＹ方向に広がるビアの形状としては、例えば、図５（ａ）に示すように、上面からみた形状がＨ型の扁平ビア３１ｄも好適である。扁平ビア３１ｄは、側面からみた形状が長方形であり、高さＨdに対する長さＬｘd、及び高さＨdに対する長さＬｘdのアスペクト比が１以上としてある。図５（ｂ）に示すように、上面からみた形状がドーナツ型の扁平ビア３１ｅも好適である。扁平ビア３１ｅは、側面からみた形状が長方形であり、高さＨeに対する長さＬｘe、及び高さＨeに対する長さＬｘeのアスペクト比が１以上としてある。図５（ｃ）に示すように、上面からみた形状が長方形の扁平ビア３１ｆ等も好適である。扁平ビア３１ｆは、側面からみた形状は長方形であり、高さＨfに対する長さＬｘf及び高さＨfに対する長さＬｘfのアスペクト比が、それぞれ１以上となるようにしてある。
図６（ａ）に示すように、図４に示す十字型の扁平ビア３１ｃを４つ組み合わせて上面からみた形状を「井」型にした扁平ビア３１ｇ、あるいは図６（ｂ）に示すように、ビアの上面からみた形状を蛇（メアンダ）型にした扁平ビア３１ｈ等も好適である。扁平ビア３１ｇは、側面からみた形状が長方形であり、高さＨgに対する長さＬｘg、及び高さＨgに対する長さＬｘgのアスペクト比が１以上としてある。扁平ビア３１ｈも、側面からみた形状が長方形であり、高さＨhに対する長さＬｘh、及び高さＨhに対する長さＬｘhのアスペクト比が１以上としてある。
以上説明したように、第１のビア構造体によれば、配線間を接続するビアとして、配線の伸延する平面において互いに直交する二方向に測った長さＬｘ，Ｌｙが、高さＨより長い扁平ビア３１ａ〜３１ｈが配置される。ＣＭＰ工程やボンディング工程で発生する応力は、扁平ビア３１ａ〜３１ｈの互いに直交する二方向に分散されるため、扁平ビア３１ａ〜３１ｈの変形を生じにくくでき、扁平ビア３１ａ〜３１ｈの周囲に配置される層間絶縁膜、特に低誘電率絶縁膜の破壊を防止できる。
−第２のビア構造体例−
実施の形態に係る第２のビア構造体例として、図１の接続パッド５４の直下に配置された扁平ビア５３を例に説明する。第２のビア構造体は、図１に示すように、第１グローバル配線５２（第１配線）と、第１グローバル配線５２の上に配置された第８層間絶縁膜５２０と、第８層間絶縁膜５２０の中に埋め込まれた扁平ビア５３（第１扁平ビア）と、扁平ビア５３に接続される接続パッド５４（第２配線）とを含む。接続パッド５４の直上には、パッド電極５５が配置される。
図７は、接続パッド５４の上面からみた平面の概略図の一例を示し、図８は、図７のＣ−Ｃ方向からみた断面の一例を示す。図７及び図８においては、層間絶縁膜の表示を省略している。図７に示すように、上面からみた形状が四角形の接続パッド５４の点線で囲まれた領域には、パッド電極５５が配置される。下層の配線と接続するための複数の扁平ビア５３ａ，５３ｂ，５３ｃ，５３ｄ，５３ｅ，５３ｆは、接続パッド５４の下面の長さＬ１×Ｌ３の領域に配置される。なお、接続パッド５４の長さＬ１は５０〜１００μｍ、長さＬ２は５０〜１００μｍ、長さＬ３は１〜３０μｍ程度が好適である。
図８に示すように、扁平ビア５３ｃの下面には、扁平ビア５３ｃを介して第１グローバル配線５２が接続される。第１グローバル配線５２の下面は、扁平ビア５１ｃを介して第２セミグローバル配線４４が接続される。扁平ビア５３ｃを例に説明すると、扁平ビア５３ｃは、図７に示すように、第１ローカル配線２２の長手方向と平行なＸ方向に測った長さが「長さＬｘc」、Ｘ方向と同一平面で直交するＹ方向（第２方向）に測った長さが「長さＬｙc」であり、図８に示すように、Ｘ及びＹ方向に垂直なＺ方向に測った高さが「高さＨc」である。扁平ビア３１ｃは、高さＨcに対する長さＬｘcのアスペクト比、及び高さＨに対する長さＬｙcのアスペクト比をそれぞれ１以上としてある。
図９は、第１グローバル配線５２、扁平ビア５３ｃ、及び接続パッド５４の位置関係を説明する概略図である。扁平ビア５３ｃは、第１グローバル配線５２と接続パッド５４との間に長さＬｘc、長さＬｙc、高さＨcを有して配置される。扁平ビア５３ｃの側面からみた形状は長方形である。また、扁平ビア５３ｃの高さＨcに対する長さＬｘc，Ｌｙcのアスペクト比はそれぞれ１以上としてある。図９に示す扁平ビア５３ｃは、Ｘ及びＹ方向の二方向に測った長さＬｘc，Ｌｙcが、高さＨcより長いため、扁平ビア５３ｃに加わる応力を二方向に分散できる。この結果、ボンディング工程において特に強い応力が加わるパッド電極５５直下への配置に好適なビア構造体が提供できる。
図１０（ａ）〜（ｄ）は、図１に示す接続パッド５４の上面からみた場合の、接続パッド５４と扁平ビア５３との位置関係の例を示す。図１０（ａ）〜（ｄ）では、接続パッド５４の上面からは見えない扁平ビア３１ｃ，３１ｆ，・・・の形状を実線で示している。図１０（ａ）に示すように、長さＬｘf，Ｌｙf，高さＨfを有する複数の扁平ビア５３ｆa，５３ｆb，・・・５３ｆpを、接続パッド５４の下層全体に敷き詰めることで、ビア層の「メッシュ構造」が形成できる（以下において、図１０（ａ）に示すような網目形状を「メッシュ構造」という。）。また、図１０（ｂ）に示すように、複数の変形ビア５３ｆr，５３ｆs，５３ｆt，５３ｆnをそれぞれ離間させて配置することもできる。図１０（ｃ）に示すように、長さＬｘc，Ｌｙc，高さＨcを有する十字型の扁平ビア５３ｃa，５３ｃb，・・・５３ｆmを、接続パッド５４の下層全体に離間させて配置してもよい。図１０（ｄ）に示すように、Ｘ方向の長さＬｘc1，Ｌｘc2，Ｌｘc3，Ｙ方向の長さＬｙc1，Ｌｙc2，Ｌｙc3がそれぞれ異なる複数の扁平ビア５３ｆf1，５３ｆf2，５３ｆf3を、接続パッド５４の下層に配置してもよい。
図１０に示す構造によれば、接続パッド５４に接続するためのビアとして、二方向に長さＬｘ、Ｌｙを有して広がり、長さＬｘ及び長さＬｙのアスペクト比が１以上となる扁平ビア５３ｆa・・・が配置される。このため、ボンディング工程等で発生する応力を二方向に分散でき、ビアの変形を防止できる。図１０に示す構造は、特に、ボンディング工程において強い応力が加わるパッド電極５５付近に用いるビアとして好適である。なお、接続パッド５４の断面積は、下層の配線の断面積に比べて広い。このため、下層の配線に扁平ビア５３ｃa・・・を採用する場合に比べて、扁平ビア５３ｃa・・・が配置しやすくなる。
−半導体装置の第１の製造方法−
次に、実施の形態に係る半導体装置の第１の半導体装置の製造方法について図１１〜図２７を用いて説明する。以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。図１１〜図２７では、一例として、上述した第１のビア構造体の製造方法について、図１に示す断面とは異なる断面を用いて説明する。
（ａ）図１１に示すように、素子（図示省略）が形成された半導体チップ（半導体基板）１０の上に第１絶縁膜２１１を化学気相成長法（ＣＶＤ）、あるいは回転塗布等により成膜する。第１絶縁膜２１１としては、比誘電率が２．３以下の多孔質の低誘電率絶縁膜が用いられる。多孔質の低誘電率絶縁膜の代わりに、ＳｉＯ2膜、燐ドープ酸化膜（ＰＳＧ膜）、ボロン燐ドープ酸化膜（ＢＰＳＧ膜）、Ｓｉ3Ｎ4膜、ポリイミド膜等が使用されても構わない。図１２に示すように、第１絶縁膜２１１の表面にフォトレジスト膜８０１をスピン塗布し、フォトリソグラフィ技術を用いてパターニングする。反応性イオンエッチング（ＲＩＥ）等で、パターニングされたフォトレジスト膜８０１をエッチングマスクとして第１絶縁膜２１１の一部を選択的に除去して配線溝２２Ａを形成する。引き続き、図１３に示すように、フォトレジスト膜８０１をストリッピング等により除去する。
（ｂ）図１４に示すように、配線溝２２Ａ及び第１絶縁膜２１１の表面に、ＣＶＤ法等によりバリアメタル２１２を形成する。バリアメタル２１２としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）又はこれらを用いた積層膜が好適である。バリアメタル２１２の表面には、Ｃｕシード膜２１３をスパッタ法等により形成する。図１５に示すように、Ｃｕシード膜２１３の表面にＣｕ層２１４をメッキ法により堆積する。図１６に示すように、ＣＭＰ法により第１絶縁膜２１１の表面が露出されるまで研磨し、第１絶縁膜２１１及びＣｕ層２１４の表面を平坦化して、第１ローカル配線２２を形成する。
（ｃ）図１７に示すように、第１ローカル配線２２及び第１絶縁膜２１１の表面に、バリア膜２１５をＣＶＤ法等により成膜する。バリア膜２１５の材料としては、炭化珪素（ＳｉＣ）、炭素ドープ窒化珪素（ＳｉＣＮ）、ＳｉＮ、炭素ドープ酸化珪素（ＳｉＯＣ）等が好適である。このようにして、第１絶縁膜２１１及びバリア膜２１５からなる第１層間絶縁膜２１０が形成される。引き続き、図１８に示すように、第１層間絶縁膜２１０の上に第２絶縁膜３１１をＣＶＤ法等により成膜する。第２絶縁膜としては、比誘電率が２．３以下の多孔質の低誘電率絶縁膜、あるいは比誘電率が３．４以下、好ましくは３．０以下の低誘電率絶縁膜が好適である。
（ｄ）図１９に示すように、第２絶縁膜３１１の上にフォトレジスト膜８０２を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜８０２をパターニングする。パターニングされたフォトレジスト膜８０２をエッチングマスクとして、ＲＩＥによりビアホール３１Ａ，３１Ｂを形成する。続いて、図２０に示すように、フォトレジスト膜８０２を除去する。そして、第２絶縁膜３１１の表面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてパターニングされたフォトレジスト膜８０３ａ，８０３ｂ，８０３ｃをエッチングマスクとして、図２１に示すような配線溝３２Ａ，３２Ｂを形成する。その後、ビアホール３１Ａ，３１Ｂの中及び第２絶縁膜３１１の表面に残るフォトレジスト膜８０３ａ，８０３ｂ，８０３ｃを除去する。この結果、図２２に示すように、ビアホール３１Ａ及びビアホールに３１Ａに接続された配線溝３２Ａ、ビアホール３１Ｂ及びビアホール３１Ｂに接続された配線溝３２Ｂが、それぞれ第２絶縁膜３１１の中に形成される。
（ｅ）ＲＩＥ等により、ビアホール３１Ａ，３１Ｂに露出するバリア膜２１５を除去した後、図２３に示すように、ビアホール３１Ａ，３１Ｂ及び配線溝３２Ａ，３２Ｂの表面に、ＰＶＤ法、ＣＶＤ法等によりバリアメタル３１２を成膜する。バリアメタル１１の上には、Ｃｕシード膜３１３をスパッタ法により堆積する。図２４に示すように、Ｃｕシード膜３１３の上にＣｕ層３１４をメッキ法により堆積する。図２５に示すように、ＣＭＰ法等により第２絶縁膜３１１の表面が露出されるまで研磨、平坦化し、第１中間配線３２を第２絶縁膜３１１の中に形成する。図２６に示すように、第１中間配線３２及び第２絶縁膜３１１の表面に、バリア膜３１５をＣＶＤ法等により成膜し、第２絶縁膜３１１及びバリア膜３１５からなる第２層間絶縁膜３１０を形成する。上述した方法により、中間配線３０の残りの配線と、セミグローバル配線４０及びグローバル配線５０配線を順次積層していけば、図１に示す半導体装置が完成する。
実施の形態に係る半導体装置の第１の製造方法によれば、高さＨに対する長さＬｘ、Ｌｙのアスペクト比がそれぞれ１以上となる扁平ビア３１ａ，３１ｂが、デュアルダマシン法により、上層の第１中間配線３２と一体化して形成される。ＣＭＰ工程等で発生する応力は、扁平ビア３１ａ〜３１ｈの互いに直交する二方向にそれぞれ分散される。よって、扁平ビア３１ａ〜３１ｈの変形を生じにくくでき、扁平ビア３１ａ〜３１ｈの周囲の低誘電率絶縁膜の破壊を防止できる。
扁平ビア３１ａ〜３１ｈの周囲の絶縁膜は、ストッパー膜、キャップ膜を含めた複数の膜から形成されることもある。例えば、図２７に示すように、第２層間絶縁膜３１０が、ビア層間膜３１１ｐ、ビア層間膜３１１ｐの上に配置されたストッパー膜３１１ｑ、ストッパー膜３１１ｑの上に配置された配線層間膜３１１ｒ、配線層間膜３１１ｒの上に配置されたキャップ膜３１１ｓ及びキャップ膜３１１ｓの上に配置されたバリア膜３１５を含む場合がある。第２層間絶縁膜３１０として複数の膜が用いられる場合は、図２７に示すビア層間膜３１１ｐ及び配線層間膜３１１ｒの材料は、同種でも異種でも構わない。
−半導体装置の第２の製造方法−
次に、実施の形態に係る半導体装置の第２の製造方法について図２８〜図４１を用いて説明する。
（ａ）図２８に示すように、表面に素子（図示省略）が形成された半導体チップ（半導体基板）１０の上に第１絶縁膜２１１ａをＣＶＤ法、あるいは回転塗布等により成膜する。第１絶縁膜２１１ａとしては、比誘電率が２．３以下の多孔質の低誘電率絶縁膜が用いられる。多孔質の低誘電率絶縁膜の代わりに、ＳｉＯ2膜、ＰＳＧ膜、ＢＰＳＧ膜、Ｓｉ3Ｎ4膜、ポリイミド膜等が使用されても構わない。第１絶縁膜２１１ａの上には、第１キャップ膜２１１ｂを成膜する。第１キャップ膜２１１ｂとしては、ＳｉＯ2膜、ＳｉＯＣ膜等が用いられる。図２９に示すように、第１キャップ膜２１１ｂの表面にフォトレジスト膜８０１をスピン塗布し、フォトリソグラフィ技術を用いてパターニングする。ＲＩＥ等で、パターニングされたフォトレジスト膜８０１をエッチングマスクとして第１キャップ膜２１１ｂの一部を選択的に除去し、第１絶縁膜２１１ａの一部の表面を露出させる。図３０に示すように、フォトレジスト膜８０１をエッチング等により除去すると共に、第１絶縁膜２１１ａの一部を除去し、配線溝２２Ａを形成する。
（ｂ）図３１に示すように、配線溝２２Ａ、第１絶縁膜２１１ａ、及び第１キャップ膜２１１ｂの表面に、ＣＶＤ法、ＰＶＤ法等によりバリアメタル２１２を形成する。バリアメタル２１２としては、Ｔｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ又はこれらを用いた積層膜が好適である。配線溝２２Ａに堆積されたバリアメタル２１２の表面には、Ｃｕシード膜２１３をスパッタ法等により形成する。図３２に示すように、バリアメタル２１２及びＣｕシード膜２１３の表面に、Ｃｕ層２１４をメッキ法により堆積する。図３３に示すように、ＣＭＰ法により第１キャップ膜２１１ｂ及びＣｕ層２１４の表面を平坦化し、第１ローカル配線２２を形成する。
（ｃ）図３４に示すように、第１ローカル配線２２及び第１キャップ膜２１１ｂの表面に、バリア膜２１５をＣＶＤ法等により成膜する。バリア膜２１５の材料としては、ＳｉＣ，ＳｉＣＮ，酸窒化珪素（ＳｉＯＮ），ＳｉＮ，ＳｉＯ等が用いられる。続いて、バリア膜２１５の上には、ビア層間膜３１１ａを成膜する。ビア層間膜３１１ａの材料としては、ＳｉＯＣ，ＳｉＯＣＨ，ＭＳＱ，ＨＳＧ等が好適である。ビア層間膜３１１ａの上には、配線層間膜３１１ｂを堆積する。配線層間膜３１１ｂの材料としては、有機ポリマー，ＰＡＥ，ＣＦ等が用いられる。配線層間膜３１１ｂの上には、ＳｉＯ2等からなる第２キャップ膜３１１ｃを成膜する。第２キャップ膜３１１ｃの上には、ＳｉＮ，ＳｉＣ，ＳｉＯ2，ＳｉＯＣ，ＳｉＯＮ等を単層あるいは複数層に積層したハードマスク３１１ｄを成膜する。
（ｄ）図３５に示すように、ハードマスク３１１ｄの表面にフォトレジスト膜８０４をスピン塗布し、フォトリソグラフィ技術を用いてパターニングする。ＲＩＥ等で、パターニングされたフォトレジスト膜８０４をエッチングマスクとしてハードマスク３１１ｄの一部を選択的に除去する。図３６に示すように、ハードマスク３１１ｄ上に残ったフォトレジスト膜８０４をエッチング等により除去する。図３７に示すように、一部が除去されたハードマスク３１１ｄの表面にフォトレジスト膜８０５をスピン塗布し、フォトリソグラフィ技術を用いてパターニングする。ＲＩＥ等でパターニングされたフォトレジスト膜８０５をエッチングマスクとしてハードマスク３１１ｄの一部を除去し、第２キャップ膜３１１ｃの一部を選択的に除去した後に、図３８に示すように、第１バリア膜２１５，ビア層間膜３１１ａ，配線層間膜３１１ｂを貫通し、第１ローカル配線２２に接続するためのビアホール３１Ａを形成する。
（ｅ）引き続き、ビアホール３１Ａの中，ビア層間膜３１１ａ，配線層間膜３１１ｂ，第２キャップ膜３１１ｃの一部の表面にフォトレジスト膜を形成し、パターニングされたフォトレジスト膜をエッチングマスクとして、配線層間膜３１１ｂの一部を除去する。そして、残ったフォトレジスト膜を除去することにより、図３９に示すような配線溝３２Ａを形成する。
（ｆ）図４０に示すように、ビアホール３１Ａ及び配線溝３２Ａの表面に、ＣＶＤ法、ＰＶＤ法等によりバリアメタル３１２を成膜する。バリアメタル３１２の上には、Ｃｕシード膜をスパッタ法により堆積する。Ｃｕシード膜の上には、Ｃｕ層をメッキ法により堆積する。続いて、ＣＭＰ法等により第２キャップ膜３１１ｃの表面が露出されるまで研磨、平坦化する。この結果、ビア層間膜３１１ａの中に扁平ビア３１ａが形成され、配線層間膜３１１ｂの中に扁平ビア３１ａに接続された第１中間配線３２が形成される。図４１に示すように、第１中間配線３２及び第２キャップ膜３１１ｃの表面に、第２バリア膜３１５をＣＶＤ法等により成膜する。このようにして、中間配線３０の残りの配線と、セミグローバル配線４０及びグローバル配線５０配線を順次積層していけば、実施の形態に係る半導体装置が完成する。
（実施の形態の第１の変形例）
実施の形態に第１の変形例に係る半導体装置は、図４２に示すように、ローカル配線２０、中間配線３０及びセミグローバル配線４０の中に形成されたメッシュパターン部１００を有する。第１層間絶縁膜２１０の中の第１ローカル配線２２に隣接する領域には、第１メッシュパターン１２２が埋め込まれる。第１メッシュパターン１２２は、扁平ビア１３１ａ，１３１ｂ，１３１ｃ，１３１ｄを介して上層の第２メッシュパターン１３２に接続される。第２メッシュパターン１３２は、扁平ビア１３３ａ，１３３ｂ，１３３ｃ，１３３ｄを介して上層の第３メッシュパターン１３４に接続される。第３メッシュパターン１３４は、扁平ビア１３５ａ，１３５ｂ，１３５ｃ，１３５ｄを介して上層の第４メッシュパターン１３６に接続される。第４メッシュパターン１３６は、扁平ビア１４１ａ，１４１ｂ，１４１ｃを介して上層の第５メッシュパターン１４２に接続される。第５メッシュパターン１４２は、扁平ビア１４３ａ，１４３ｂ，１４３ｃを介して上層の第６メッシュパターン１４４に接続される。第１〜第６メッシュパターン１２２，１３２，１３４，１３６，１４２，１４４は、Ｃｕ製であり、それぞれの金属層の上面からみた形状が、例えば図１０（ａ）に示すような「メッシュ構造」をしている。第１〜第６メッシュパターン１２２，１３２，１３４，１３６，１４２，１４４にそれぞれ一体化して接続された扁平ビア１３１ａ〜１３１ｄ，１３３ａ〜１３３ｄ，１３５ａ〜１３５ｄ，１４１ａ〜１４１ｄ，１４３ａ〜１４３ｄの形状は、実施の形態において示す扁平ビア３１ａ〜３１ｈのいずれの形状でもよい。実施の形態の第１の変形例に係る半導体装置によれば、低誘電率絶縁膜が配置されるローカル配線２０、中間配線３０、及びセミグローバル配線４０の中に、扁平ビア１３１ａ〜１３１ｄ，１３３ａ〜１３３ｄ，１３５ａ〜１３５ｄ，１４１ａ〜１４１ｄ，１４３ａ〜１４３ｄと第１〜第６メッシュパターン１２２，１３２，１３４，１３６，１４２，１４４とが一体化して「金属の壁」を形成する。周囲の絶縁膜（特に、低誘電率絶縁膜）は、金属の壁で囲まれることにより機械的強度が向上し、壊れにくくなるため、半導体装置の信頼性が向上する。
（実施の形態の第２の変形例）
実施の形態の第２の変形例に係る半導体装置は、図４３に示すように、ローカル配線２０、中間配線３０、及びセミグローバル配線４０の中にそれぞれ埋め込まれたダミー配線部２００を有する。
ダミー配線部２００は、半導体装置の回路動作上、必要とされて設計された配線以外に、その配線間の隙間を埋めるために配設された回路動作とは関係のない配線をいう。但し、ダミー配線部２００の配置された領域には、回路動作に必要で設計されたダミー以外の配線も一部混在している。図４３に示すように、ダミー配線部２００は、第１ローカル配線２２と同一層に第１ローカル配線２２から離間して配置された第１ダミー配線２２２ａと、第１中間配線３２と同一層に第１中間配線３２から離間して配置された第２ダミー配線２３２ａと、第１ダミー配線２２２ａと第２ダミー配線２３２ａとの間に配置された第２扁平ビア２３１ａを有する。
第１ローカル配線２２と同一層上には、第１ダミー配線２２２ａの他にも第１ダミー配線２２２ｂ，２２２ｃ，２２２ｄが配置される。第１ダミー配線２２２ｂ，２２２ｃ，２２２ｄは、図４３の断面からは見えない上層の配線に接続される。第１中間配線３２と同一層上には、第２ダミー配線２３２ａの他に、第２ダミー配線２３２ｅが配置される。第２ダミー配線２３２ｅは、図４３の断面からは見えない上層の配線に接続される。第２中間配線３４と同一層上には、第３ダミー配線２３４ａ，２３４ｂが配置される。第３ダミー配線２３４ａは、第２扁平ビア２３５ａを介して上層の第４ダミー配線２３６ａに接続される。第３ダミー配線２３４ｂは、第２扁平ビア２３５ｂを介して上層の第４ダミー配線２３６ｂに接続される。第４ダミー配線２３６ｂは、第２扁平ビア２４１ｂを介して第１セミグローバル配線４２と同一層上に配置された第５ダミー配線２４２ｂに接続される。第５ダミー配線２４２ｂは、第２扁平ビア２４３ｂを介して上層の第６ダミー配線２４４ｂに配置される。
図４４は、第１ローカル配線２２が配置された層を上面からみた平面の一例である。第１ローカル配線２２は、ビア３ａ，３ｂ，３ｄ，３ｄ，３ｅを介して上層の第１中間配線３２にそれぞれ接続される。ビア３ａ，３ｂ，３ｄ，３ｄ，３ｅは、現在一般的に用いられるような、長さ方向に対する高さ方向のアスペクト比が１〜１．７程度のビアでもよいし、図２〜図６に示す扁平ビア３１ａ〜３１ｈでもよい。第１ローカル配線２２の周囲には、第１ダミー配線２２２ａ，２２２ｂ，・・・，２２２ｖがそれぞれ離間して配置される。第１ダミー配線２２２ａ，２２２ｂ，・・・，２２２ｖの上には、それぞれ上面からみた形状が「井」型の第２扁平ビア２３１ａ，２３１ｂ，・・・，２３１ｖが接続される。
図４５は、図４４のＤ−Ｄ方向からみた断面の一例を示す。図４５に示すように、第１ダミー配線２２２ｌは、第１ローカル配線２２から離間して、第１層間絶縁膜２１０の中にバリアメタル２１２ｌを介して埋設されている。第１ダミー配線２２２ｌの上には、高さ方向に対する長さ方向のアスペクト比が１以上の第２扁平ビア２３１ｌ及び第２扁平ビア２３１ｌに一体化した第２ダミー配線２３２ｌが、第２層間絶縁膜３１０の中にバリアメタル３１１ｌを介して埋設される。第１ダミー配線２２２ｍの上には、高さ方向に対する長さ方向のアスペクト比が１以上の第２扁平ビア２３１ｍ及び第２扁平ビア２３１ｍに一体化した第２ダミー配線２３２ｍが、第２層間絶縁膜３１０の中にバリアメタル３１１ｍを介して埋設される。第１ダミー配線２２２ｎの上には、高さ方向に対する長さ方向のアスペクト比が１以上の第２扁平ビア２３１ｎ及び第２扁平ビア２３１ｎに一体化した第２ダミー配線２３２ｎが、第２層間絶縁膜３１０の中にバリアメタル３１１ｎを介して埋設される。
実施の形態の第２の変形例に係る半導体装置によれば、第１ローカル配線２２及び第１中間配線３２が配置される層と同一層に第１ダミー配線２２２ａ〜２２２ｖ、第２扁平ビア２３１ａ〜２３１ｖ、及び第２ダミー配線２３２ａ〜２３２ｖがそれぞれ配置されるので、金属配線のパターンの粗密が一定になる。このため、リソグラフィ、エッチング等の加工が容易になるとともに、ＣＭＰ工程による絶縁膜の平坦化も容易にできる。この結果、金属配線の周囲の低誘電率絶縁膜の破壊を防止できる。
なお、図４４に示す半導体装置においては、第１ダミー配線２２２ａ〜２２２ｖと第２ダミー配線２３２ａ〜２３２ｖとを接続するビアとして、上面からみた形状が「井」型にした第２扁平ビア２３１ａ〜２３１ｖを例に説明しているが、図４に示すような十字型、図５〜図６に示すようなＨ型、楕円型、四角形、メアンダ型等いずれの形状も採用可能であり、また、これらビアの平面的な配置、形状の組み合わせ、密度についても適宜変更可能であることは勿論である。
第１ダミー配線２２２ａ，２２２ｂ，・・・，２２２ｖの大きさは、同一層に隣接する第１ローカル配線２２に比べて十分小さく形成されることが好ましい。具体的には、第１ダミー配線２２２ａ，２２２ｂ，・・・，２２２ｖの持つ少なくとも一辺の長さが、第１ローカル配線２２の配線間最小距離の１０分の１以下にすることが好ましい。第１ダミー配線２２２ａ，２２２ｂ，・・・，２２２ｖの少なくとも一辺の長さを第１ローカル配線２２の配線間最小距離の１０分の１以下とすることにより、配線間の小さな隙間により多くの第１ダミー配線２２２ａ，２２２ｂ，・・・，２２２ｖを配置できる。
また、第１ローカル配線２２が配置された層を上面からみた場合に第１ダミー配線２２２ａ，２２２ｂ，・・・，２２２ｖが露出する割合（以下、「被覆率」という。）は、露出面全体の３０〜６０％程度が好ましい。第１ダミー配線２２２ａ，２２２ｂ，・・・，２２２ｖの被覆率を全体の３０％より小さくすると、ウエハ平坦面内の均一性を向上させる効果がなくなり、第１ダミー配線２２２ａ，２２２ｂ，・・・，２２２ｖを配置しない場合と同程度になるためである。一方、被覆率を全体の６０％より大きくすると、第１ローカル配線２２の方が先に研磨され、エロージョン、ディッシング抑制等の効果が表れにくくなるためである。
（実施の形態の第３の変形例）
実施の第３の変形例に係る半導体装置は、図４６に示すように、ローカル配線２０、中間配線３０，セミグローバル配線４０，及びグローバル配線５０の中に埋め込まれる金属配線の全面に、図２〜図６に示すような形状の扁平ビア３１ａ，３１ｂ，・・・が配置される。
第１ローカル配線２２は、扁平ビア３１ａ，３１ｂ，・・・，３１ｏを介して上層の第１中間配線３２に接続される。第１中間配線３２は、扁平ビア３３ａ，３３ｂ，・・・，３１ｏを介して上層の第２中間配線３４に接続される。第２中間配線３４は、扁平ビア３５ａ，３５ｂ，・・・，３５ｏを介して上層の第３中間配線３６に接続される。
第３中間配線３６は、扁平ビア４１ａ，４１ｂ，・・・，４１ｈを介して上層の第１セミグローバル配線４２に接続される。第１セミグローバル配線４２は、扁平ビア４３ａ，４３ｂ，・・・，４３ｈを介して上層の第２セミグローバル配線４４に接続される。第２セミグローバル配線４４は、扁平ビア５１ａ，５１ｂ，５１ｃ，５１ｄを介して上層の第２グローバル配線５２に接続される。第２グローバル配線５２は、扁平ビア５３ａ，５３ｂ，５３ｃ，５３ｄを介して上層の第２セミグローバル配線（接続パッド）５４に接続される。他は、図１に示す半導体装置と実質的に同様である。
図４７は、接続パッド５４の上面からみた平面の一例であり、図４８は、図４７のＥ−Ｅ方向からみた断面図である。図４７及び図４８においては、絶縁膜の表示を省略している。図４７に示すように、上面からみた形状が四角形の接続パッド５４には、上面からみた形状がそれぞれ四角形の複数の扁平ビア５３ｐ，５３ｑ，５３ｒ，・・・がマトリクス状に配置される。パッド電極５５は、接続パッド５４上の点線で囲まれた領域の上に配置される。図４８に示すように、扁平ビア５３ｐ，５３ｑ，５３ｒ，・・・の下には、上面からみた形状が四角形の第１グローバル配線５２が配置される。第１グローバル配線５２の下層は、扁平ビア５３ｐ，５３ｑ，５３ｒ，・・・を介して第２セミグローバル配線４４が配置される。なお、接続パッド５４の長さＬ１及び長さＬ２は、それぞれ約５０〜１００μｍが好適である。
図４９は、接続パッド５４の上面からみた平面図として採用可能な他の一例を示し、図５０は図４９のＦ−Ｆ方向からみた断面図、図５１は図４９のＧ−Ｇ方向からみた断面図である。図４９〜及び図５１においては、絶縁膜の表示を省略している。図４９に示すように、上面からみた形状が四角形の接続パッド５４には、上面からみた形状が四角形の扁平ビア５３ａ，５３ｂ，５３ｃ，５３ｄが配置され、扁平ビア５３ａ，５３ｂ，５３ｃ，５３ｄで囲まれた領域に十字型の扁平ビア５３ｐ，５３ｑ，・・・が配置され、全体として図１０（ａ）に示すようなメッシュ構造をしている。扁平ビア５３ａ，５３ｂ，・・・がなすメッシュで囲まれた領域には、低誘電率絶縁膜が配置される。
図５０に示すように、接続パッド５４と第１グローバル配線５２との間には、側面からみた形状が長方形状の複数の扁平ビア５３ａ，５３ｖ，５３ｗ，５３ｘ，５３ｃによる金属の壁が作られている。第１グローバル配線５２と第２セミグローバル配線４４との間には、側面からみた形状が長方形状の扁平ビア５１ａ，５１ｖ，５１ｗ，５１ｘ，５１ｃにより「金属の壁」が作られている。図５１に示すように、Ｇ−Ｇ断面からみた場合は、接続パッド５４と第１グローバル配線５２との間に配置された扁平ビア５３ａ，５３ｐ，５３ｑ，５３ｒ，５３ｃは、図示を省略した低誘電率絶縁膜の間にそれぞれ離間して配置されている。第１グローバル配線５２と第２セミグローバル配線４４との間に配置された扁平ビア５１ａ，５１ｐ，５１ｑ，５１ｒ，５１ｃは、図示を省略した低誘電率絶縁膜の間にそれぞれ離間して接続されている。
実施の形態の第３の変形例に係る半導体装置によれば、ボンディング工程において最も応力が加わるパッド電極５５の直下の配線層にそれぞれ扁平ビア３１ａ，３１ｂ，・・・，４１ａ，４１ｂ，・・・，５３ｃ，５３ｄ・・・が埋め込まれる。扁平ビア３１ａ，３１ｂ，・・・，４１ａ，４１ｂ，・・・，５３ｃ，５３ｄ・・・は、図４６の紙面に対して水平方向に変形しにくい形状を有するため、層間絶縁膜として低誘電率絶縁膜を用いた場合の低誘電率絶縁膜の破壊を防止できる。
（実施の形態の第４の変形例）
実施の第４の変形例に係る半導体装置は、図５２に示すように、ローカル配線２０、中間配線３０，セミグローバル配線４０，及びグローバル配線５０の中に埋め込まれる金属配線のそれぞれが、図４９に示すようなメッシュ形状を有する。他は、図４６に示す半導体装置と実質的に同様である。
実施の形態の第４の変形例に係る半導体装置によれば、図５３の断面図に示すように、半導体チップ１０とパッド電極５５の間の配線層に、金属配線と扁平ビアが接続されて形成された「金属の壁」が形成される。金属の壁で絶縁膜の周囲を取り囲むことにより、ＣＭＰ工程又はボンディング工程における応力に対する機械的強度が向上するので、層間絶縁膜の破壊が防止できる。また、扁平ビア及び金属配線がそれぞれメッシュ状に形成されることで、半導体装置の内部の金属パターンの粗密が均一化するため、リソグラフィ、エッチング等の加工が容易になる。
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
上述した実施の形態においては、高さＨに対する長さＬｘ，Ｌｙのアスペクト比がそれぞれ１以上となる扁平ビアの例を示している。しかし、高さＨに対する長さＬｘ，Ｌｙの少なくとも一方のアスペクト比が１以上であれば、一定の目的を達成可能である。例えば、図５４は、接続パッド５４と接続パッド５４の下層にそれぞれ隣接して接続される扁平ビア５３ａ〜５３ｄとの配置関係の一例を示し、図５５は、図５４のＨ−Ｈ方向からみた断面の一例を示す。図５４では、説明のために、接続パッド５４の下層に存在する扁平ビア５３ａ〜５３ｄを実線で示してある。
扁平ビア５３ｄは、Ｙ方向の長さＬｙdよりＸ方向の長さＬｘdが長い。一方、扁平ビア５３ｄに隣接して配置される扁平ビア５３ａは、Ｙ方向の長さＬｙaよりＸ方向の長さＬｘaが短い。扁平ビア５３ｄに隣接して配置される扁平ビア５３ｃも、Ｙ方向の長さＬｙcよりＸ方向の長さＬｘcが短い。また、図５５に示すように、扁平ビア５３ｄは、高さＨに対する長さＬｘdのアスペクト比が１以上であるが、扁平ビア５３ｃは、高さＨに対する長さＬｘcのアスペクト比が１以下である。図５５からは見えないが、扁平ビア５３ａも、高さＨに対する長さＬｘaのアスペクト比が１以下である。このように、高さＨに対するＸ及びＹ方向の長さの一方のアスペクト比が１以上である扁平ビア５３ａ〜５３ｄを、図５４に示すように適宜組み合わせて配置することで、Ｘ及びＹ方向の応力に対して壊れにくいビア構造を有する半導体装置が提供できる。
本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の実施の形態に係る半導体装置の一例を示す断面図である。 図１のＡ−Ａ方向からみた断面図の一例である。 図２のＢ−Ｂ方向からみた断面図の一例である。 本発明の実施の形態に係る半導体装置に好適な第１のビア構造体の一例を示す斜視図である。 本発明の実施の形態に係る半導体装置に好適なビアの形状（その１）を示す斜視図である。 本発明の実施の形態に係る半導体装置に好適なビアの形状（その２）を示す斜視図である。 本発明の実施の形態に係る半導体装置に好適な第２のビア構造体の一例を示す斜視図である。 図７のＣ−Ｃ方向からみた断面図の一例である。 本発明の実施の形態に係る半導体装置に好適な第２のビア構造体の配線とビアの配置関係を示す斜視図である。 本発明の実施の形態に係る半導体装置のビアの配置例を示す平面図である。 本発明の実施の形態に係る半導体装置の第１の製造方法（その１）である。 本発明の実施の形態に係る半導体装置の第１の製造方法（その２）である。 本発明の実施の形態に係る半導体装置の第１の製造方法（その３）である。 本発明の実施の形態に係る半導体装置の第１の製造方法（その４）である。 本発明の実施の形態に係る半導体装置の第１の製造方法（その５）である。 本発明の実施の形態に係る半導体装置の第１の製造方法（その６）である。 本発明の実施の形態に係る半導体装置の第１の製造方法（その７）である。 本発明の実施の形態に係る半導体装置の第１の製造方法（その８）である。 本発明の実施の形態に係る半導体装置の第１の製造方法（その９）である。 本発明の実施の形態に係る半導体装置の第１の製造方法（その１０）である。 本発明の実施の形態に係る半導体装置の第１の製造方法（その１１）である。 本発明の実施の形態に係る半導体装置の第１の製造方法（その１２）である。 本発明の実施の形態に係る半導体装置の第１の製造方法（その１３）である。 本発明の実施の形態に係る半導体装置の第１の製造方法（その１４）である。 本発明の実施の形態に係る半導体装置の第１の製造方法（その１５）である。 本発明の実施の形態に係る半導体装置の第１の製造方法（その１６）である。 本発明の実施の形態に係る半導体装置の他の一例を示す断面図である。 本発明の実施の形態に係る半導体装置の第２の製造方法（その１）である。 本発明の実施の形態に係る半導体装置の第２の製造方法（その２）である。 本発明の実施の形態に係る半導体装置の第２の製造方法（その３）である。 本発明の実施の形態に係る半導体装置の第２の製造方法（その４）である。 本発明の実施の形態に係る半導体装置の第２の製造方法（その５）である。 本発明の実施の形態に係る半導体装置の第２の製造方法（その６）である。 本発明の実施の形態に係る半導体装置の第２の製造方法（その７）である。 本発明の実施の形態に係る半導体装置の第２の製造方法（その８）である。 本発明の実施の形態に係る半導体装置の第２の製造方法（その９）である。 本発明の実施の形態に係る半導体装置の第２の製造方法（その１０）である。 本発明の実施の形態に係る半導体装置の第２の製造方法（その１１）である。 本発明の実施の形態に係る半導体装置の第２の製造方法（その１２）である。 本発明の実施の形態に係る半導体装置の第２の製造方法（その１３）である。 本発明の実施の形態に係る半導体装置の第２の製造方法（その１４）である。 本発明の実施の形態の第１の変形例に係る半導体装置の一例を示す断面図である。 本発明の実施の形態の第２の変形例に係る半導体装置の一例を示す断面図である。 図４３の第１ローカル配線が配置された層の上面からみた平面を示す概念図である。 図４４のＤ−Ｄ方向からみた断面図である。 本発明の実施の形態の第３の変形例に係る半導体装置の一例を示す断面図である。 図４６の接続パッドの上面側からみた平面図の一例である。 図４７のＥ−Ｅ方向からみた断面図である。 図４６の接続パッドの上面側からみた他の平面図の一例である。 図４９のＦ−Ｆ方向からみた断面図である。 図４９のＧ−Ｇ方向からみた断面図である。 本発明の実施の形態の第４の変形例に係る半導体装置の一例を示す断面図である。 図５２の半導体装置の他の断面からみた場合の断面図である。 本発明の実施の形態に係る半導体装置に好適なビアの配置例を示す平面図である。 図５４のＨ−Ｈ方向からみた断面図である。
符号の説明
１０…半導体チップ
２０…ローカル配線
２２…第１ローカル配線
３０…中間配線
３１ａ〜３１ｈ…扁平ビア
３２…第１中間配線
４０…セミグローバル配線
５０…グローバル配線
５２…第１グローバル配線
５３ａ〜５３ｆ…扁平ビア
５４…第２グローバル配線（接続パッド）
５５…パッド電極
１００…メッシュパターン部
２００…ダミー配線部

Claims (5)

  1. 第１配線と、
    前記第１配線の上に配置された低誘電率絶縁膜と、
    前記低誘電率絶縁膜の中に前記第１配線と接続するように埋め込まれ、前記第１配線の長手方向に測った第１長さ、前記第１配線が配置された平面で前記第１配線に直交する方向に測った第２長さ、前記平面に垂直な方向の高さに対する前記第１及び第２長さの少なくとも一方との比が１以上である複数の第１扁平ビアと、
    前記低誘電率絶縁膜の上に配置され、前記複数の第１扁平ビアにそれぞれ接続された第２配線
    とを備えることを特徴とする半導体装置。
  2. 前記第２配線の直上方向にパッド電極が配置されることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１配線と同一層に前記第１配線から離間して配置された第１ダミー配線と、
    前記第２配線と同一層に前記第２配線から離間して配置された第２ダミー配線と、
    前記第１ダミー配線と前記第２ダミー配線とを接続し、前記第１及び第２長さ方向にそれぞれ測った長さの少なくとも一方が、前記高さより長い第２扁平ビア
    とを更に有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 第１配線の上に低誘電率絶縁膜を配置するステップと、
    前記低誘電率絶縁膜の中に、前記第１配線の長手方向に測った第１長さ、前記第１配線が配置された平面で前記第１配線に直交する方向に測った第２長さ、前記平面に垂直な方向の高さに対する前記第１及び第２長さの少なくとも一方との比が１以上である複数の第１扁平ビアを、前記第１配線と接続するように埋め込むステップと、
    前記低誘電率絶縁膜の上で前記複数の第１扁平ビアにそれぞれ接続するように第２配線を配置するステップ
    とを含むことを特徴とする半導体装置の製造方法。
  5. 前記第１扁平ビア及び前記第２配線を配置するステップは、デュアルダマシン法により形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
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