JP2005116788A - 半導体装置 - Google Patents

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Abstract

【課題】 ボンディングパッド下部における層間絶縁膜間のストレスを小さくし、また、ボンディングパッド下部の層間絶縁膜の機械的強度を補償することができる構造の半導体装置を提供することを目的とする。
【解決手段】 シリコン基板１上に第１ないし第５の層間絶縁膜２、３、４、５、６が積層され、層間絶縁膜２、３、４、５、６の最上層の第５の層間絶縁膜６上にボンディングパッド７が形成された半導体装置において、ボンディングパッド７の下の領域と、その外側とで層間絶縁膜２、３、４、５、６間の接合面を分断し、さらに、ボンディングパッド７の下の領域内の層間絶縁膜２、３、４、５、６間の接合面を分割するように層間絶縁膜２、３、４、５、６を貫通する格子形状の第１ないし第４のビア３２、４２、５２、６２を設け、ビア３２、４２、５２、６２でボンディングパッド７を支持した。
【選択図】 図１

Description

この発明は、半導体装置に関し、詳細には半導体装置のボンディングパッド下部にある層間絶縁膜の接合界面におけるストレスを低減する技術及び層間絶縁膜の機械的強度を補償する技術に関するものである。
近年、半導体デバイスの微細化、高集積化及び高速化が進み、抵抗が小さい銅（Ｃｕ）配線及び誘電率が低いｌｏｗ−ｋ膜（低誘電体膜）からなる層間絶縁膜が多く用いられるようになってきている。
従来の多層配線構造においては、半導体基板上に多層の層間絶縁膜が形成され、各層間絶縁膜上の配線層領域に各層の配線が形成され、各層の配線同士が層間絶縁膜を貫通する接続プラグで接続され、層間絶縁膜のボンディングパッド形成領域の最上層に、外部配線を接続するためのボンディングパッドが形成されている。
このような構造において、ボンディングパッド形成領域における層間絶縁膜間のストレスが大きく、層間絶縁膜に誘電率が低いｌｏｗ−ｋ膜を用いた場合、ボンディングパッドのディッシングが大きくなるという問題があった。
また、ボンディングパッド形成領域における層間絶縁膜間のストレスが大きく、後工程で層間膜剥がれが発生したり、テスト時のプロービングや、ダイシング時、あるいはアセンブリ時のワイヤボンディング時に絶縁層間膜にクラックが発生するという問題があった。
この問題に対して、ボンディングパッド下部の各層間絶縁膜の接合面にパッドを形成し、各パッドを各層間絶縁膜を貫通する複数の柱状接続プラグで接続して、ボンディングパッドを各パッド及び柱状接続プラグで支持した構造が提案されている（例えば、特許文献１参照）。
特開２０００−１１４３０９号公報（第４−７頁、図１、図２）
しかし、上記特許文献１に記載の構造では、層間絶縁膜の接合面に設けたパッドと層間絶縁膜間のストレスが大きく、また、層間絶縁膜に誘電率が低いｌｏｗ−ｋ膜を用いた場合、層間絶縁膜の機械的強度を補償するには不十分であり、プロービング、ワイヤボンディング、あるいはダイシング時に絶縁層間膜にクラックが発生するという問題がある。
この発明は、上記のような問題を解決し、層間絶縁膜に誘電率が低いｌｏｗ−ｋ膜を用いた場合にも、ボンディングパッド下部における層間絶縁膜間のストレスを小さくし、また、ボンディングパッド下部の層間絶縁膜の機械的強度を補償することができる構造の半導体装置を提供することを目的とするものである。
この発明に係る半導体装置は、半導体基板上に複数層の層間絶縁膜が積層され、上記層間絶縁膜の最上層の層間絶縁膜上にボンディングパッドが形成された半導体装置において、
上記ボンディングパッドの下の領域と、その外側とで上記層間絶縁膜間の接合面を分断するように上記層間絶縁膜を貫通するビアを設け、上記ビアで上記ボンディングパッドを支持したものである。
この発明に係る半導体装置によれば、半導体基板上に複数層の層間絶縁膜が積層され、上記層間絶縁膜の最上層の層間絶縁膜上にボンディングパッドが形成された半導体装置において、
上記ボンディングパッドの下の領域と、その外側とで上記層間絶縁膜間の接合面を分断するように上記層間絶縁膜を貫通するビアを設け、上記ビアで上記ボンディングパッドを支持したものであるので、層間絶縁膜間のストレスを緩和することができるとともに、層間絶縁膜の機械的強度を補償することができる。
実施の形態１．
図１は、本発明に係る半導体装置の実施の形態１を示す平面図（ａ）及びＡ−Ａ断面図（ｂ）である。同図に示したように、半導体基板であるシリコン基板１の上に、第１の層間絶縁膜２が形成されている。第１の層間膜２は、例えば、約５００ｎｍ厚さのＵＳＧ膜である。
第１の層間絶縁膜２上に、それぞれストッパー膜２１、３１、４１、５１を介して第２の層間絶縁膜３、第３の層間絶縁膜４、第４の層間絶縁膜５及び第５の層間絶縁膜６が形成されている。
第２の層間絶縁膜３、第３の層間絶縁膜４、第４の層間絶縁膜５及び第５の層間絶縁膜６は、例えば、約５００ｎｍ厚さのＳｉＯＣ膜であり、誘電率ｋは約２．８である。
ストッパー膜２１、３１、４１、５１は、例えば、約５０ｎｍ厚さのＳｉＣ膜であり、誘電率ｋは約４．８である。
第２の層間絶縁膜３、第３の層間絶縁膜４、第４の層間絶縁膜５及び第５の層間絶縁膜６には、各層を貫通する略平行なスリットが形成され、各層間絶縁膜のスリットに、バリアメタルＴａ／ＴａＮを含むＣｕプラグが埋め込まれて、格子状の第１ないし第４のビア３２、４２、５２、６２が積層されたビア構造が形成されている。各スリットは、例えば、幅が１μｍで５μｍピッチで形成されている。
第５の層間絶縁膜６上には第１のパッシベーション膜６３が形成され、第１のパッシベーション膜６３に開口したホール６５が形成され、ホール６５にボンディングパッド７を形成し、格子状のビア構造でボンディングパッド７を支持するようにしている。さらに、ボンディングパッド７上には、ボンディングパッド７を開口するように第２のパッシベーション膜７１が形成されている。
ボンディングパッド７は、例えば、アルミパッドであり、バリアメタルＴｉＮ／Ｔｉを含むアルミニウム積層膜で形成されている。
第１のパッシベーション膜６３及び第２のパッシベーション膜７１は、例えば、約５００ｎｍ厚さのｐ−ＳｉＮ膜で形成されている。
従来は、ボンディングパッド下部の各層間絶縁膜の接合面にパッドを形成し、各パッドを各層間絶縁膜を貫通する複数の柱状接続プラグで接続して、ボンディングパッドを各パッド及び柱状接続プラグで支持した構造としていたが、この実施の形態では、誘電率が低いｌｏｗ−ｋ膜（ｋ＜３）を含む層間絶縁膜に格子状のビア構造を埋め込み、この格子状のビア構造を形成することによって、ボンディングパッド下部の領域と、その外側の領域における層間絶縁膜間の接合面が分断されるようにしたので、ボンディングパッド下部における層間絶縁膜間のストレスが緩和され、製造工程中等における層間膜剥離を防止することができる。
また、格子状のビア構造を形成することによって、ボンディングパッド下部の領域における層間絶縁膜間の接合面が複数に分割されるので、さらに層間絶縁膜間のストレスが緩和され、製造工程中等における層間膜剥離を防止することができる。
また、各層間絶縁膜中のビアでボンディングパッド７を支持しているので、層間絶縁膜の機械的強度を補償することができる。
特に、ビア構造を格子状にすることによって、ビア構造の剛性が高くなり、ボンディングパッド７に加えられる加圧に対する層間絶縁膜の機械的強度を高度に補償することができ、ボンディングパッド７のディッシングを抑制し、プロービング時や、ワイヤーボンディング時あるはダイシング時にボンディングパッド７下の層間絶縁膜にクラックが発生するのを抑制することができる。
なお、この実施の形態において、第２ないし第５の層間絶縁膜３、４、５、６がｐ−ＳｉＯＣ膜の例について示したが、ＵＬＫ（Ｕｌｔｒａ Ｌｏｗ−ｋ）膜やそれらの積層膜等、誘電率ｋが３よりも小さいものに適用してより大きな効果を発揮することができる。
また、ストッパー膜２１、３１、４１、５１がｐ−ＳｉＣの例について示したが、ｐ−ＳｉＮ、ｐ−ＳｉＣＯ、ｐ−ＳｉＣＮ、あるいはそれらの積層膜でもよく、また、ストッパー膜がない場合においても適用可能なものである。
また、第１ないし第４のビア３２、４２、５２、６２がＣｕプラグの例を示したが、ＷプラグやＡｌ、ＴａＮ、ＴｉＮ、Ｔａ、Ｔｉあるいはそれらの積層膜であってもよい。
また、スリットは、幅が１μｍで５μｍピッチで形成されている例を示したが、幅は回路パターンの最小寸法の１〜１００倍、ピッチは層間絶縁膜中のスリットの占有率が０．０１〜７０％であれば、この実施の形態の効果が得られる。
また、各層間絶縁膜３、４、５、６のビア３２、４２、５２、６２が一直線に積み上げられているいる例を示したが、各層のビアが、例えば、半ピッチずつずれて凹凸をなすようにしてもよい。
また、各層のビア３２、４２、５２、６２において、スリット幅が異なっていてもよく、また、スリットの交差する角度が異なるなど、各層におけるスリットのレイアウトが異なっていてもよい。
図２及び図３は、この実施の形態の半導体装置の製造方法を示す断面図であり、同図に基づき製造方法を以下に説明する。
第１の工程
まず、シリコン基板１にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法で、例えば、３００ｎｍのトレンチ分離を形成し（図示せず）、次に、第１の層間絶縁膜２を、例えば、ＨＰＤ酸化膜を８００ｎｍ堆積した後ＣＭＰ法で３００ｎｍ研磨して形成する（図２（ａ））。
第２の工程
次に、図に示していない配線層領域において、第１の層間絶縁膜２に、下部の素子領域に至る、例えば、直径０．１０μｍのコンタクトホールを開口し、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で、バリアメタル、例えば、厚さ２０ｎｍのＴｉＮ／厚さ２０ｎｍのＴｉと、厚さ２００ｎｍのタングステン（Ｗ）とを堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で研磨して、素子と電気的に接続されたＷプラグを形成する。Ｗプラグに接続された第１の配線層を形成する。
第３の工程
次に、例えば、３００ｎｍ厚さのｐ−ＴＥＯＳ膜を堆積し、レジストパターンを形成し、このレジストパターンをマスクとしてｐ−ＴＥＯＳ膜に第１配線のパターンを形成する。
第４の工程
次に、バリアメタル、例えば、厚さ１０ｎｍのＴａ／厚さ１０ｎｍのＴａＮを堆積し、スパッタ法でＣｕシードを１００ｎｍ堆積した後、さらに、Ｃｕをメッキ法で１０００ｎｍ堆積し、ＣＭＰ法でｐ−ＴＥＯＳ膜上のＣｕ及びバリアメタルを研磨して除去する。
第５の工程
次に、例えば、ＣＶＤ法で厚さ５０ｎｍのｐ−ＳｉＣを堆積して、ストッパー膜２１を形成し、次に、厚さ６００ｎｍのｐ−ＳｉＯＣを堆積し、ＣＭＰ法で１００ｎｍ研磨して第２の層間膜３を形成し、さらに、ボンディングパッド領域において、レジストパターン３３を形成し、レジストパターン３３をマスクとしてエッチングを行い、第２の層間膜３に互いに交差する並列のスリット３４を形成する（図２（ａ））。スリット３４は、幅１μｍで５μｍピッチとする。形成するスリット３４は、格子状の形状にする。
第６の工程
次に、図に示していない配線層領域において、第２の層間絶縁膜３に、第１の配線層に接続されたＷプラグ及び第２配線層を形成した後、バリアメタル、例えば、Ｔａ／ＴａＮをそれぞれ１０ｎｍ／１０ｎｍ堆積し、スパッタ法でＣｕシードを１００ｎｍ堆積した後、さらに、Ｃｕをメッキ法で１０００ｎｍ堆積し、ＣＭＰ法でｐ−ＴＥＯＳ膜上のＣｕ及びバリアメタルを除去して、第１のビア３２を形成する（図２（ｂ））。
さらに、上記第２の工程と同様に、配線層間を接続するプラグの形成、上記第３の工程ないし第６の工程を順次繰り返すことにより、第３ないし第５の層間絶縁膜４、５、６と各層の配線を形成するとともに、図３（ａ）に示したように、第２のビア４２、第３のビア５２、第４のビア６２を順次第１のビア３２上に積み重ねる。
次に、第１のパッシベーション膜６３として、例えば、厚さ５００ｎｍのｐ−ＳｉＮを堆積した後、ホール６５を開口する。さらに、ホール６５内にバリアメタルＴｉＮ／Ｔｉを含むアルミニウム堆積膜からなるボンディングパッド７を形成し、さらに、第２のパッシベーション膜７１として、例えば、厚さ５００ｎｍのｐ−ＳｉＮ膜を堆積した後、開口部７２を形成する（図３（ｂ））。
以上のようにして製造される半導体装置においては、格子状に形成されたビア構造をパッドとして用いることができる。例えば、各層におけるビアを用いてプロービングを行い、各製造工程段階における測定を行うことができる。
実施の形態２．
図４は、本発明に係る半導体装置の実施の形態２を示す平面図（ａ）及びＢ−Ｂ断面図（ｂ）である。同図に示したように、シリコン基板１の上に、第１の層間膜２が形成されている。第１の層間膜２は、例えば、約５００ｎｍ厚さのＵＳＧ膜である。
第２の層間絶縁膜３、第３の層間絶縁膜４、第４の層間絶縁膜５及び第５の層間絶縁膜６は、例えば、約５００ｎｍ厚さのＳｉＯＣ膜であり、誘電率ｋは約２．８である。
ストッパー膜２１、３１、４１、５１は、例えば、約５０ｎｍ厚さのＳｉＣ膜であり、誘電率ｋは約４．８である。
第２の層間絶縁膜３、第３の層間絶縁膜４、第４の層間絶縁膜５及び第５の層間絶縁膜６には、各層を貫通する略平行なスリットが形成され、第２の層間絶縁膜３のスリットの向きと第３の層間絶縁膜４のスリットの向き、第３の層間絶縁膜４のスリットの向きと第４の層間絶縁膜５のスリットの向き、第４の層間絶縁膜５のスリットの向きと第５の層間絶縁膜６のスリットの向きが互いに交差する方向（図では約９０゜）に形成され、各層間絶縁膜のスリットに、バリアメタルＴａ／ＴａＮを含むＣｕプラグが埋め込まれて、層間で格子状となる第１ないし第４のビア３２、４２、５２、６２が積層されたビア構造が形成されている。各スリットは、例えば、幅が１μｍで５μｍピッチで形成されている。
第５の層間絶縁膜６上には第１のパッシベーション膜６３が形成され、第１のパッシベーション膜６３に開口したホール６５が形成され、ホール６５にボンディングパッド７を形成し、層間で格子状となっているビア構造でボンディングパッド７を支持するようにしている。さらに、ボンディングパッド７上には、ボンディングパッド７を開口するように第２のパッシベーション膜７１が形成されている。
ボンディングパッド７は、例えば、アルミパッドであり、バリアメタルＴｉＮ／Ｔｉを含むアルミニウム積層膜で形成されている。
第１のパッシベーション膜６３及び第２のパッシベーション膜７１は、例えば、約５００ｎｍ厚さのｐ−ＳｉＮ膜で形成されている。
このように、誘電率が低いｌｏｗ−ｋ膜（ｋ＜３）を含む層間絶縁膜にスリット形状のビア構造を埋め込み、このビア構造を形成することによって、ボンディングパッド下部の領域と、その外側の領域における層間絶縁膜間の接合面が分断されるのでボンディングパッド下部における層間絶縁膜間のストレスが緩和され、製造工程中等における層間膜剥離を防止することができる。
また、スリット形状のビア構造を形成することによって、ボンディングパッド下部の領域における層間絶縁膜間の接合面が分割されるので、さらに層間絶縁膜間のストレスが緩和され、製造工程中等における層間膜剥離を防止することができる。
また、各層間絶縁膜中のビアでボンディングパッド７を支持しているので、層間絶縁膜の機械的強度を補償することができる。
特に、上層のスリットと下層のスリットを交差させて、ビア構造を格子状にすることによって、ビア構造の剛性が高くなり、ボンディングパッド７に加えられる加圧に対する層間絶縁膜の機械的強度を高度に補償することができ、ボンディングパッド７のディッシングを抑制し、プロービング時や、ワイヤーボンディング時あるはダイシング時にボンディングパッド７下の層間絶縁膜にクラックが発生するのを抑制することができる。
なお、この実施の形態において、第２ないし第５の層間絶縁膜３、４、５、６がｐ−ＳｉＯＣ膜の例について示したが、ＵＬＫ膜やそれらの積層膜等、誘電率ｋが３よい小さいものに適用して、より大きな効果を発揮することができる。
また、ストッパー膜２１、３１、４１、５１がｐ−ＳｉＣの例について示したが、ｐ−ＳｉＮ、ｐ−ＳｉＣＯ、ｐ−ＳｉＣＮ、あるいはそれらの積層膜でもよく、また、ストッパー膜がない場合においても適用可能なものである。
また、第１ないし第４のビア３２、４２、５２、６２がＣｕプラグの例を示したが、ＷプラグやＡｌ、ＴａＮ、ＴｉＮ、Ｔａ、Ｔｉあるいはそれらの積層膜であってもよい。
また、スリットは、幅が１μｍで５μｍピッチで形成されている例を示したが、幅は回路パターンの最小寸法の１〜１００倍、ピッチは層間絶縁膜中のスリットの占有率が０．０１〜７０％であれば、この実施の形態の効果が得られる。
また、各層間絶縁膜の３、４、５、６のビア３２、４２、５２、６２が同一のレイアウトで９０゜の角度で交差するように積み上げられているいる例を示したが、上層と下層のビアが、例えば、半ピッチずつずれているようにしてもよい。
また、各層のビアにおいて、スリット幅が異なっていてもよく、また、スリットの交差する角度が異なるなど、各層におけるスリットのレイアウトが異なっていてもよい。
図５、図６及び図７は、この実施の形態の半導体装置の製造方法を示す平面図及び断面図であり、同図に基づき製造方法を以下に説明する。なお、同図において、（ｂ）は（ａ）のＢ−Ｂ断面を示している。
この実施の形態における製造方法は、上記実施の形態１における製造方法と同様の工程による。上記実施の形態１では各層間絶縁膜におけるスリットを格子状に形成したが、この実施の形態においては、図５（ａ）及び（ｂ）に示したように、第２の層間絶縁膜３に並列に一方向にスリット３４を形成し、スリット３４にＣｕを埋め込んで第１のビア３２を形成し、図６（ａ）及び（ｂ）に示したように、第３の層間絶縁膜４に並列に、第２の層間絶縁膜３に形成したスリット３４と交差する方向に形成されたスリット４４を形成し、スリット４４にＣｕを埋め込んで第２のビア４２を形成する。
さらに、図７（ａ）及び（ｂ）に示したように、第３の層間絶縁膜４、第４の層間絶縁膜５、第５の層間絶縁膜６それぞれのスリットを、上層の層間絶縁膜のスリットの向きが、下層の層間絶縁膜のスリットの向きと交差するように形成し、各スリットにＣｕを埋め込んで第３のビア５２、第４のビア６２を形成し、さらに、実施の形態１と同様に、ボンディングパッドを形成し、図４に示した構造を得る。
実施の形態３．
図８は、本発明に係る半導体装置の実施の形態３を示す平面図（ａ）及びＣ−Ｃ断面図（ｂ）である。同図に示したように、シリコン基板１の上に、第１の層間膜２が形成されている。第１の層間膜２は、例えば、約５００ｎｍ厚さのＵＳＧ膜である。
第２の層間絶縁膜３、第３の層間絶縁膜４、第４の層間絶縁膜５及び第５の層間絶縁膜６は、例えば、約５００ｎｍ厚さのＳｉＯＣ膜であり、誘電率ｋは約２．８である。
ストッパー膜２１、３１、４１、５１は、例えば、約５０ｎｍ厚さのＳｉＣ膜であり、誘電率ｋは約４．８である。
第２の層間絶縁膜３、第３の層間絶縁膜４、第４の層間絶縁膜５及び第５の層間絶縁膜６には、各層を貫通する開口部が形成され、各層の層間絶縁膜に、升形状のバリアメタルＴａ／ＴａＮを含むＣｕプラグが埋め込まれて、第１ないし第４のビア３２、４２、５２、６２が積層されたビア構造が形成されている。第１ないし第４のビア３２、４２、５２、６２の升形状の内部には、例えば、ＳｉＣ膜やＳｉＯＣ膜が埋め込まれている。
第５の層間絶縁膜６上には第１のパッシベーション膜６３が形成され、第１のパッシベーション膜６３に開口したホール６５が形成され、ホール６５にボンディングパッド７が形成され、升形状のビア構造でボンディングパッド７を支持するようにしている。さらに、ボンディングパッド７上には、ボンディングパッド７を開口するように第２のパッシベーション膜７１が形成されている。
ボンディングパッド７は、例えば、アルミパッドであり、バリアメタルＴｉＮ／Ｔｉを含むアルミニウム積層膜で形成されている。
第１のパッシベーション膜６３及び第２のパッシベーション膜７１は、例えば、約５００ｎｍ厚さのｐ−ＳｉＮ膜で形成されている。
このように、誘電率が低いｌｏｗ−ｋ膜（ｋ＜３）を含む層間絶縁膜に升形状のビア構造を埋め込み、このビア構造を形成することによって、ボンディングパッド下部の層間絶縁膜とその外側の間の層間絶縁膜とが分断されるので、ストレスが緩和され、製造工程中におけるクラックの発生等を防止することができる。
また、ビア構造でボンディングパッド７を支持しているので、層間絶縁膜の機械的強度を補償することができる。
特に、ビア構造を升形状とすることによって、ビア構造の剛性を高くなり、ボンディングパッド７に加えられる加圧に対する層間絶縁膜の機械的強度を高度に補償することができ、プロービング時や、ワイヤーボンディング時あるはダイシング時にボンディングパッド７下の層間絶縁膜にクラックが発生するのを抑制することができる。
なお、この実施の形態において、第２ないし第５の層間絶縁膜３、４、５、６がｐ−ＳｉＯＣ膜の例について示したが、ＵＬＫ膜やそれらの積層膜等、誘電率ｋが３より小さいものに適用して、大きな効果を発揮することができる。
また、ストッパー膜２１、３１、４１、５１がｐ−ＳｉＣの例について示したが、ｐ−ＳｉＮ、ｐ−ＳｉＣＯ、ｐ−ＳｉＣＮ、あるいはそれらの積層膜でもよく、また、ストッパー膜がない場合においても適用可能なものである。
また、第１ないし第４のビア３２、４２、５２、６２がＣｕプラグの例を示したが、ＷプラグやＡｌ、ＴａＮ、ＴｉＮ、Ｔａ、Ｔｉあるいはそれらの積層膜であってもよい。
図９、図１０及び図１１は、この実施の形態の半導体装置の製造方法を示す平面図及び断面図であり、同図に基づき製造方法を以下に説明する。なお、同図において、（ｂ）は（ａ）のＣ−Ｃ断面を示している。
この実施の形態における製造方法は、上記実施の形態１における製造方法と同様の工程による。上記実施の形態１では各層間絶縁膜において格子状のスリットを形成したが、この実施の形態においては、図９（ａ）及び（ｂ）に示したように、第２の層間絶縁膜３にホール３５を形成し、Ｃｕ３６を成膜し、さらに、図１０（ａ）及び（ｂ）に示したように、Ｃｕ３６をＣＭＰ法で研磨し、第２の層間絶縁膜３上のＣｕ３６を除去して第１のビア３２を形成する。この時、第１のビア３２は、升形状になる。
さらに、図１１（ａ）及び（ｂ）に示したように、ストッパー膜及び各層間絶縁膜のの形成と、第３の層間絶縁膜４、第４の層間絶縁膜５、第５の層間絶縁膜６それぞれについて、順次、ホールの形成、Ｃｕの成膜、ＣＭＰ法による研磨を繰り返すことによって、升形状の第２のビア４２，第３のビア５２及び第５のビア６２が積層されたビア構造を形成する。
この発明によれば、半導体デバイスの微細化、高集積化及び高速化を促進することができる。
本発明に係る半導体装置の実施の形態１を示す平面図（ａ）及びＡ−Ａ断面図（ｂ）である。 実施の形態１の半導体装置の製造方法を示す断面図である。 実施の形態１の半導体装置の製造方法を示す断面図である。 本発明に係る半導体装置の実施の形態２を示す平面図（ａ）及びＢ−Ｂ断面図（ｂ）である。 実施の形態２の半導体装置の製造方法を示す断面図である。 実施の形態２の半導体装置の製造方法を示す断面図である。 実施の形態２の半導体装置の製造方法を示す断面図である。 本発明に係る半導体装置の実施の形態３を示す平面図（ａ）及びＢ−Ｂ断面図（ｂ）である。 実施の形態３の半導体装置の製造方法を示す断面図である。 実施の形態３の半導体装置の製造方法を示す断面図である。 実施の形態３の半導体装置の製造方法を示す断面図である。
符号の説明
１ シリコン基板、２ 第１の層間絶縁膜、３ 第１の層間絶縁膜、
４ 第２の層間絶縁膜、５ 第３の層間絶縁膜、６ 第４の層間絶縁膜、
７ ボンディングパッド、２１，３１，４１，５１ ストッパー膜、
３２ 第１のビア、３３ レジストパターン、３４、４４、６４ スリット、
３５、６５ ホール、４２ 第２のビア、５２ 第３のビア、６２ 第４のビア、
６３ 第１のパッシベーション膜、７１ 第２のパッシベーション膜、７２ 開口部。

Claims (9)

  1. 半導体基板上に複数層の層間絶縁膜が積層され、上記層間絶縁膜の最上層の層間絶縁膜上にボンディングパッドが形成された半導体装置において、
    上記ボンディングパッドの下の領域と、その外側とで上記層間絶縁膜間の接合面を分断するように上記層間絶縁膜を貫通するビアを設け、上記ビアで上記ボンディングパッドを支持したことを特徴とする半導体装置。
  2. 上記ビアが、上記ボンディングパッドの下の領域内における上記層間絶縁膜間の接合面を複数に分割していることを特徴とする請求項１記載の半導体装置。
  3. 上記ビアが、格子状に形成されていることを特徴とする請求項１記載の半導体装置。
  4. 上記ビアが、上記層間絶縁膜の接合面に底面を有する升形状であることを特徴とする請求項１記載の半導体装置。
  5. 上記ビアが、上下に隣り合う層間絶縁膜に設けられ、上下に積み重ねられていることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
  6. 上記ビアが、スリット状に形成されていることを特徴とする請求項１記載の半導体装置。
  7. 上記スリット状のビアが、上下に隣り合う層間絶縁膜に設けられ、上下の上記ビアのスリット形状が互いに交差していることを特徴とする請求項６記載の半導体装置。
  8. 互いに交差している上記スリット状のビアが、さらに上下に積み重ねられていることを特徴とする請求項７記載の半導体装置。
  9. 上記層間絶縁膜の少なくとも一部に、誘電率が３より小さい低誘電体膜を含むことを特徴とする請求項１ないし８のいずれかに記載の半導体装置。
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