JP2010108966A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】エアーギャップ型の多層配線構造を有する半導体装置の上部配線のたわみを少なくするとともに、前記半導体装置の製造方法を簡略化するという課題があった。
【解決手段】半導体素子１０２を含む層間膜層９５と、層間膜層９５上に備えられ、エアーギャップ部９６ｃを有する多層配線部９６と、層間膜層９５の上に立設され、多層配線部９６を構成する複数の配線部のうちいずれか一つの配線部を支持するものであって、前記配線部と同一の材料からなり、前記一の配線部のみと電気的に接続された柱状の支持体５１と、を具備してなる半導体装置１１１を用いることにより、上記課題を解決できる。
【選択図】図１
Description
本発明は、半導体装置及び半導体装置の製造方法に関するものであり、特に、エアーギャップ型の多層配線構造を有する半導体装置及び半導体装置の製造方法に関するものである。
現在、多層配線構造の半導体装置が多く製造されている。この多層配線構造の半導体装置では、各層の面内に配線が縦横に形成されるとともに、前記配線を上下方向に連結して各層の配線を電気的に接続するコンタクトプラグが形成されている。さらに、前記配線の間には低誘電率の層間膜が設けられ、前記層間膜により前記配線間の容量の低減がなされている。
しかし、近年、前記配線が高密度に形成されて各配線の間隔が狭まることにより、一つの配線に寄生する容量が増大して、高速動作しない問題が発生している。
しかし、近年、前記配線が高密度に形成されて各配線の間隔が狭まることにより、一つの配線に寄生する容量が増大して、高速動作しない問題が発生している。
そこで、前記配線の間の容量を、より低減する様々な手法が検討されている。
たとえば、特許文献１には「エアーギャップの銅のインタコネクト」が開示されており、ここで記載された構造は、配線および層間絶縁膜を交互に所望のレイアウトで形成した後に、ウェットエッチングにより酸化シリコン系層間絶縁膜（層間膜）をエッチング除去して、前記配線の間に空間を設けた構造である。この構造では、前記配線の間に層間絶縁膜が設けられず空間とされるので、前記配線の間の容量をより低減することができる。なお、この構造はエアーギャップ構造、エアーアイソレーション構造またはエアーギャップアイソレーション構造と呼ばれる。
たとえば、特許文献１には「エアーギャップの銅のインタコネクト」が開示されており、ここで記載された構造は、配線および層間絶縁膜を交互に所望のレイアウトで形成した後に、ウェットエッチングにより酸化シリコン系層間絶縁膜（層間膜）をエッチング除去して、前記配線の間に空間を設けた構造である。この構造では、前記配線の間に層間絶縁膜が設けられず空間とされるので、前記配線の間の容量をより低減することができる。なお、この構造はエアーギャップ構造、エアーアイソレーション構造またはエアーギャップアイソレーション構造と呼ばれる。
しかし、前記エアーギャップ構造では、上部配線はコンタクトプラグが形成された部分のみで支持されることとなる。そのため、前記上部配線として、電源配線等の１ｍｍを超える長い配線（以下、長距離配線）を用いた場合には、自重によって前記長距離配線がたわむ場合があった。このとき、たわんだ長距離配線が下層に配置されている別の配線と接触して上下の配線同士がショートしたり、前記長距離配線自体が破断する危険性があった。
また、特許文献２は「半導体装置及びその製造方法」に関するものであり、エアーギャップ構造で支持プラグを形成した半導体装置が開示されている。支持プラグを形成することにより、前記問題を解消することができるが、前記支持プラグは、前記配線の材料とは別の絶縁性の材料を使用しているので、製造プロセスが複雑になるという課題があった。
特開２００３−１６３２６４号公報
特開２００４−３２７９０９号公報
エアーギャップ型の多層配線構造を有する半導体装置の上部配線のたわみを少なくするとともに、前記半導体装置の製造方法を簡略化するという課題があった。
上記課題を解決するために、本発明は以下の構成を採用した。すなわち、
本発明の半導体装置は、半導体素子を含む層間膜層と、前記層間膜層上に備えられ、エアーギャップ部を有する多層配線部と、前記層間膜層の上に立設され、前記多層配線部を構成する複数の配線部のうちいずれか一つの配線部を支持するものであって、前記配線部と同一の材料からなり、前記一の配線部のみと電気的に接続された柱状の支持体と、を具備してなることを特徴とする。
本発明の半導体装置は、半導体素子を含む層間膜層と、前記層間膜層上に備えられ、エアーギャップ部を有する多層配線部と、前記層間膜層の上に立設され、前記多層配線部を構成する複数の配線部のうちいずれか一つの配線部を支持するものであって、前記配線部と同一の材料からなり、前記一の配線部のみと電気的に接続された柱状の支持体と、を具備してなることを特徴とする。
本発明の半導体装置は、半導体素子を含むとともに、上面にコンタクトプラグが露出されてなる層間膜層と、前記層間膜層上に、エアーギャップ部を挟んで順次積層された複数の配線部と、前記複数の配線部同士を、その積層方向に沿って接続するとともに、各配線部同士を離間して支持するコンタクトプラグと、前記層間膜層の上に立設され、前記複数の配線部のうちいずれか一つの配線部を支持するものであって、前記配線部と同一の材料からなり、前記一の配線部のみと電気的に接続された柱状の支持体と、を具備してなることを特徴とする。
また、本発明の半導体装置の製造方法は、半導体素子を含むとともに、上面にコンタクトプラグが露出されてなる層間膜層上に、配線部と絶縁膜とを有する複数の配線層を形成して、前記配線部同士を離間して支持するコンタクトプラグにより、前記配線部同士をその積層方向に沿って接続するとともに、前記複数の配線部のうちいずれか一つの配線部を支持するものであって、前記配線部と同一の材料からなり、前記一の配線部のみと電気的に接続された柱状の支持体を形成する配線層形成工程と、前記絶縁膜を除去してエアーギャップ部を形成する工程と、を具備することを特徴とする。
上記の構成によれば、上部配線のたわみを少なくし、かつ、製造が容易なエアーギャップ型の多層配線構造を有する半導体装置及び半導体装置の製造方法を提供することができる。
本発明の半導体装置は、半導体素子を含む層間膜層と、前記層間膜層上に備えられ、エアーギャップ部を有する多層配線部と、前記層間膜層の上に立設され、前記多層配線部を構成する複数の配線部のうちいずれか一つの配線部を支持するものであって、前記配線部と同一の材料からなり、前記一の配線部のみと電気的に接続された柱状の支持体と、を具備してなる構成なので、前記柱状の支持体が、前記多層配線部を構成する複数の配線部のうちいずれか一つの配線部を支えることができ、配線部として１ｍｍ以上の長さの長距離配線を用いても、前記長距離配線のたわみを少なくして、上下配線同士のショートや、前記長距離配線の破断を抑制することができる。
本発明の半導体装置は、半導体素子を含むとともに、上面にコンタクトプラグが露出されてなる層間膜層と、前記層間膜層上に、エアーギャップ部を挟んで順次積層された複数の配線部と、前記複数の配線部同士を、その積層方向に沿って接続するとともに、各配線部同士を離間して支持するコンタクトプラグと、前記層間膜層の上に立設され、前記複数の配線部のうちいずれか一つの配線部を支持するものであって、前記配線部と同一の材料からなり、前記一の配線部のみと電気的に接続された柱状の支持体と、を具備してなる構成なので、前記柱状の支持体が、前記多層配線部を構成する複数の配線部のうちいずれか一つの配線部を支えることができ、配線部として１ｍｍ以上の長さの長距離配線を用いても、前記長距離配線のたわみを少なくして、上下配線同士のショートや、前記長距離配線の破断を抑制することができる。
本発明の半導体装置の製造方法は、半導体素子を含むとともに、上面にコンタクトプラグが露出されてなる層間膜層上に、配線部と絶縁膜とを有する複数の配線層を形成して、前記配線部同士を離間して支持するコンタクトプラグにより、前記配線部同士をその積層方向に沿って接続するとともに、前記複数の配線部のうちいずれか一つの配線部を支持するものであって、前記配線部と同一の材料からなり、前記一の配線部のみと電気的に接続された柱状の支持体を形成する配線層形成工程と、前記絶縁膜を除去してエアーギャップ部を形成する工程と、を具備する構成なので、前記配線部同士を離間して支持するコンタクトプラグにより、前記配線部同士をその積層方向に沿って接続してなる連結配線と前記柱状の支持体を同時に形成して、本発明の半導体装置を簡単に製造することができる。
以下、本発明を実施するための形態について説明する。
（第１の実施形態）
図１は、本発明の実施形態である半導体装置の一例を説明する断面図である。
図１に示すように、本発明の実施形態である半導体装置１１１は、シリコン基板１０１上に層間膜層９５と多層配線部９６とが積層されて概略構成されている。
多層配線部９６の層間膜層と反対側（一面側）には第（ｎ）配線部８２が形成され、多層配線部９６の層間膜層側（他面側）には第（１）配線部２２が形成されている。さらにまた、多層配線部９６上にはボンディングパッド９８が形成されている。
（第１の実施形態）
図１は、本発明の実施形態である半導体装置の一例を説明する断面図である。
図１に示すように、本発明の実施形態である半導体装置１１１は、シリコン基板１０１上に層間膜層９５と多層配線部９６とが積層されて概略構成されている。
多層配線部９６の層間膜層と反対側（一面側）には第（ｎ）配線部８２が形成され、多層配線部９６の層間膜層側（他面側）には第（１）配線部２２が形成されている。さらにまた、多層配線部９６上にはボンディングパッド９８が形成されている。
＜シリコン基板＞
シリコン基板１０１には、絶縁体が充填された複数のトレンチ５からなる素子分離領域８が形成されており、これらの素子分離領域８により、複数の素子形成領域９が区画されている。
＜層間膜層＞
シリコン基板１０１上には、第一層間膜層１１とローカル配線層１２と第二層間膜層１３とが積層されてなる層間膜層９５が形成されている。
シリコン基板１０１には、絶縁体が充填された複数のトレンチ５からなる素子分離領域８が形成されており、これらの素子分離領域８により、複数の素子形成領域９が区画されている。
＜層間膜層＞
シリコン基板１０１上には、第一層間膜層１１とローカル配線層１２と第二層間膜層１３とが積層されてなる層間膜層９５が形成されている。
＜第一層間膜層＞
シリコン基板１０１上で素子形成領域９に区画された領域には、ＭＯＳトランジスタ（以下、半導体素子）１０２が形成されている。その半導体素子１０２を覆うように絶縁膜３が形成され、その上面は平坦面とされている。また、絶縁膜３には、半導体素子１０２に隣接して複数のビア６が形成されている。これらの構成により第一層間膜層１１が形成されている。
＜ローカル配線層＞
第一層間膜層１１全体を覆うようにローカル配線層１２が形成されている。図では省略しているが、ローカル配線層１２には、キャパシタやローカル配線などが形成されている。前記ローカル配線は、ビア６に接続されている。
＜第二層間膜層＞
ローカル配線層１２全体を覆うように絶縁膜１が形成され、その上面が平坦面とされている。また、絶縁膜１を貫通するように複数の孔部が設けられ、前記孔部に金属などの材料が充填されてコンタクトプラグ２が形成されている。そして、絶縁膜１とコンタクトプラグ２とからなる第二層間膜層１３が形成されている。コンタクトプラグ２は前記ローカル配線などに接続されている。
シリコン基板１０１上で素子形成領域９に区画された領域には、ＭＯＳトランジスタ（以下、半導体素子）１０２が形成されている。その半導体素子１０２を覆うように絶縁膜３が形成され、その上面は平坦面とされている。また、絶縁膜３には、半導体素子１０２に隣接して複数のビア６が形成されている。これらの構成により第一層間膜層１１が形成されている。
＜ローカル配線層＞
第一層間膜層１１全体を覆うようにローカル配線層１２が形成されている。図では省略しているが、ローカル配線層１２には、キャパシタやローカル配線などが形成されている。前記ローカル配線は、ビア６に接続されている。
＜第二層間膜層＞
ローカル配線層１２全体を覆うように絶縁膜１が形成され、その上面が平坦面とされている。また、絶縁膜１を貫通するように複数の孔部が設けられ、前記孔部に金属などの材料が充填されてコンタクトプラグ２が形成されている。そして、絶縁膜１とコンタクトプラグ２とからなる第二層間膜層１３が形成されている。コンタクトプラグ２は前記ローカル配線などに接続されている。
＜多層配線部＞
層間膜層９５上には、多層配線部９６が形成されている。多層配線部９６は、前記層間膜層側に形成された第（１）配線層２０から前記層間膜層と反対側に形成された第（ｎ）配線層８０までｎ層の配線層が積層されてなる。
層間膜層９５上には、多層配線部９６が形成されている。多層配線部９６は、前記層間膜層側に形成された第（１）配線層２０から前記層間膜層と反対側に形成された第（ｎ）配線層８０までｎ層の配線層が積層されてなる。
＜第（１）配線層＞
第二層間膜層１３上に、第（１）配線層２０が形成されている。第（１）配線層２０は、複数の第（１）配線部２２と、第（１）パッド部２３と、エアーギャップ部とからなる。
第（１）配線部２２は、コンタクトプラグ２と接続されている。なお、図１に示す第（１）配線部２２は、ライン状に形成された第（１）配線部２２の幅方向の断面を示している。つまり、図１において、第（１）配線部２２のラインは紙面に垂直な方向に形成されている。
また、第（１）パッド部２３は、第（１）配線部２２およびコンタクトプラグ２とは電気的に絶縁されている。
第二層間膜層１３上に、第（１）配線層２０が形成されている。第（１）配線層２０は、複数の第（１）配線部２２と、第（１）パッド部２３と、エアーギャップ部とからなる。
第（１）配線部２２は、コンタクトプラグ２と接続されている。なお、図１に示す第（１）配線部２２は、ライン状に形成された第（１）配線部２２の幅方向の断面を示している。つまり、図１において、第（１）配線部２２のラインは紙面に垂直な方向に形成されている。
また、第（１）パッド部２３は、第（１）配線部２２およびコンタクトプラグ２とは電気的に絶縁されている。
＜第（２）配線層＞
第（１）配線層２０上に、第（２）配線層３０が形成されている。第（２）配線層３０は、第（２）配線部３２と、第（２）パッド部３３と、エアーギャップ部とからなる。第（２）配線部３２は、面内の所定の位置を連結するように面内配線されるとともに、層間膜層側に向けて突出して形成されたコンタクトプラグ３２ｂにより第（１）配線部２２に接続されて上下の配線部を連結している。
また、第（２）パッド部３３は、層間膜層側に向けて突出して形成されたコンタクトプラグ３３ｂにより第（１）パッド部２３に接続されている。
第（１）配線層２０上に、第（２）配線層３０が形成されている。第（２）配線層３０は、第（２）配線部３２と、第（２）パッド部３３と、エアーギャップ部とからなる。第（２）配線部３２は、面内の所定の位置を連結するように面内配線されるとともに、層間膜層側に向けて突出して形成されたコンタクトプラグ３２ｂにより第（１）配線部２２に接続されて上下の配線部を連結している。
また、第（２）パッド部３３は、層間膜層側に向けて突出して形成されたコンタクトプラグ３３ｂにより第（１）パッド部２３に接続されている。
＜第（３）配線層＞
第（２）配線層３０上に、第（３）配線層４０が形成されている。第（３）配線層４０は、第（３）配線部４２と、第（３）パッド部４３と、エアーギャップ部とからなる。第（３）配線部４２は、面内の所定の位置を連結するように面内配線されるとともに、層間膜層側に向けて突出して形成されたコンタクトプラグ４２ｂにより第（２）配線部３２に接続されて上下の配線部を連結している。
また、第（３）パッド部４３は、層間膜層側に向けて突出して形成されたコンタクトプラグ４３ｂにより第（２）パッド部３３に接続されている。
第（２）配線層３０上に、第（３）配線層４０が形成されている。第（３）配線層４０は、第（３）配線部４２と、第（３）パッド部４３と、エアーギャップ部とからなる。第（３）配線部４２は、面内の所定の位置を連結するように面内配線されるとともに、層間膜層側に向けて突出して形成されたコンタクトプラグ４２ｂにより第（２）配線部３２に接続されて上下の配線部を連結している。
また、第（３）パッド部４３は、層間膜層側に向けて突出して形成されたコンタクトプラグ４３ｂにより第（２）パッド部３３に接続されている。
＜第（ｎ−２）配線層＞
第（２）配線層３０および第（３）配線層４０と同様な構成で、第（ｎ−２）配線層６０までの各層が連続して形成されている（図示略）。第（ｎ−２）配線層６０は、第（ｎ−２）配線部６２と、第（ｎ−２）パッド部６３と、エアーギャップ部とからなる。第（ｎ−２）配線部６２は、面内の所定の位置を連結するように面内配線されるとともに、層間膜層側に向けて突出して形成されたコンタクトプラグ６２ｂにより第（ｎ−３）配線部に接続されて上下の配線部を連結している。
また、第（ｎ−２）パッド部６３は、層間膜層側に向けて突出して形成されたコンタクトプラグ（図示略）により第（ｎ−３）パッド部に接続されている。
第（２）配線層３０および第（３）配線層４０と同様な構成で、第（ｎ−２）配線層６０までの各層が連続して形成されている（図示略）。第（ｎ−２）配線層６０は、第（ｎ−２）配線部６２と、第（ｎ−２）パッド部６３と、エアーギャップ部とからなる。第（ｎ−２）配線部６２は、面内の所定の位置を連結するように面内配線されるとともに、層間膜層側に向けて突出して形成されたコンタクトプラグ６２ｂにより第（ｎ−３）配線部に接続されて上下の配線部を連結している。
また、第（ｎ−２）パッド部６３は、層間膜層側に向けて突出して形成されたコンタクトプラグ（図示略）により第（ｎ−３）パッド部に接続されている。
＜第（ｎ−１）配線層＞
第（ｎ−２）配線層６０上に、第（ｎ−１）配線層７０が形成されている。第（ｎ−１）配線層７０は、第（ｎ−１）配線部７２と、第（ｎ−１）パッド部７３と、エアーギャップ部とからなる。第（ｎ−１）配線７２は、面内の所定の位置を連結するように面内配線されるとともに、層間膜層側に向けて突出して形成されたコンタクトプラグ７２ｂにより第（ｎ−１）配線部７２に接続されて上下の配線部を連結している。
また、第（ｎ−１）パッド部７３は、層間膜層側に向けて突出して形成されたコンタクトプラグ７３ｂにより第（ｎ−２）パッド部６３に接続されている。
第（ｎ−２）配線層６０上に、第（ｎ−１）配線層７０が形成されている。第（ｎ−１）配線層７０は、第（ｎ−１）配線部７２と、第（ｎ−１）パッド部７３と、エアーギャップ部とからなる。第（ｎ−１）配線７２は、面内の所定の位置を連結するように面内配線されるとともに、層間膜層側に向けて突出して形成されたコンタクトプラグ７２ｂにより第（ｎ−１）配線部７２に接続されて上下の配線部を連結している。
また、第（ｎ−１）パッド部７３は、層間膜層側に向けて突出して形成されたコンタクトプラグ７３ｂにより第（ｎ−２）パッド部６３に接続されている。
＜第（ｎ）配線層＞
第（ｎ−１）配線層７０上に、第（ｎ）配線層８０が形成されている。第（ｎ）配線層８０は、第（ｎ）配線部８２と、エアーギャップ部とからなる。図１に示す第（ｎ）配線８２は、ライン状に形成された第（ｎ）配線部８２の長手方向の断面を示している。つまり、図１において、第（ｎ）配線部８２のラインは紙面に水平な方向に形成されている。
第（ｎ）配線部８２には、層間膜層側に向けて突出して形成されたコンタクトプラグ８２ｂが設けられており、コンタクトプラグ８２ｂは第（ｎ−１）配線部７２に接続されて上下の配線部を連結するとともに、第（ｎ−１）パッド部７３に接続されている。
第（ｎ−１）配線層７０上に、第（ｎ）配線層８０が形成されている。第（ｎ）配線層８０は、第（ｎ）配線部８２と、エアーギャップ部とからなる。図１に示す第（ｎ）配線８２は、ライン状に形成された第（ｎ）配線部８２の長手方向の断面を示している。つまり、図１において、第（ｎ）配線部８２のラインは紙面に水平な方向に形成されている。
第（ｎ）配線部８２には、層間膜層側に向けて突出して形成されたコンタクトプラグ８２ｂが設けられており、コンタクトプラグ８２ｂは第（ｎ−１）配線部７２に接続されて上下の配線部を連結するとともに、第（ｎ−１）パッド部７３に接続されている。
＜連結配線層＞
第（２）配線層３０から第（ｎ−１）配線層７０まで配線層が積層されて、連結配線層９２とされている。
連結配線層９２は、第（ｎ）配線部８２と第（１）配線部２２とを連結する連結配線部５３、５４と、連結配線部５３、５４と同一の配線材料からなり、第（ｎ）配線部８２を層間膜層側から支持し、第（１）配線部２２と電気的に絶縁された柱状の支持体５１と、第（ｎ）配線部８２、第（１）配線部２２、連結配線部５３、５４及び柱状の支持体５１との間に設けられたエアーギャップ部９６ｃと、を備えている。
第（２）配線層３０から第（ｎ−１）配線層７０まで配線層が積層されて、連結配線層９２とされている。
連結配線層９２は、第（ｎ）配線部８２と第（１）配線部２２とを連結する連結配線部５３、５４と、連結配線部５３、５４と同一の配線材料からなり、第（ｎ）配線部８２を層間膜層側から支持し、第（１）配線部２２と電気的に絶縁された柱状の支持体５１と、第（ｎ）配線部８２、第（１）配線部２２、連結配線部５３、５４及び柱状の支持体５１との間に設けられたエアーギャップ部９６ｃと、を備えている。
＜柱状の支持体＞
図１に示すように、第（１）パッド部２３の直上に第（２）パッド部３３から第（ｎ−１）パッド部７３まで連続して形成されて、柱状の支持体５１が形成されている。これにより、柱状の支持体５１は、第（ｎ）配線部８２を層間膜層側から支持して、第（ｎ）配線部８２のたわみを少なくすることができる。
また、柱状の支持体５１は、第１配線部２２から第（ｎ−１）配線部７２までの配線部と電気的に絶縁されている。これにより、柱状の支持体５１が、半導体素子１０２の動作に影響を及ぼすことはない。
柱状の支持体５１の形状は、特に限定されるものではなく、柱状、直方体状または円柱状などとすることができる。
図１に示すように、第（１）パッド部２３の直上に第（２）パッド部３３から第（ｎ−１）パッド部７３まで連続して形成されて、柱状の支持体５１が形成されている。これにより、柱状の支持体５１は、第（ｎ）配線部８２を層間膜層側から支持して、第（ｎ）配線部８２のたわみを少なくすることができる。
また、柱状の支持体５１は、第１配線部２２から第（ｎ−１）配線部７２までの配線部と電気的に絶縁されている。これにより、柱状の支持体５１が、半導体素子１０２の動作に影響を及ぼすことはない。
柱状の支持体５１の形状は、特に限定されるものではなく、柱状、直方体状または円柱状などとすることができる。
図１では、一本の第（ｎ）配線部８２に対して一つの柱状の支持体５１を連結する例を示している。しかし、第（ｎ）配線部８２を支える数はこれに限られるものではなく、たとえば、一本の第（ｎ）配線部８２に対して複数の柱状の支持体５１が設けられていてもよい。第（ｎ）配線部８２のたわみを軽減するのに必要な柱状の支持体５１の数は、第（ｎ）配線部８２の寸法や屈曲部の数、第（ｎ）配線部８２と第（１）配線部２２との間の距離によって変わる。
たとえば、第（１）パッド部２３の幅を広くして、幅方向の両端部の２箇所に第（２）パッド部３３を設けて、２本の柱状の支持体を形成する構成としてもよい。これにより、第（ｎ）配線部８２をより強固に支持することができる。
たとえば、第（１）パッド部２３の幅を広くして、幅方向の両端部の２箇所に第（２）パッド部３３を設けて、２本の柱状の支持体を形成する構成としてもよい。これにより、第（ｎ）配線部８２をより強固に支持することができる。
また、第（ｎ）配線部８２の長手方向で任意の位置に複数の柱状の支持体５１が形成されていてもよい。第（ｎ）配線部８２の長手方向で柱状の支持体５１を設置する位置は、柱状の支持体５１と連結配線部５３の連結位置の間の距離または柱状の支持体５１と連結配線部５４の連結位置の間の距離を少なくとも１．５ｍｍ未満とすることが好ましい。これにより、第（ｎ）配線部８２を第（１）配線部２２に接触させる程度まで前記長距離配線をたわませることがない。なお、図１に示すように、柱状の支持体５１は、連結配線部５３の連結位置と連結配線部５４の連結位置のほぼ中心に配置することが好ましい。これにより、バランスよく第（ｎ）配線部８２を支えることができる。
なお、第（ｎ）配線部８２の長手方向で柱状の支持体５１を設置する位置は、銅配線の配線長と最大たわみ量との関係を力学的な計算によって調べて決定した。前記最大たわみ量とは、銅配線の両端をコンタクトプラグで支持したとき、前記銅配線が自重により前記２つのコンタクトプラグの中点で示す最大の変化量である。
図２は、この計算によって得られた銅配線の配線長と最大たわみ量との関係を示すグラフである。計算には、幅１μｍ、高さ７００ｎｍの銅配線を用いた。
図２は、この計算によって得られた銅配線の配線長と最大たわみ量との関係を示すグラフである。計算には、幅１μｍ、高さ７００ｎｍの銅配線を用いた。
図２に示すように、前記銅配線の配線長を１．５ｍｍ（１５００ｎｍ）まで変化させたとき、最大たわみ量は、配線長が１０から３００ｎｍまでの範囲で急激に増加し、配線長が３００ｎｍ以降は一定の割合で徐々に増加する傾向が見られた。配線長が１．５ｍｍで最大たわみ量は約５００ｎｍに達した。これは、第（１）配線と接触するおそれがある量であった。
一方、このコンタクトプラグ間の中点に本発明の柱状の支持体５１を追加し、実効的な配線長を半分にすると、最大たわみ量は３０ｎｍ以下に低減された。
一方、このコンタクトプラグ間の中点に本発明の柱状の支持体５１を追加し、実効的な配線長を半分にすると、最大たわみ量は３０ｎｍ以下に低減された。
つまり、第（ｎ）配線部８２の連結部間の距離が１．５ｍｍ以上の場合には、第（ｎ）配線部８２が自重によりたわみ、第（ｎ）配線部８２が第（１）配線部２２と接触して上下配線部同士がショートしたり、第（ｎ）配線部８２の破断などの問題を引き起こす場合が発生する。
しかし、第（ｎ）配線部８２の連結部間の距離が１．５ｍｍ未満の場合には、第（ｎ）配線部８２が自重によりたわむ度合いが小さいので、第（ｎ）配線部８２と第（１）配線部２２とを接触させるおそれはない。
しかし、第（ｎ）配線部８２の連結部間の距離が１．５ｍｍ未満の場合には、第（ｎ）配線部８２が自重によりたわむ度合いが小さいので、第（ｎ）配線部８２と第（１）配線部２２とを接触させるおそれはない。
＜連結配線部＞
図１に示すように、第（２）配線部３２から第（ｎ−１）配線部７２までの配線部が連続して形成されて、第（１）配線部線２２と第（ｎ）配線部８２とを連結する２つの連結配線部５３、５４が形成されている。
２つの連結配線部５３、５４は、柱状の支持体５１とは異なり、第（２）配線部３２から第（ｎ−１）配線部７２までの配線部がそれぞれ直上となるように形成されるわけではなく、各層の面内で配線部が引き回されて形成されている。これにより、任意の第（ｎ）配線部８２と任意の第（１）配線部２２を容易に接続できる構成とされている。
図１に示すように、第（２）配線部３２から第（ｎ−１）配線部７２までの配線部が連続して形成されて、第（１）配線部線２２と第（ｎ）配線部８２とを連結する２つの連結配線部５３、５４が形成されている。
２つの連結配線部５３、５４は、柱状の支持体５１とは異なり、第（２）配線部３２から第（ｎ−１）配線部７２までの配線部がそれぞれ直上となるように形成されるわけではなく、各層の面内で配線部が引き回されて形成されている。これにより、任意の第（ｎ）配線部８２と任意の第（１）配線部２２を容易に接続できる構成とされている。
＜エアーギャップ部＞
図１に示すように、第（ｎ）配線部８２、第（１）配線部２２、連結配線部５３、５４及び柱状の支持体５１との間には、エアーギャップ部９６ｃが設けられている。エアーギャップ部９６ｃは、多層配線部９６を構成する各層のエアーギャップ部が連通されて形成されている。
エアーギャップ部９６ｃは、第（ｎ）配線部８２、第（１）配線部２２および連結配線部５３、５４の間をそれぞれ離間して絶縁性を確保するので、各配線部の間の容量を低減することができる。
図１に示すように、第（ｎ）配線部８２、第（１）配線部２２、連結配線部５３、５４及び柱状の支持体５１との間には、エアーギャップ部９６ｃが設けられている。エアーギャップ部９６ｃは、多層配線部９６を構成する各層のエアーギャップ部が連通されて形成されている。
エアーギャップ部９６ｃは、第（ｎ）配線部８２、第（１）配線部２２および連結配線部５３、５４の間をそれぞれ離間して絶縁性を確保するので、各配線部の間の容量を低減することができる。
＜配線材料＞
連結配線部５３、５４並びに柱状の支持体５１の配線材料としては、導電性の高い材料であれば特に限定されない。たとえば、Ｃｕ、Ａｌなどの金属またはこれらを含有する合金などを挙げることができる。また、絶縁膜のウェットエッチングの選択性を確保できるものが好ましい。
また、連結配線部５３、５４並びに柱状の支持体５１の配線材料は、同一の材料を使用することが好ましい。これにより、半導体装置の製造工程において、連結配線部５３、５４および柱状の支持体５１を同時に一括して製造することができ、製造工程を簡略化することができる。
連結配線部５３、５４並びに柱状の支持体５１の配線材料としては、導電性の高い材料であれば特に限定されない。たとえば、Ｃｕ、Ａｌなどの金属またはこれらを含有する合金などを挙げることができる。また、絶縁膜のウェットエッチングの選択性を確保できるものが好ましい。
また、連結配線部５３、５４並びに柱状の支持体５１の配線材料は、同一の材料を使用することが好ましい。これにより、半導体装置の製造工程において、連結配線部５３、５４および柱状の支持体５１を同時に一括して製造することができ、製造工程を簡略化することができる。
＜ボンディングパッド＞
第（ｎ）配線層８０上に、ボンディングパッド９８が形成されている。なお、第（１）配線部２２には図示略の別のボンディングパッドが接続されており、ボンディングパッド９８と前記別のボンディングパッドとの間に電圧を印加して各配線部に電流を流すことにより、所定の半導体素子１０２を動作させることができる構成とされている。
第（ｎ）配線層８０上に、ボンディングパッド９８が形成されている。なお、第（１）配線部２２には図示略の別のボンディングパッドが接続されており、ボンディングパッド９８と前記別のボンディングパッドとの間に電圧を印加して各配線部に電流を流すことにより、所定の半導体素子１０２を動作させることができる構成とされている。
次に、本発明の実施形態である半導体装置の製造方法の一例について説明する。図３〜６は、本発明の実施形態である半導体装置の製造方法の一例を説明する工程断面図である。なお、図１で示した部材と同じ部材については同じ符号を付している。
本発明の実施形態である半導体装置の製造方法は、第（１）配線層から第（ｎ）配線層までの配線層形成工程と、エアーギャップ部形成工程とからなる多層配線部形成工程を有する。なお、本実施形態では多層配線部の第（１）配線層は層間膜層上に形成するので、層間膜層形成工程から説明する。
本発明の実施形態である半導体装置の製造方法は、第（１）配線層から第（ｎ）配線層までの配線層形成工程と、エアーギャップ部形成工程とからなる多層配線部形成工程を有する。なお、本実施形態では多層配線部の第（１）配線層は層間膜層上に形成するので、層間膜層形成工程から説明する。
＜層間膜層形成工程＞
図３は、層間膜層９５を形成した時点の工程断面図である。たとえば、以下のようにして、シリコン基板１０１上に層間膜層９５を形成する。なお、以下の層間膜層形成方法は一例として説明する公知の方法であり、この方法に限定されるものではない。
シリコン基板１０１の一面にトレンチ５を設けた後、トレンチ５に絶縁体を充填して素子分離領域８として、素子形成領域９を区画する。次に、素子形成領域９にＭＯＳトランジスタなどの半導体素子１０２を形成する。次に、半導体素子１０２を被覆するように絶縁膜３を形成して第一層間膜層１１を形成する。次に、第一層間膜層１１上に、キャパシタやローカル配線などからなるローカル配線層１２を形成する。さらに、ローカル配線層１２を覆うように絶縁膜１を形成した後、絶縁膜１を貫通するコンタクトプラグ２を形成して、第二層間膜層１３を形成する。以上のようにして、層間膜層９５を基板１０１上に形成する。
図３は、層間膜層９５を形成した時点の工程断面図である。たとえば、以下のようにして、シリコン基板１０１上に層間膜層９５を形成する。なお、以下の層間膜層形成方法は一例として説明する公知の方法であり、この方法に限定されるものではない。
シリコン基板１０１の一面にトレンチ５を設けた後、トレンチ５に絶縁体を充填して素子分離領域８として、素子形成領域９を区画する。次に、素子形成領域９にＭＯＳトランジスタなどの半導体素子１０２を形成する。次に、半導体素子１０２を被覆するように絶縁膜３を形成して第一層間膜層１１を形成する。次に、第一層間膜層１１上に、キャパシタやローカル配線などからなるローカル配線層１２を形成する。さらに、ローカル配線層１２を覆うように絶縁膜１を形成した後、絶縁膜１を貫通するコンタクトプラグ２を形成して、第二層間膜層１３を形成する。以上のようにして、層間膜層９５を基板１０１上に形成する。
＜第（１）配線層形成工程＞
第（１）配線層形成工程は、層間膜層９５上に、第（１）配線部２２と、第（１）パッド部２３と、第（１）絶縁膜２１とからなる第（１）配線層２０を形成する工程である。なお、第（１）配線層２０は、次のシングルダマシンプロセスにより形成する。
まず、絶縁膜１上に、第（１）絶縁膜２１を形成する。次に、第（１）絶縁膜２１に、溝部とパッド形状の開口部とを互いに接触しないようにフォトリソグラフィ法とドライエッチング法によって形成する。次に、前記溝部および前記開口部に同時に、メッキ法によって配線材料である銅（Ｃｕ）を充填する。その後、第（１）絶縁膜２１の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などにより平坦化して、第（１）配線層２０を形成する。
図４は、第（１）配線層２０を形成した時点の工程断面図である。前記溝部に埋め込まれた配線材料は第（１）配線部２２とされ、前記開口部に埋め込まれた配線材料は第（１）パッド部２３とされる。
第（１）配線層形成工程は、層間膜層９５上に、第（１）配線部２２と、第（１）パッド部２３と、第（１）絶縁膜２１とからなる第（１）配線層２０を形成する工程である。なお、第（１）配線層２０は、次のシングルダマシンプロセスにより形成する。
まず、絶縁膜１上に、第（１）絶縁膜２１を形成する。次に、第（１）絶縁膜２１に、溝部とパッド形状の開口部とを互いに接触しないようにフォトリソグラフィ法とドライエッチング法によって形成する。次に、前記溝部および前記開口部に同時に、メッキ法によって配線材料である銅（Ｃｕ）を充填する。その後、第（１）絶縁膜２１の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などにより平坦化して、第（１）配線層２０を形成する。
図４は、第（１）配線層２０を形成した時点の工程断面図である。前記溝部に埋め込まれた配線材料は第（１）配線部２２とされ、前記開口部に埋め込まれた配線材料は第（１）パッド部２３とされる。
なお、ダマシン（Ｄａｍａｓｃｅｎｅ：埋め込み）プロセスは、絶縁膜に形成された溝や孔など金属などを埋め込んで配線を形成する配線形成技術の一つであって、たとえば、シリコン基板に配線のための溝を形成して、前記溝を埋めるように金属を蒸着した後に、前記金属の表面を機械的研磨して平坦に加工して、配線を形成する。
ダマシン（Ｄａｍａｓｃｅｎｅ）プロセスには、プラグ用金属と配線用金属を２段階に分けて埋め込むシングルダマシン（Ｓｉｎｇｌｅ−Ｄａｍａｓｃｅｎｅ）プロセスや、プラグ用金属と配線用金属を一括して埋め込むデュアルダマシン（Ｄｕａｌ−Ｄａｍａｓｃｅｎｅ）プロセスなどがある。
ダマシン（Ｄａｍａｓｃｅｎｅ）プロセスには、プラグ用金属と配線用金属を２段階に分けて埋め込むシングルダマシン（Ｓｉｎｇｌｅ−Ｄａｍａｓｃｅｎｅ）プロセスや、プラグ用金属と配線用金属を一括して埋め込むデュアルダマシン（Ｄｕａｌ−Ｄａｍａｓｃｅｎｅ）プロセスなどがある。
＜第（２）配線層形成工程＞
第（２）配線層形成工程は、第（１）配線層２０上に、第（２）配線部３２と、第（２）パッド部３３と、第（２）絶縁膜３１とからなる第（２）配線層３０を形成する工程である。なお、第（２）配線層３０は、次のデュアルダマシンプロセスにより形成する。
まず、第（１）配線層２０上に、第（２）絶縁膜３１を形成する。次に、第（２）絶縁膜３１に、溝部とパッド形状の開口部とを互いに接触しないようにフォトリソグラフィ法とドライエッチング法によって形成する。なお、前記溝部には第（１）配線部２２の表面を一部露出させる孔部を設け、前記開口部には第（１）パッド部２３の表面を一部露出させる孔部を設ける。
第（２）配線層形成工程は、第（１）配線層２０上に、第（２）配線部３２と、第（２）パッド部３３と、第（２）絶縁膜３１とからなる第（２）配線層３０を形成する工程である。なお、第（２）配線層３０は、次のデュアルダマシンプロセスにより形成する。
まず、第（１）配線層２０上に、第（２）絶縁膜３１を形成する。次に、第（２）絶縁膜３１に、溝部とパッド形状の開口部とを互いに接触しないようにフォトリソグラフィ法とドライエッチング法によって形成する。なお、前記溝部には第（１）配線部２２の表面を一部露出させる孔部を設け、前記開口部には第（１）パッド部２３の表面を一部露出させる孔部を設ける。
次に、前記溝部および前記開口部に同時に、メッキ法によって配線材料である銅を充填する。その後、第（２）絶縁膜３１の上面をＣＭＰなどにより平坦化して、第（２）配線層３０を形成する。
図５は、第（２）配線層３０を形成した時点の工程断面図である。前記溝部に埋め込まれた配線材料は第（２）配線部３２とされ、前記開口部に埋め込まれた配線材料は第（２）パッド部３３とされる。また、それぞれの孔部に埋め込まれた配線材料は、コンタクトプラグ３２ｂ、３３ｂとされる。
図５は、第（２）配線層３０を形成した時点の工程断面図である。前記溝部に埋め込まれた配線材料は第（２）配線部３２とされ、前記開口部に埋め込まれた配線材料は第（２）パッド部３３とされる。また、それぞれの孔部に埋め込まれた配線材料は、コンタクトプラグ３２ｂ、３３ｂとされる。
第（２）配線層形成工程と同様にして、第（３）配線層４０から第（ｎ−１）配線層７０までをデュアルダマシンプロセスにより形成する。
なお、第（２）配線層形成工程から第（ｎ−１）配線層７０までの工程が、連結配線層９２を形成する工程である。これにより、第（１）配線層２０上に、連結配線部５３、５４と、連結配線部５３、５４と同一の配線材料からなり、第（１）配線部２２と電気的に絶縁された柱状の支持体５１と、絶縁膜３１、４１、６１、７１とからなる連結配線層９２を形成する。
なお、第（２）配線層形成工程から第（ｎ−１）配線層７０までの工程が、連結配線層９２を形成する工程である。これにより、第（１）配線層２０上に、連結配線部５３、５４と、連結配線部５３、５４と同一の配線材料からなり、第（１）配線部２２と電気的に絶縁された柱状の支持体５１と、絶縁膜３１、４１、６１、７１とからなる連結配線層９２を形成する。
＜第（ｎ）配線層形成工程＞
第（ｎ）配線層形成工程は、第（ｎ−１）配線層７０上に、第（ｎ）配線部８２と第（ｎ）絶縁膜８１とからなる第（ｎ）配線層８０を形成する工程である。なお、第（ｎ）配線層８０は、デュアルダマシンプロセスにより形成する。
まず、第（ｎ−１）配線層７０上に、第（ｎ）絶縁膜８１を形成する。次に、第（ｎ）絶縁膜８１に、溝部を互いに接触しないようにフォトリソグラフィ法とドライエッチング法によって形成する。なお、前記溝部には、第（ｎ−１）配線部７２の表面を一部露出させる孔部と、第（ｎ−１）パッド部７３の表面を一部露出させる孔部とを設ける。
次に、前記溝部および前記孔部にメッキ法によって配線材料である銅を充填する。その後、第（ｎ）絶縁膜８１の上面をＣＭＰ法などにより平坦化して、第（ｎ）配線層８０を形成する。
図６は、第（ｎ）配線層８０を形成した時点の工程断面図である。前記溝部に埋め込まれた配線材料は第（ｎ）配線部８２とされ、前記孔部に埋め込まれた配線材料はコンタクト８２ｂとされる。
次に、公知の手法により、第（ｎ）配線層８２上に、ボンディングパッド９８を形成する。
第（ｎ）配線層形成工程は、第（ｎ−１）配線層７０上に、第（ｎ）配線部８２と第（ｎ）絶縁膜８１とからなる第（ｎ）配線層８０を形成する工程である。なお、第（ｎ）配線層８０は、デュアルダマシンプロセスにより形成する。
まず、第（ｎ−１）配線層７０上に、第（ｎ）絶縁膜８１を形成する。次に、第（ｎ）絶縁膜８１に、溝部を互いに接触しないようにフォトリソグラフィ法とドライエッチング法によって形成する。なお、前記溝部には、第（ｎ−１）配線部７２の表面を一部露出させる孔部と、第（ｎ−１）パッド部７３の表面を一部露出させる孔部とを設ける。
次に、前記溝部および前記孔部にメッキ法によって配線材料である銅を充填する。その後、第（ｎ）絶縁膜８１の上面をＣＭＰ法などにより平坦化して、第（ｎ）配線層８０を形成する。
図６は、第（ｎ）配線層８０を形成した時点の工程断面図である。前記溝部に埋め込まれた配線材料は第（ｎ）配線部８２とされ、前記孔部に埋め込まれた配線材料はコンタクト８２ｂとされる。
次に、公知の手法により、第（ｎ）配線層８２上に、ボンディングパッド９８を形成する。
＜エアーギャップ部形成工程＞
エアーギャップ部形成工程は、第（１）絶縁膜２１から第（ｎ）絶縁膜８１までの絶縁膜を除去して、多層配線部９６にエアーギャップ部９６ｃを形成する工程である。エアーギャップ部９６ｃを形成する工程は、ウェットエッチングによって行われることが好ましい。これにより、エアーギャップ部９６ｃの形状が複雑な形状であっても、完全に前記絶縁膜を除去することができる。
なお、工程図では省略したが、第（１）配線層２０を形成する前に、第（１）絶縁膜２１から第（ｎ）絶縁膜８１までの絶縁膜の材料とは異なる材料からなるエッチングストッパー層を形成している。これにより、前記ウェットエッチングにより、層間膜層９５の絶縁膜１、３を除去することなく、第（１）絶縁膜２１から第（ｎ）絶縁膜８１までの絶縁膜を除去することができる。具体的には、たとえば、シリコン窒化膜からなるエッチングストッパー層を形成した後、第（１）絶縁膜２１から第（ｎ）絶縁膜８１までをシリコン酸化膜で形成する。
以上の工程により、図１に示す半導体装置１１１を形成する。
エアーギャップ部形成工程は、第（１）絶縁膜２１から第（ｎ）絶縁膜８１までの絶縁膜を除去して、多層配線部９６にエアーギャップ部９６ｃを形成する工程である。エアーギャップ部９６ｃを形成する工程は、ウェットエッチングによって行われることが好ましい。これにより、エアーギャップ部９６ｃの形状が複雑な形状であっても、完全に前記絶縁膜を除去することができる。
なお、工程図では省略したが、第（１）配線層２０を形成する前に、第（１）絶縁膜２１から第（ｎ）絶縁膜８１までの絶縁膜の材料とは異なる材料からなるエッチングストッパー層を形成している。これにより、前記ウェットエッチングにより、層間膜層９５の絶縁膜１、３を除去することなく、第（１）絶縁膜２１から第（ｎ）絶縁膜８１までの絶縁膜を除去することができる。具体的には、たとえば、シリコン窒化膜からなるエッチングストッパー層を形成した後、第（１）絶縁膜２１から第（ｎ）絶縁膜８１までをシリコン酸化膜で形成する。
以上の工程により、図１に示す半導体装置１１１を形成する。
本発明の実施形態である半導体装置１１１は、半導体素子１０２を含む層間膜層９５と、層間膜層９５上に備えられ、エアーギャップ部９６ｃを有する多層配線部９６と、層間膜層９５の上に立設され、多層配線部９６を構成する複数の配線部のうちいずれか一つの配線部を支持するものであって、前記配線部と同一の材料からなり、前記一の配線部のみと電気的に接続された柱状の支持体５１と、を具備してなる構成なので、柱状の支持体５１が、多層配線部９６を構成する複数の配線部のうちいずれか一つの配線部を支えて、配線部として１ｍｍ以上の長さの長距離配線を用いても、前記長距離配線のたわみを少なくして、上下配線部同士のショートや、前記長距離配線の破断を抑制することができる。
本発明の実施形態である半導体装置１１１は、半導体素子１０２を含むとともに、上面にコンタクトプラグ２が露出されてなる層間膜層９５と、層間膜層９５上に、エアーギャップ部９６ｃを挟んで順次積層された複数の配線部と、前記複数の配線部同士を、その積層方向に沿って接続するとともに、各配線部同士を離間して支持するコンタクトプラグと、層間膜層９５の上に立設され、前記複数の配線部のうちいずれか一つの配線部を支持するものであって、前記配線部と同一の材料からなり、前記一の配線部のみと電気的に接続された柱状の支持体５１と、を具備してなる構成なので、柱状の支持体５１が、多層配線部９６を構成する複数の配線部のうちいずれか一つの配線部を支えることができ、配線部として１ｍｍ以上の長さの長距離配線を用いても、前記長距離配線のたわみを少なくして、上下配線部同士のショートや、前記長距離配線の破断を抑制することができる。
本発明の実施形態である半導体装置１１１の製造方法は、半導体素子１０２を含むとともに、上面にコンタクトプラグ２が露出されてなる層間膜層９５上に、配線部と絶縁膜とを有する複数の配線層を形成して、前記配線部同士を離間して支持するコンタクトプラグにより、前記配線部同士をその積層方向に沿って接続するとともに、前記複数の配線部のうちいずれか一つの配線部を支持するものであって、前記配線部と同一の材料からなり、前記一の配線部のみと電気的に接続された柱状の支持体５１を形成する配線層形成工程と、前記絶縁膜を除去してエアーギャップ部９６ｃを形成する工程と、を具備する構成なので、前記配線部同士を離間して支持するコンタクトプラグにより、前記配線部同士をその積層方向に沿って接続してなる連結配線部５３、５４と柱状の支持体５１を同時に形成して、本発明の実施形態である半導体装置１１１を簡単に製造することができる。
本発明の実施形態である半導体装置１１１の製造方法は、配線層形成工程がダマシンプロセスを用いてなされる構成なので、前記配線部同士を離間して支持するコンタクトプラグにより、前記配線部同士をその積層方向に沿って接続してなる連結配線５３、５４と柱状の支持体５１を同時に形成して、本発明の半導体装置１１１を簡単に製造することができる。特に、連結配線部５３、５４及び柱状の支持体５１のコンタクトプラグを、デュアルダマシンプロセスで同時に作る構成なので、製造プロセスを簡単にすることができる。
本発明の実施形態である半導体装置１１１の製造方法は、エアーギャップ部９６ｃを形成する工程がウェットエッチングによって行われる構成なので、配線部のたわみを少なくしたエアーギャップ型の多層配線構造を有する半導体装置を容易に製造することができる。特に、エアーギャップ部９６ｃの形状が複雑な形状であっても、容易に完全に絶縁膜を除去することができる。
（第２の実施形態）
図７は、本発明の実施形態である半導体装置の別の一例を示す断面図である。
図７に示すように、本発明の実施形態である半導体装置１１２は、連結配線部５３、５４および柱状の支持体５１の側面に補強用薄膜２４が形成されているほかは、第一の実施形態で示した半導体装置１１１と同様の構成とされている。なお、第一の実施形態で示した半導体装置で用いた部材と同一の部材については同一の符号を付して示している。
図７は、本発明の実施形態である半導体装置の別の一例を示す断面図である。
図７に示すように、本発明の実施形態である半導体装置１１２は、連結配線部５３、５４および柱状の支持体５１の側面に補強用薄膜２４が形成されているほかは、第一の実施形態で示した半導体装置１１１と同様の構成とされている。なお、第一の実施形態で示した半導体装置で用いた部材と同一の部材については同一の符号を付して示している。
補強用薄膜２４は、配線材料よりも高いヤング率を有する材料（以下、補強材料）からなることが好ましい。これにより、連結配線部５３、５４および柱状の支持体５１に貼り合わせ梁の構造を持たせて強度を高めることができる。
なお、ヤング（Ｙｏｕｎｇ）率は、材料の引っ張り／圧縮力に対する剛性特性を示す数値であって、弾性率の一種であり、伸び弾性率ともよばれる。たとえば、銅（Ｃｕ）のヤング率は１１０〜１３０ＧＰａであり、アルミ合金のヤング率は６９ＧＰａである。
なお、ヤング（Ｙｏｕｎｇ）率は、材料の引っ張り／圧縮力に対する剛性特性を示す数値であって、弾性率の一種であり、伸び弾性率ともよばれる。たとえば、銅（Ｃｕ）のヤング率は１１０〜１３０ＧＰａであり、アルミ合金のヤング率は６９ＧＰａである。
補強用薄膜２４は、連結配線部５３、５４および柱状の支持体５１の側面に形成したが、これに限られるものではなく、第（１）配線部２２の層間膜層と反対側の面、第（ｎ）配線部８２の層間膜層側の面などに形成してもよい。更に、補強用薄膜２４は、これらの面のいずれか一面だけに形成してもよく、複数の面に形成してもよい。
前記補強材料は、配線材料よりも低い密度を有する材料が用いられることがより好ましい。これにより多層配線部９６を軽量化して、半導体装置自体を軽量化することができる。
前記補強材料は、配線材料よりも低い密度を有する材料が用いられることがより好ましい。これにより多層配線部９６を軽量化して、半導体装置自体を軽量化することができる。
次に、上記補強用薄膜２４を有する多層配線部を備えた半導体装置の製造方法について説明する。なお、本発明の実施形態である半導体装置の製造方法は、多層配線部９６の形成工程で補強用薄膜２４を形成する工程を追加した以外は、第一の実施形態で示した半導体装置の製造方法と同一である。そのため、多層配線部９６の形成工程について以下説明する。多層配線部９６の形成工程は、次の第（１）配線層から第（ｎ）配線層までの配線層形成工程を有する。
＜第（１）配線層形成工程＞
第（１）配線層形成工程は、層間膜層９５上に、補強用薄膜２４と、第（１）配線部２２と、第（１）パッド部２３と、第（１）絶縁膜２１とからなる第（１）配線層２０を形成する工程である。なお、シングルダマシンプロセスにより第（１）配線層２０を形成する。
まず、絶縁膜１上に、第（１）絶縁膜２１を形成する。次に、第（１）絶縁膜２１に、溝部とパッド形状の開口部とを互いに接触しないようにフォトリソグラフィ法とドライエッチング法によって形成する。
次に、スパッタ法または蒸着法などを用いて、所定の金属からなる補強材料を少なくとも前記溝部と前記開口部の内壁面を覆うように成膜する。
次に、前記溝部および前記開口部に同時に、メッキ法によって配線材料である銅を充填する。その後、第（１）絶縁膜２１の上面をＣＭＰ法などにより平坦化して第（１）配線層２０を形成する。なお、このＣＭＰ法により、第（１）絶縁膜２１の上面に成膜された補強材料が除去される。
前記溝部に埋め込まれた配線材料は第（１）配線部２２とされ、前記開口部に埋め込まれた配線材料は第（１）パッド部２３とされる。第（１）配線部２２および第（１）パッド部２３の側面には補強用薄膜２４が形成されている。
第（１）配線層形成工程は、層間膜層９５上に、補強用薄膜２４と、第（１）配線部２２と、第（１）パッド部２３と、第（１）絶縁膜２１とからなる第（１）配線層２０を形成する工程である。なお、シングルダマシンプロセスにより第（１）配線層２０を形成する。
まず、絶縁膜１上に、第（１）絶縁膜２１を形成する。次に、第（１）絶縁膜２１に、溝部とパッド形状の開口部とを互いに接触しないようにフォトリソグラフィ法とドライエッチング法によって形成する。
次に、スパッタ法または蒸着法などを用いて、所定の金属からなる補強材料を少なくとも前記溝部と前記開口部の内壁面を覆うように成膜する。
次に、前記溝部および前記開口部に同時に、メッキ法によって配線材料である銅を充填する。その後、第（１）絶縁膜２１の上面をＣＭＰ法などにより平坦化して第（１）配線層２０を形成する。なお、このＣＭＰ法により、第（１）絶縁膜２１の上面に成膜された補強材料が除去される。
前記溝部に埋め込まれた配線材料は第（１）配線部２２とされ、前記開口部に埋め込まれた配線材料は第（１）パッド部２３とされる。第（１）配線部２２および第（１）パッド部２３の側面には補強用薄膜２４が形成されている。
＜第（２）配線層形成工程〜第（ｎ−１）配線層形成工程＞
第（１）配線層形成工程と同様に、溝部と開口部を形成後、前記溝部と前記開口部にメッキ法によって配線材料である銅を充填する前に、スパッタ法または蒸着法などを用いて、補強材料を少なくとも前記溝部と前記開口部の内壁面を覆うように成膜する以外は第一の実施形態と同様にして、第（２）配線層形成工程〜第（ｎ−１）配線層形成工程を行う。なお、前記溝部及び前記開口部にはそれぞれコンタクトプラグ用の孔部を設けている。
第（１）配線層形成工程と同様に、溝部と開口部を形成後、前記溝部と前記開口部にメッキ法によって配線材料である銅を充填する前に、スパッタ法または蒸着法などを用いて、補強材料を少なくとも前記溝部と前記開口部の内壁面を覆うように成膜する以外は第一の実施形態と同様にして、第（２）配線層形成工程〜第（ｎ−１）配線層形成工程を行う。なお、前記溝部及び前記開口部にはそれぞれコンタクトプラグ用の孔部を設けている。
＜第（ｎ）配線層形成工程＞
第（１）配線層形成工程と同様に、溝部と孔部を形成後、前記溝部と前記孔部にメッキ法によって配線材料である銅を充填する前に、スパッタ法または蒸着法などを用いて、補強材料を少なくとも前記孔部の内壁面を覆うように成膜する以外は第一の実施形態と同様にして、第（ｎ）配線層形成工程を行う。これにより、第（ｎ）配線層８２のコンタクト８２ｂの側面に補強用薄膜２４が形成される。
以上の工程により、連結配線部５３、５４および柱状の支持体５１の側面に補強用薄膜２４を形成した半導体装置１１２を形成することができる。
第（１）配線層形成工程と同様に、溝部と孔部を形成後、前記溝部と前記孔部にメッキ法によって配線材料である銅を充填する前に、スパッタ法または蒸着法などを用いて、補強材料を少なくとも前記孔部の内壁面を覆うように成膜する以外は第一の実施形態と同様にして、第（ｎ）配線層形成工程を行う。これにより、第（ｎ）配線層８２のコンタクト８２ｂの側面に補強用薄膜２４が形成される。
以上の工程により、連結配線部５３、５４および柱状の支持体５１の側面に補強用薄膜２４を形成した半導体装置１１２を形成することができる。
なお、第（２）配線層形成工程で、前記溝部と前記開口部にメッキ法によって配線材料である銅を充填した後に、スパッタ法または蒸着法などを用いて、補強材料を第（２）配線層３０の層間膜層と反対側の面に成膜してすることにより、第（２）配線部３２の層間膜層と反対側の面に補強用薄膜２４を形成することができる。第（３）配線層形成工程から第（ｎ−１）配線層形成工程でも同様に、補強用薄膜２４を形成することができる。
また、前記第（ｎ）配線層形成工程で、溝部と孔部を形成後、前記溝部と前記孔部にメッキ法によって配線材料である銅を充填する前に、スパッタ法または蒸着法などを用いて、補強材料を前記溝部の底面を覆うように成膜する以外は第一の実施形態と同様にして、第（ｎ）配線層形成工程を行う。これにより、第（ｎ）配線層８２の層間膜層側の面に補強用薄膜２４が形成される。
本発明の実施形態である半導体装置１１２は、配線部、コンタクトプラグ及び支持体５１の少なくとも一部が、配線材料より高いヤング率を有する補強材料からなる補強用薄膜２４によって被覆されている構成なので、配線部のたわみを少なくしたエアーギャップ型の多層配線構造を有する半導体装置を強化することができる。更に、配線部自体に強度を持たせることにより、柱状の支持体５１の数を減らして、製造工程を簡略化することができる。
本発明の実施形態である半導体装置１１２は、前記補強材料が、前記配線材料よりも低密度である構成なので、配線部のたわみを少なくしたエアーギャップ型の多層配線構造を有する半導体装置を強化するとともに、軽量化することができる。
以下、本発明を実施例に基づいて具体的に説明する。しかし、本発明はこれらの実施例にのみ限定されるものではない。
（実施例１）
配線材料をＣｕとして、８層の配線層からなる図１に示す半導体装置１０１を、第一の実施形態に示した半導体装置の製造方法を用いて製造した。第（８）配線部のたわみを少なくしたエアーギャップ型の多層配線構造を有する半導体装置を簡単に製造することができた。また、所定の評価プロセスを行ったが、上下配線部同士のショートや、第（８）配線部の破断などの問題は発生しなかった。
（実施例１）
配線材料をＣｕとして、８層の配線層からなる図１に示す半導体装置１０１を、第一の実施形態に示した半導体装置の製造方法を用いて製造した。第（８）配線部のたわみを少なくしたエアーギャップ型の多層配線構造を有する半導体装置を簡単に製造することができた。また、所定の評価プロセスを行ったが、上下配線部同士のショートや、第（８）配線部の破断などの問題は発生しなかった。
（実施例２）
配線材料をＡｌとした以外は、実施例１と同様にして、図１に示す半導体装置１０１を形成した。第（８）配線部のたわみを少なくしたエアーギャップ型の多層配線構造を有する半導体装置を簡単に製造することができた。また、所定の評価プロセスを行ったが、上下配線部同士のショートや、第（８）配線部の破断などの問題は発生しなかった。
配線材料をＡｌとした以外は、実施例１と同様にして、図１に示す半導体装置１０１を形成した。第（８）配線部のたわみを少なくしたエアーギャップ型の多層配線構造を有する半導体装置を簡単に製造することができた。また、所定の評価プロセスを行ったが、上下配線部同士のショートや、第（８）配線部の破断などの問題は発生しなかった。
（実施例３）
配線材料をＡｌ、補強材料をＣｕとして、８層の配線層からなる図１に示す半導体装置１０２を、第二の実施形態に示した半導体装置の製造方法を用いて製造した。第（８）配線部のたわみを少なくしたエアーギャップ型の多層配線構造を有する半導体装置を簡単に製造することができた。また、所定の評価プロセスを行ったが、上下配線部同士のショートや、第（８）配線部の破断などの問題は発生しなかった。
配線材料をＡｌ、補強材料をＣｕとして、８層の配線層からなる図１に示す半導体装置１０２を、第二の実施形態に示した半導体装置の製造方法を用いて製造した。第（８）配線部のたわみを少なくしたエアーギャップ型の多層配線構造を有する半導体装置を簡単に製造することができた。また、所定の評価プロセスを行ったが、上下配線部同士のショートや、第（８）配線部の破断などの問題は発生しなかった。
本発明は、製造が容易で、配線部のたわみを少なくしたエアーギャップ型の多層配線構造を有する半導体装置およびその製造方法に関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
１…絶縁膜、２…コンタクトプラグ、３…絶縁膜、５…トレンチ、６…ビア、８…素子分離領域、９…素子形成領域、１１…第一層間膜層、１２…ローカル配線層、１３…第二層間膜層、２０…配線層、２１…絶縁膜、２２…配線部、２３…パッド部、２４…補強用薄膜、３０…配線層、３１…絶縁膜、３２…配線部、３２ｂ…コンタクトプラグ、３３…パッド部、４０…配線層、４１…絶縁膜、４２…配線部、４２ｂ…コンタクトプラグ、４３…パッド部、５１…柱状の支持体、５３、５４…連結配線部、６０…配線層、６１…絶縁膜、６２…配線部、６３…パッド部、７０…配線層、７１…絶縁膜、７２…配線部、７２ｂ…コンタクトプラグ、７３…パッド部、８０…配線層、８１…絶縁膜、８２…配線部、８２ｂ…コンタクトプラグ、８３…パッド部、９２…連結配線層、９５…層間膜層、９６…多層配線部、９６ｃ…エアーギャップ部、９８…ボンディングパッド、１０１…シリコン基板、１０２…ＭＯＳトランジスタ（半導体素子）、１１１、１１２…半導体装置。
Claims (9)
- 半導体素子を含む層間膜層と、前記層間膜層上に備えられ、エアーギャップ部を有する多層配線部と、前記層間膜層の上に立設され、前記多層配線部を構成する複数の配線部のうちいずれか一つの配線部を支持するものであって、前記配線部と同一の材料からなり、前記一の配線部のみと電気的に接続された柱状の支持体と、を具備してなることを特徴とする半導体装置。
- 半導体素子を含むとともに、上面にコンタクトプラグが露出されてなる層間膜層と、
前記層間膜層上に、エアーギャップ部を挟んで順次積層された複数の配線部と、
前記複数の配線部同士を、その積層方向に沿って接続するとともに、各配線部同士を離間して支持するコンタクトプラグと、
前記層間膜層の上に立設され、前記複数の配線部のうちいずれか一つの配線部を支持するものであって、前記配線部と同一の材料からなり、前記一の配線部のみと電気的に接続された柱状の支持体と、を具備してなることを特徴とする半導体装置。 - 前記柱状の支持体は、複数のパッド部が前記配線部の積層方向に沿って積み重ねられてなるものであることを特徴とする請求項１または請求項２に記載の半導体装置。
- 前記柱状の支持体は、前記複数の配線部のうち前記層間膜層から最も離れた配線部を支持するものであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
- 前記配線部、前記コンタクトプラグ及び前記支持体の少なくとも一部が、前記配線材料より高いヤング率を有する材料からなる補強用薄膜によって被覆されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
- 前記補強用薄膜を構成する材料が、前記配線材料よりも低密度であることを特徴とする請求項５に記載の半導体装置。
- 半導体素子を含むとともに、上面にコンタクトプラグが露出されてなる層間膜層上に、配線部と絶縁膜とを有する複数の配線層を形成して、前記配線部同士を離間して支持するコンタクトプラグにより、前記配線部同士をその積層方向に沿って接続するとともに、前記複数の配線部のうちいずれか一つの配線部を支持するものであって、前記配線部と同一の材料からなり、前記一の配線部のみと電気的に接続された柱状の支持体を形成する配線層形成工程と、前記絶縁膜を除去してエアーギャップ部を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
- 前記配線層形成工程がダマシンプロセスを用いてなされることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記エアーギャップ部を形成する工程が、ウェットエッチングによって行われることを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
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| US12/605,504 US8258630B2 (en) | 2008-10-28 | 2009-10-26 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| JP2010108966A true JP2010108966A (ja) | 2010-05-13 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2008276484A Pending JP2010108966A (ja) | 2008-10-28 | 2008-10-28 | 半導体装置及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8258630B2 (ja) |
| JP (1) | JP2010108966A (ja) |
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| WO2013072955A1 (ja) | 2011-11-15 | 2013-05-23 | 株式会社Ｌｅａｐ | 多段転写金型の製造方法、その多段転写金型、及びそれによる部品 |
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| Publication number | Publication date |
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| US8258630B2 (en) | 2012-09-04 |
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|
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|
| A521 | Written amendment |
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|
| A02 | Decision of refusal |
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