KR102539779B1 - 반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR102539779B1
KR102539779B1 KR1020227023964A KR20227023964A KR102539779B1 KR 102539779 B1 KR102539779 B1 KR 102539779B1 KR 1020227023964 A KR1020227023964 A KR 1020227023964A KR 20227023964 A KR20227023964 A KR 20227023964A KR 102539779 B1 KR102539779 B1 KR 102539779B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor device
insulating layer
wiring
insulating
Prior art date
Application number
KR1020227023964A
Other languages
English (en)
Other versions
KR20220104273A (ko
Inventor
히로유키 카와시마
Original Assignee
소니 세미컨덕터 솔루션즈 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 세미컨덕터 솔루션즈 가부시키가이샤 filed Critical 소니 세미컨덕터 솔루션즈 가부시키가이샤
Publication of KR20220104273A publication Critical patent/KR20220104273A/ko
Application granted granted Critical
Publication of KR102539779B1 publication Critical patent/KR102539779B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical & Material Sciences (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)

Abstract

[과제] 공극에 의해 배선 사이 용량이 저감되면서, 또한 기계 강도 및 신뢰성이 유지된 반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법을 제공한다.
[해결 수단] 절연층과 확산방지층이 교대로 적층되고, 내부에 배선이 마련된 다층 배선층과, 상기 다층 배선층의 일방의 표면부터 적어도 하나 이상의 절연층을 관통하여 마련되고, 내측이 보호측벽으로 덮여진 스루홀과, 상기 스루홀의 직하의 적어도 하나 이상의 절연층에 마련된 공극을 구비하는, 반도체 장치.

Description

반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE, IMAGE PICKUP DEVICE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 개시는, 반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법에 관한 것이다.
근래, 반도체 장치의 미세화에 수반하여, 반도체 장치의 동작 속도를 저하시키는 요인으로서, 배선에 의한 신호의 지연이 주목되고 있다. 구체적으로는, 반도체 장치의 미세화에 의해, 배선의 단면적이 작아지고, 배선 저항이 증가하기 때문에, 배선 저항과 배선 사이 용량의 곱에 비례하는 지연(RC 지연이라고도 한다)이 증대해 있다.
이와 같은 배선에 의한 신호 지연을 저감하기 위해, 배선 사이의 층간막을 보다 저유전율로 하는 것이 검토되어 있다. 그렇지만, 충분한 저유전율을 실현하는 층간막 재료를 발견하는데는 이르지 못하였다.
그래서, 배선 사이의 재료를 제거하고, 배선 사이를 비유전율 1의 중공층(中空層)(에어갭이라고도 한다)으로 함으로써, 배선 사이의 유전율을 보다 저감하는 것이 검토되고 있다.
예를 들면, 이하의 특허문헌 1에는, 배선 사이의 절연막을 제거하여 에어갭 구조를 형성할 때에, 배선에 데미지를 주지 않는 구조를 마련하는 것이 개시되어 있다.
일본 특개2006-19401호 공보
그러나, 특허문헌 1에 개시된 기술에서는, 에어갭이 형성된 공간에 기계 강도가 낮은 박막이 돌출하기 때문에, 돌출한 박막이 붕락(崩落)될 가능성이 있다. 또한, 특허문헌 1에 개시된 기술에서는, 배선 사이의 간격이 넓은 경우, 에어갭에 의해, 반도체 장치 전체의 기계 강도가 저하되기 때문에, 반도체 장치의 신뢰성이 저하될 가능성이 있다.
그래서, 본 개시에서는, 공극에 의해 배선 사이 용량을 저감하면서, 또한 기계 강도 및 신뢰성을 유지하는 것이 가능한, 신규이면서 개량된 반도체 장치, 촬상 장치, 및 그 반도체 장치의 제조 방법을 제안한다.
본 개시에 의하면, 절연층과 확산방지층이 교대로 적층되고, 내부에 배선층이 마련된 다층 배선층과, 상기 다층 배선층의 일방의 표면부터 적어도 하나 이상의 절연층을 관통하여 마련되고, 내측이 보호측벽으로 덮여진 스루홀과, 상기 스루홀의 직하(直下)의 적어도 하나 이상의 절연층에 마련된 공극을 구비하는, 반도체 장치가 제공된다.
또한, 본 개시에 의하면, 절연층과, 확산방지층이 교대로 적층되고, 내부에 배선층이 마련된 다층 배선층과, 상기 다층 배선층의 일방의 표면부터 적어도 하나 이상의 절연층을 관통하여 마련되고, 내측이 보호측벽으로 덮여진 스루홀과, 상기 스루홀의 직하의 적어도 하나 이상의 절연층에 마련된 공극을 구비하는, 촬상 장치가 제공된다.
또한, 본 개시에 의하면, 절연층과 확산방지층을 교대로 적층하고, 내부에 배선층이 마련된 다층 배선층을 형성하는 공정과, 상기 다층 배선층의 일방의 표면부터 적어도 하나 이상의 절연층을 관통하여, 스루홀을 형성하는 공정과, 상기 스루홀의 내측에 보호측벽을 형성하는 공정과, 상기 스루홀의 직하의 적어도 하나 이상의 절연층을 에칭하여, 공극을 형성하는 공정을 포함하는, 반도체 장치의 제조 방법이 제공된다.
본 개시에 의하면, 반도체 장치를 구성하는 다층 배선층의 표면부터 2층째 이후의 절연층에 공극을 형성할 수 있다. 이에 의하면, 반도체 장치의 기계 강도를 유지한 채, 배선 사이를 비유전율 1의 중공으로 할 수 있기 때문에, 반도체 장치의 배선 사이 용량을 저감할 수 있다.
이상 설명한 바와 같이 본 개시에 의하면, 공극에 의해 배선 사이 용량을 저감하면서, 반도체 장치의 기계 강도 및 신뢰성을 유지하는 것이 가능하다.
또한, 상기한 효과는 반드시 한정적인 것이 아니고, 상기한 효과와 함께, 또는 상기한 효과에 대신하여, 본 명세서에 나타난 어느 하나의 효과, 또는 본 명세서로부터 파악될 수 있는 다른 효과가 이루어져도 좋다.
도 1은 본 개시의 제1의 실시 형태에 관한 반도체 장치를 적층 방향으로 절단한 단면도.
도 2는 도 1에서 도시한 반도체 장치에서, 공극의 내측의 면에 보호층이 형성된 구성을 도시한 단면도.
도 3은 동 실시 형태에 관한 반도체 장치를 적층 방향에서 평면시(平面視)한 평면도.
도 4는 동 실시 형태에 관한 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도.
도 5는 동 실시 형태에 관한 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도.
도 6은 동 실시 형태에 관한 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도.
도 7은 동 실시 형태에 관한 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도.
도 8은 동 실시 형태에 관한 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도.
도 9는 동 실시 형태에 관한 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도.
도 10은 동 실시 형태에 관한 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도.
도 11은 제1의 변형례에 관한 반도체 장치를 적층 방향으로 절단한 단면도.
도 12는 제2의 변형례에 관한 반도체 장치를 적층 방향으로 절단한 단면도.
도 13은 제3의 변형례에 관한 반도체 장치를 적층 방향으로 절단한 단면도.
도 14는 본 개시의 제2의 실시 형태에 관한 반도체 장치를 적층 방향으로 절단한 단면도.
도 15는 동 실시 형태에 관한 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도.
도 16은 동 실시 형태에 관한 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도이다.
도 17은 동 실시 형태에 관한 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도.
도 18은 동 실시 형태에 관한 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도.
도 19는 동 실시 형태에 관한 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도.
도 20은 동 실시 형태에 관한 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도.
도 21은 동 실시 형태에 관한 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도.
이하에 첨부 도면을 참조하면서, 본 개시의 알맞은 실시의 형태에 관해 상세히 설명한다. 또한, 본 명세서 및 도면에서, 실질적으로 동일한 기능 구성을 갖는 구성 요소에 관해서는, 동일한 부호를 붙임에 의해 중복 설명을 생략한다.
또한, 설명은 이하의 순서로 행하는 것으로 한다.
1. 제1의 실시 형태
1.1. 반도체 장치의 단면 구조
1.2. 반도체 장치의 평면 구조
1.3. 반도체 장치의 제조 방법
1.4. 변형례
2. 제2의 실시 형태
2.1. 반도체 장치의 단면 구조
2.2. 반도체 장치의 제조 방법
3. 정리
<1. 제1의 실시 형태>
(1.1. 반도체 장치의 단면 구조)
우선, 도 1을 참조하여, 본 개시의 제1의 실시 형태에 관한 반도체 장치의 단면 구조에 관해 설명한다. 도 1은, 본 실시 형태에 관한 반도체 장치(1)를 적층 방향으로 절단한 단면도이다. 또한, 도 1은, 본 실시 형태에 관한 반도체 장치(1)의 단면의 일부를 도시한 것이고, 반도체 장치(1)는, 도시하지 않은 범위로도 끼여지지하고 있음은 말할 필요도 없다.
도 1에 도시하는 바와 같이, 반도체 장치(1)는, 기판(600)과, 제1∼제5 절연층(110, 120, 130, 140, 150), 및 제1∼제5 확산방지층(210, 220, 230, 240, 250)을 교대로 적층한 다층 배선층을 구비한다. 또한, 기판(600)에는, 반도체 소자(도시 생략)가 마련되고, 제2∼제5 절연층(120, 130, 140, 150)에는, 각각 제1∼제4 배선층(310, 320, 330, 340)이 마련된다. 또한, 반도체 소자는, 콘택트 플러그(610)에 의해 제1 배선층(310과고 도통되고, 제1∼제4 배선층(310, 320, 330, 340)은, 서로 제1∼제3 관통비어(410, 420, 430)에 의해 도통되어 있다.
이하에서는, 제1∼제5 절연층(110, 120, 130, 140, 150)을 통합하여 절연층(100)이라고도 칭하고, 제1∼제5 확산방지층(210, 220, 230, 240, 250)을 통합하여 확산방지층(200)이라고도 칭한다. 또한, 제1∼제4 배선층(310, 320, 330, 340)을 통합하여 배선층(300)이라고도 칭하고, 제1∼제3 관통비어(410, 420, 430)을 통합하여 관통비어(400)이라고도 칭한다.
즉, 반도체 장치(1)는, 배선층(300) 및 관통비어(400)을 포함하는 절연층(100)과, 확산방지층(200)을 교대로 적층한 다층 배선층을 포함한다.
또한, 도 1에서는, 반도체 장치(1)는, 제1∼제5 절연층(110, 120, 130, 140, 150)과, 제1∼제5 확산방지층(210, 220, 230, 240, 250)이 교대로 적층된 5층 구조의 구성을 나타냈지만, 본 개시에 관한 기술은, 이러한 예시로 한정되지 않는다. 예를 들면, 반도체 장치(1)는, 3층 또는 4층의 다층 배선층을 포함하여도 좋고, 6층 이상의 다층 배선층을 포함하여도 좋다.
절연층(100)은, 배선층(300)을 서로 전기적으로 절연하고, 반도체 장치(1)를 구성하는 주요한 층 형성재(形成材)이다. 절연층(100)은, 비교적 에칭이 용이한(구체적으로는, 후술하는 확산방지층(200)보다도 에칭이 용이한) 절연 재료로 구성되고, 예를 들면, SiOx 등의 절연 재료로 구성되어도 좋다.
확산방지층(200)은, 절연층(100)의 각 층을 끼여지지하도록 마련되고, 배선층(300)을 구성하는 금속 원자의 표면 확산을 억제하고, 또한 상층의 부재를 가공할 때의 스토퍼가 된다. 확산방지층(200)은, 구체적으로는, 절연층(100)보다도 에칭 내성(耐性)(예를 들면, 불소 화합물에 대한 에칭 내성)이 높은 절연 재료로 구성되고, 예를 들면, SiNx, SiCN, SiON, SiC 등의 절연 재료로 구성되어도 좋다.
배선층(300)은, 반도체 장치(1)에 마련된 각 소자의 사이에서 전류 또는 전압을 전달한다. 배선층(300)은, 도전성의 금속재료로 구성되고, 예를 들면, 구리(Cu), 텅스텐(W) 또는 알루미늄(Al), 또는 이들의 금속을 포함하는 합금 등으로 구성되어도 좋다. 또한, 도시하지 않지만, 배선층(300)의 표면에는, 배리어성이 높은 금속에 의해 배리어 메탈층이 형성되어 있어도 좋다, 배리어 메탈층은, 예를 들면, 탄탈(Ta), 티탄(Ti), 루테늄(Ru), 코발트(Co), 또는 망간(Mn) 등의 금속, 또는 이들의 금속의 질화물 또는 산화물에 구성할 수 있다.
관통비어(400)는, 다른 절연층(100)에 마련된 배선층(300)끼리를 전기적으로 접속한다. 구체적으로는, 제1 관통비어(410)는, 제1 배선층(310)과, 제2 배선층(320)을 접속하고, 제2 관통비어(420)는, 제2 배선층(320)과, 제3 배선층(330)을 접속하고, 제3 관통비어(430)는, 제3 배선층(330)과, 제4 배선층(340)을 접속한다. 관통비어(400)는, 배선층(300)과 마찬가지로 도전성의 금속재료로 구성되고, 예를 들면, 구리(Cu), 텅스텐(W) 또는 알루미늄(Al), 또는 이들의 금속을 포함하는 합금 등으로 구성되어도 좋다. 또한, 관통비어(400)의 표면에는, 배선층(300)과 마찬가지로 배리어 메탈층이 형성되어 있어도 좋다.
기판(600)은, 각종 반도체로 이루어지는 기판이고, 예를 들면, 다결정, 단결정 또는 어모퍼스의 실리콘(Si)으로 이루어지는 기판이라도 좋다. 또한, 기판(600)에는, 반도체 장치(1)의 기능을 실현하는 반도체 소자가 마련된다. 기판(600)에 마련된 반도체 소자로서는, 예를 들면, 메모리 소자, 컬러 센서, 또는 트랜지스터 등을 포함하는 로직 회로 등을 예시할 수 있다.
콘택트 플러그(610)는, 기판(600)에 마련된 반도체 소자 등의 전극 또는 배선과, 제1 배선층(310)을 전기적으로 접속한다. 콘택트 플러그(610)는, 관통비어(400)와 같은 금속재료로 구성되어도 좋고, 예를 들면, 구리(Cu), 텅스텐(W) 또는 알루미늄(Al), 또는 이들의 금속을 포함하는 합금 등으로 구성되어도 좋다.
또한, 도 1에 도시하는 바와 같이, 반도체 장치(1)에는, 제5 확산방지층(250), 제5 절연층(150), 제4 확산방지층(240)을 관통하여, 내부가 보호측벽(520)으로 덮여진 스루홀(510)이 마련된다. 스루홀(510)은, 제3 절연층(130) 및 제4 절연층(140)에 마련된 공극(530)과, 외부 공간을 연통한다.
또한, 도 1에서는 도시하지 않지만, 제5 확산방지층(250)의 위에는, 스루홀(510)에 의한 개구를 막는 봉지층(封止層)이 마련되어도 좋다. 봉지층은, 예를 들면, SiOx, SiNx, SiCN, SiON, 또는 SiC 등의 임의의 절연 재료로 구성되고, 스루홀(510) 및 공극(530)에의 수분 등의 침입을 방지한다.
스루홀(510)은, 반도체 장치(1)의 어느 일방의 표면에 마련된 절연층(100), 및 그 절연층(100)을 끼여지지하는 확산방지층(200)을 관통하여 마련된다. 구체적으로는, 스루홀(510)은, 제5 절연층(150)과, 제5 절연층(150)을 끼여지지하는 제4 확산방지층(240) 및 제5 확산방지층(250)을 관통하여 마련된다. 스루홀(510)의 개구의 형상은, 예를 들면, 적어도 한 변이 50㎚∼300㎚의 개략 사각형 형상이라도 좋고, 직경이 50㎚∼300㎚의 개략 원형상이라도 좋다.
보호측벽(520)은, 스루홀(510)의 내측에 마련되고, 스루홀(510)에 의해 노출한 제5 절연층(150)의 측면을 보호한다. 보호측벽(520)은, 예를 들면, 절연층(100)보다도 에칭 내성(예를 들면, 불소 화합물에 대한 에칭 내성)이 높은 절연 재료로 구성되고, 예를 들면, SiNx, SiCN, SiON, SiOC, SiC 등의 절연 재료로 구성되어도 좋다.
보호측벽(520)은, 공극(530)을 형성할 때에, 제5 절연층(150)이 에칭되지 않도록 보호하는 기능을 다한다. 구체적으로는, 공극(530)은, 스루홀(510)을 통하여 에칭액을 도입하고, 제3 절연층(130) 및 제4 절연층(140)을 웨트 에칭함으로써 형성된다. 이때, 보호측벽(520)은, 에칭액에 의해 제5 절연층(150)이 웨트 에칭되는 것을 방지한다. 따라서 내측이 보호측벽(520)으로 덮여진 스루홀(510)을 이용함으로써, 반도체 장치(1)에서는, 다층 배선층의 2층째 이후의 내부에 마련된 절연층(100)에 공극(530)을 형성할 수 있다. 또한, 보호측벽(520)은, 예를 들면, 5㎚∼30㎚의 박막이라도 좋다.
공극(530)은, 반도체 장치(1)의 다층 배선층의 2층째 이후의 절연층(100)(즉, 다층 배선층의 내부)에 마련되고, 배선층(300) 사이의 공간을 비유전율이 1인 중공에 한다. 이에 의해, 공극(530)은, 배선층(300) 사이의 배선 사이 용량을 저감시킬 수 있다. 구체적으로는, 공극(530)은, 제3 절연층(130) 및 제4 절연층(140)에 마련되고, 제3 배선층(330) 및 제2 배선층(320) 사이의 공간을 중공으로 함으로써, 배선 사이 용량을 저감시킬 수 있다.
또한, 공극(530)은, 반도체 장치(1)의 다층 배선층의 표면의 절연층(100)에는 마련되지 않는다. 구체적으로는, 공극(530)은, 다층 배선층의 표면의 제1 절연층(110) 및 제5 절연층(150)에는 마련되지 않는다. 이에 의해, 반도체 장치(1)에서는, 공극(530)이 형성되는 것이지만, 전체로서의 기계 강도를 유지할 수 있다.
공극(530)은, 예를 들면, 웨트 에칭법을 이용하여, 스루홀(510)을 통하여 에칭액을 도입하고, 제3 절연층(130) 및 제4 절연층(140)을 에칭함으로써 형성할 수 있다.
이때, 공극(530)이 형성되는 영역은, 다층 배선층의 적층 방향에서는, 확산방지층(200)로 둘러싸진 영역으로 제한된다. 이것은, 확산방지층(200)은, 절연층(100)보다도 에칭 내성이 높기 때문에, 에칭이 진행하기 어렵기 때문이다. 따라서 충분히 에칭을 행한 경우, 공극(530)은, 제3 절연층(130) 및 제4 절연층(140)의 상하에 존재한 제2 확산방지층(220) 및 제4 확산방지층(240)을 노출시키게 된다.
또한, 공극(530)이 형성되는 영역은, 다층 배선층의 면내 방향에서는, 에칭을 행하는 시간의 길이에 의해 제어된다. 즉, 공극(530)은, 에칭액이 도입된 스루홀(510)의 직하로부터 등방적으로 넓어진 영역에 형성되고, 영역의 넓이는 에칭 시간에 의해 제어된다.
또한, 절연층(100)을 에칭하는 조건에서는, 관통비어(400) 또는 배선층(300)은 에칭되지 않는다. 따라서 공극(530)이 형성되는 영역에 관통비어(400) 또는 배선층(300)이 존재하는 경우, 관통비어(400) 또는 배선층(300)은, 공극(530)의 내부에 그대로 잔존하게 된다. 또한, 관통비어(400) 또는 배선층(300)에 의해, 절연층(100)이 공간적으로 구획되어 있는 경우, 관통비어(400) 또는 배선층(300)에 의해 구획된 반대측의 공간에는, 에칭액이 침입하지 않는다. 이와 같은 경우, 공극(530)이 형성되는 영역은, 관통비어(400) 또는 배선층(300)에 의해 제한된다.
공극(530)이 복수의 절연층(100)에 마련되는 경우, 그 복수의 절연층(100) 사이의 확산방지층(200)의 일부는, 미리 제거되어, 개구가 형성된다. 구체적으로는, 공극(530)이 제3 절연층(130) 및 제4 절연층(140)에 마련되는 경우, 스루홀(510)의 부근의 제3 확산방지층(230)의 일부는, 미리 제거되고, 개구가 형성된다. 이에 의해, 공극(530)의 형성을 위해 에칭을 행한 때에, 에칭액이 제4 절연층(140)부터 제3 절연층(130)까지 확산하는 것이 가능해지기 때문에, 제3 절연층(130) 및 제4 절연층(140)의 복수층에 걸처서 공극(530)을 형성할 수 있다.
또한, 이때, 확산방지층(200)에서는, 공극(530)에 대해 돌출하고 있고, 또한 배선층(300)의 위에 형성되지 않는 영역이 형성되지 않도록 개구가 형성된다. 이에 의하면, 공극(530)이 형성된 후에, 공극(530)에 돌출하는 확산방지층(200)이 붕락되는 것을 방지할 수 있다.
또한, 도 1에서는, 스루홀(510)이 하나만 형성된 경우를 나타냈지만, 본 개시에 관한 기술은, 상기 예시로 한정되지 않는다. 예를 들면, 스루홀(510)은, 복수 형성되어도 좋다. 이와 같은 경우, 복수의 스루홀(510)은, 동일한 공극(530)을 형성하여도 좋고, 각각 다른 공극(530)을 형성하여도 좋다.
또한, 도 2에 도시하는 바와 같이, 공극(530)에 의해 노출한 면에는, 보호층(540)이 형성되어도 좋다. 도 2는, 도 1에서 도시한 반도체 장치(1)에서, 공극(530)의 내측의 면에 보호층(540)이 형성된 구성을 도시한 단면도이다.
도 2에 도시하는 바와 같이, 공극(530)에 의해 노출한 절연층(100), 확산방지층(200), 배선층(300), 및 관통비어(400)의 각 면에는, 보호층(540)이 형성되어도 좋다.
보호층(540)은, 예를 들면, 임의의 절연 재료로 구성되고, 예를 들면, SiOx, SiNx, SiCN, SiON, SiOC, 또는 SiC 등의 절연 재료로 구성되어도 좋다. 또한, 보호층(540)의 막두께는, 예를 들면, 2㎚∼50㎚이라도 좋다. 보호층(540)은, 배선층(300) 및 관통비어(400)에서, 일렉트로마이그레이션(electromigration) 및 경시적 절연 파괴(Time Dependant Dielectric Breakdown : TDDB)를 방지함으로써, 배선 신뢰성을 향상시킬 수 있다. 이와 같은 보호층(540)은, 예를 들면, 스루홀(510)을 통하여 공극(530)의 내부에 원료 가스를 도입하고, ALD(Atomic Layer Deposition)법을 행함으로써 형성할 수 있다.
이상에 설명한 반도체 장치(1)에 의하면, 공극(530)에 의해 배선층(300)의 사이를 중공으로 할 수 있기 때문에, 배선 사이 용량을 저감할 수 있다. 따라서 반도체 장치(1)에서는, 배선에서의 지연을 억제함으로써, 동작의 고속화, 및 저소비 전력화를 실현할 수 있다.
또한, 반도체 장치(1)에서는, 다층 배선층의 표면에 마련된 절연층(100)(즉, 제1 절연층(110) 및 제5 절연층(150))에 공극(530)이 마련되지 않기 때문에, 반도체 장치(1) 전체로의 기계 강도를 유지할 수 있다. 또한, 반도체 장치(1)에서는, 공극(530)에 돌출한 확산방지층(200)이 생기지 않기 때문에, 기계 강도가 낮은 확산방지층(200)이 붕락되는 것을 방지할 수 있다.
(1.2. 반도체 장치의 평면 배치)
계속해서, 도 3을 참조하여, 본 실시 형태에 관한 반도체 장치(1)의 각 구성의 평면 배치의 한 예에 관해 설명한다. 도 3은, 본 실시 형태에 관한 반도체 장치(1)를 적층 방향에서 평면시한 평면도이다.
또한, 도 3에서는, 제2∼4 배선층(320, 330, 340), 스루홀(510), 및 제3 확산방지층(230)에 형성된 개구(231)의 평면 배치만을 도시하고, 다른 구성의 도시는 생략하였다. 또한, 도 3에서 도시한 평면 배치는, 한 예이고, 본 실시 형태에 관한 반도체 장치(1)의 각 구성의 평면 배치가 이것으로 한정되는 것이 아니다.
도 3에 도시하는 바와 같이, 제2∼4 배선층(320, 330, 340)은, 서로 다른 절연층(100)에 형성되어 있기 때문에, 서로 일부 영역이 겹쳐져서 형성된다. 또한, 제2∼4 배선층(320, 330, 340)이 서로 겹쳐진 일부 영역에는, 예를 들면, 제1 관통비어(410), 및 제2 관통비어(420)가 형성되어도 좋다.
스루홀(510)은, 제3 배선층(330) 및 제4 배선층(340)과 간섭하지 않도록, 제3 배선층(330) 및 제4 배선층(340)과 겹쳐지지 않는 영역에 형성된다. 스루홀(510)의 개구의 형상은, 예를 들면, 적어도 한 변이 50㎚∼300㎚인 개략 사각형 형상이라도 좋다. 또한, 스루홀(510)은, 하나의 공극(530)에 대해 하나만 마련되어 있어도 좋고, 하나의 공극(530)에 대해 복수 마련되어도 좋다. 또한, 스루홀(510)은, 배선 사이 용량을 저감하고 싶은 영역에 마련되어도 좋다.
공극(530)은, 도시하지 않지만, 제2∼4 배선층(320, 330, 340)이 형성되지 않은 영역에 형성되어 있다.
제3 확산방지층(230)에 형성된 개구(231)은, 제2 배선층(320)이 형성되는 영역을 피하는 영역에 형성된다. 이것은, 제2 배선층(320)의 위에는 제3 확산방지층(230)이 형성되어 있기 때문에, 개구(231)을 형성함으로 제2 배선층(320)을 붕락시키지 않도록 하기 위해서다. 또한, 개구(231)는, 스루홀(510)이 형성되는 영역을 포함하는 영역에 형성되어도 좋고, 스루홀(510)이 형성되는 영역을 포함하지 않는 영역에 형성되어도 좋다. 또한, 제3 확산방지층(230)에 형성된 개구(231)의 형상은, 한 변이 50㎚∼500㎚의 임의의 다각형 형상이라도 좋다.
(1.3. 반도체 장치의 제조 방법)
다음에, 도 4∼도 10을 참조하여, 본 실시 형태에 관한 반도체 장치(1)의 제조 방법에 관해 설명한다. 도 4∼도 10은, 본 실시 형태에 관한 반도체 장치(1)의 제조 방법의 한 공정을 도시하는 단면도이다.
우선, 도 4에 도시하는 바와 같이, 반도체 소자 등이 마련된 기판(600)의 위에, CVD법에 의해 제1 절연층(110), 제1 확산방지층(210), 제2 절연층(120), 제2 확산방지층(220), 제3 절연층(130), 및 제3 확산방지층(230)이 순차적으로 적층된다. 또한, 각 절연층(100)에는, 각각 콘택트 플러그(610), 제1 배선층(310), 제2 배선층(320), 및 제1 관통비어(410)가 형성된다.
구체적으로는, 우선, 실리콘(Si) 등으로 이루어지는 기판(600)의 위에 제1 절연층(110)을 형성한다. 다음에, 제1 절연층(110)의 위에, 제1 확산방지층(210), 및 제2 절연층(120)을 형성한 후, 소정의 영역의 제1 확산방지층(210), 및 제2 절연층(120)을 에칭에 의해 제거하고, 구리(Cu) 등으로 되메우는 다마신법(damascene method)을 이용함으로써, 제1 배선층(310)을 형성할 수 있다. 또한, 같은 방법에 의해, 제2 배선층(320), 및 제1 관통비어(410)을 형성할 수 있다.
또한, 제1∼제3 절연층(110, 120, 130)은, 불화수소산에 의한 에칭이 용이한 SiOx 등으로 형성되어도 좋고, 제1∼제3 확산방지층(210, 220, 230)은, 불화수소산에 대한 에칭 내성이 높은 SiC 등으로 형성되어도 좋다.
다음에, 도 5에 도시하는 바와 같이, 포토 리소그래피법 등을 이용하여, 제3 확산방지층(230)의 일부가 제거된다. 이때, 제3 확산방지층(230)이 제거된 영역은, 후단의 제2 절연층(120) 및 제3 절연층(130)을 에칭하는 공정에서, 에칭액을 제2 절연층(120)에 도입하기 위한 개구로서 기능한다.
계속해서, 도 6에 도시하는 바와 같이, 제3 확산방지층(230)의 위에, CVD법에 의해 제4 절연층(140), 제4 확산방지층(240), 제5 절연층(150), 및 제5 확산방지층(250)이 순차적으로 적층된다. 또한, 각 절연층(100)에는, 각각 제3 배선층(330), 제4 배선층(340), 제2 관통비어(420), 및 제3 관통비어(430)가 형성된다.
구체적으로는, 제3 확산방지층(230)의 위에, 제4 절연층(140)을 형성한 후, 소정의 영역의 제4 절연층(140)을 에칭에 의해 제거하고, 구리(Cu) 등으로 되메우는 다마신법을 이용함으로써, 제3 배선층(330)을 형성할 수 있다. 또한, 같은 방법에 의해, 제4 배선층(340), 제2 관통비어(420), 및 제3 관통비어(430)을 형성할 수 있다. 또한, 제4∼제5 절연층(140, 150)은, 불화수소산에 의한 에칭이 용이한 SiOx 등으로 형성되어도 좋고, 제4∼제5 확산방지층(240, 250)은, 불화수소산에 대한 에칭 내성이 높은 SiC 등으로 형성되어도 좋다.
다음에, 도 7에 도시하는 바와 같이, 제5 확산방지층(250)의 위에 배리어층(511)을 형성한 후, 에칭 등을 이용하여, 일부 영역의 제5 절연층(150), 제4 확산방지층(240), 및 제5 확산방지층(250)을 제거함으로써, 스루홀(510)이 형성된다. 배리어층(511)은, 제5 확산방지층(250)을 보호하는 기능을 다하고, 예를 들면, 100㎚ 정도의 SiO2로 구성되어도 좋다. 또한, 스루홀(510)이 형성되는 영역은, 예를 들면, 제3 배선층(330) 및 제4 배선층(340)이 형성되지 않은 영역이고, 스루홀(510)의 개구의 형상은, 50㎚∼300㎚ 사방의 정방형이라도 좋다. 또한, 스루홀(510)은, 복수 마련되어 있어도 좋다.
계속해서, 도 8에 도시하는 바와 같이, ALD법을 이용하여, 배리어층(511)의 위, 및 스루홀(510)의 내측에 보호막(521)이 형성된다. 보호막(521)은, 예를 들면, 불화수소산에 대한 에칭 내성이 높은 SiC 등으로, 5㎚∼30㎚의 막두께로 형성되어도 좋다. 여기서, 보호막(521)은, ALD법을 이용하여 성막되기 때문에, 배리어층(511)의 위, 및 스루홀(510)의 내측에 일양하게(컨포멀하게(conformally)) 형성된다.
다음에, 도 9에 도시하는 바와 같이, 보호막(521)을 전면(全面) 에치백함에 의해, 스루홀(510)의 내측에 보호측벽(520)을 남겨 두면서, 보호막(521)을 제거하여, 배리어층(511) 및 제4 절연층(140)을 노출시킨다. 이와 같은 전면 에치백은, 예를 들면, 수직 이방성이 극히 높은 에칭을 행함으로써 실현하는 것이 가능하다. 이때, 제5 확산방지층(250)의 위에는, 배리어층(511)이 마련되어 있기 때문에, 전면 에치백에 의해, 제5 확산방지층(250)이 손상을 받는 것을 방지할 수 있다.
계속해서, 도 10에 도시하는 바와 같이, 스루홀(510)을 통하여, 묽은 불화수소산을 제2 절연층(120) 및 제3 절연층(130)에 도입하고, 웨트 에칭을 행함으로써, 공극(530)이 형성된다. 또한, 이때, 묽은 불화수소산을 사용한 웨트 에칭에 의해, 배리어층(511)이 제거된다.
이때, 보호측벽(520), 제2∼제4 확산방지층(220, 230, 240)은, 불화수소산에의 에칭 내성이 높은 SiC 등으로 형성되어 있기 때문에, 거의 에칭이 진행하지 않는다. 또한, 제2 배선층(320), 제3 배선층(330), 제1 관통비어(410), 및 제2 관통비어(420)는, 구리(Cu) 등의 금속재료로 구성되고, 불화수소산에의 에칭 내성이 높기 때문에, 거의 에칭이 진행하지 않는다. 따라서 공극(530)이 형성되는 영역은, 반도체 장치(1)의 적층 방향에서는, 제2 확산방지층(220) 및 제4 확산방지층(240)에 끼여지지된 영역으로 제어되고, 반도체 장치(1)의 면내 방향으로는, 웨트 에칭이 행해진 시간에 의해 제어된다.
이에 의해, 묽은 불화수소산을 사용한 웨트 에칭으로, 제2 절연층(120) 및 제3 절연층(130)만을 에칭하여, 공극(530)을 형성하는 것이 가능해지다. 또한, 제3 확산방지층(230)은, 제2 배선층(320)이 형성되는 영역을 단부(端部)로 하는 영역에 형성되어 있고, 공극(530)으로 돌출하고 있지 않기 때문에, 제3 확산방지층(230)이 붕락되는 것을 방지할 수 있다.
이상의 공정을 경유함에 의해, 본 실시 형태에 관한 반도체 장치(1)를 제조할 수 있다. 또한, 공극(530)으로의 수분 등의 침입을 막기 위해, 제5 확산방지층(250)의 위에는, 절연 재료로 구성되고, 스루홀(510)의 개구를 막는 봉지층이 마련되어도 좋다.
상기한 제조 방법에서는, 에칭에 불화수소산을 사용하여, 불화수소산에 대해 에칭이 용이한 재료로서 절연층(100)에 SiOx를 사용하여, 불화수소산에 대해 에칭 내성이 높은 재료로서 확산방지층(200)에 SiC를 사용하였다. 그렇지만, 본 개시에 관한 기술은 상기 예시로 한정되지 않는다. 절연층(100) 및 확산방지층(200)에 사용하는 재료의 조합은, 에칭 선택비가 충분히 확보될 수 있으면, 임의의 조합을 채용하는 것이 가능하다. 또한, 에칭에 사용하는 에칭액도 절연층(100) 및 확산방지층(200)에 맞추어서 적절히 선택하는 것이 가능하다.
(1.4. 변형례)
여기서, 도 11∼도 13을 참조하여, 본 실시 형태에 관한 반도체 장치(1)의 변형례에 관해 설명한다. 도 11은, 본 실시 형태의 제1의 변형례에 관한 반도체 장치(1A)를 적층 방향으로 절단한 단면도이고, 도 12는, 본 실시 형태의 제2의 변형례에 관한 반도체 장치(1B)를 적층 방향으로 절단한 단면도이고, 도 13은, 본 실시 형태의 제3의 변형례에 관한 반도체 장치(1C)를 적층 방향으로 절단한 단면도이다. 또한, 도 11∼도 13은, 반도체 장치의 단면의 일부를 도시한 것이고, 반도체 장치는, 도시하지 않은 범위로도 끼여지지하고 있음은 말할 필요도 없다.
(제1의 변형례)
우선, 도 11을 참조하여, 본 실시 형태의 제1의 변형례에 관한 반도체 장치(1A)에 관해 설명한다.
도 11에서 도시하는 바와 같이, 반도체 장치(1A)는, 절연층(100) 및 확산방지층(200)이 교대로 6층 적층된 다층 배선층을 구비하고, 공극(530A)이 제5 절연층(150)에 형성되는 점이 도 1에서 도시한 반도체 장치(1)와 다르다. 여기서, 제6 절연층(160)은, 제1∼제5 절연층(110, 120, 130, 140, 150)과 같은 재료로 구성되어도 좋고, 제6 확산방지층(260)은, 제1∼제5 확산방지층(210, 220, 230, 240, 250)과 같은 재료로 구성되어도 좋다. 또한, 기타의 구성에 관해서는, 도 1을 참조하여 설명한 바와 같이 때문에, 여기서의 설명은 생략한다.
제1의 변형례에 관한 반도체 장치(1A)에서 도시하는 바와 같이, 공극(530A)은, 1 층의 절연층(100)(즉, 제5 절연층(150))에만 형성되어도 좋다. 이때, 제5 절연층(150)의 아래에 마련된 제4 확산방지층(240)에는, 에칭에 의해 개구가 형성되지 않기 때문에, 에칭액이 제4 절연층(140)에 침입하지 않고, 제4 절연층(140)에는, 공극(530A)가 형성되지 않는다. 제1의 변형례에 관한 반도체 장치(1A)에서는, 공극(530A)이 형성된 공간이 감소하기 때문에, 반도체 장치(1A) 전체의 기계 강도를 향상시킬 수 있다.
또한, 제1의 변형례에 관한 반도체 장치(1A)는, 절연층(100) 및 확산방지층(200)을 교대로 6층 적층한 다층 배선층으로 구성되어도 좋고, 절연층(100) 및 확산방지층(200)을 교대로 7층 이상 적층한 다층 배선층으로 구성되어도 좋다. 본 개시에 관한 기술(技術)에서, 공극(530)을 다층 배선층의 내부에 형성하기 위해서는, 반도체 장치(1)를 구성하는 다층 배선층의 적층수는, 적어도 3 이상이면 좋고, 상한(上限)은, 특히 한정되지 않는다.
(제2의 변형례)
계속해서, 도 12를 참조하여, 본 실시 형태의 제2의 변형례에 관한 반도체 장치(1B)에 관해 설명한다.
도 12에서 도시하는 바와 같이, 반도체 장치(1B)는, 스루홀(510B)이 제4∼제5 절연층(140, 150), 및 제3∼제5 확산방지층(230, 240, 250)을 관통하여 형성되는 점이 도 1에서 도시한 반도체 장치(1)와 다르다. 따라서 반도체 장치(1B)에서는, 공극(530)이 제2 절연층(120) 및 제3 절연층(130)에 형성된다. 또한, 반도체 장치(1B)의 각 구성에 관해서는, 도 1을 참조하여 설명한 바와 같이 때문에, 여기서의 설명은 생략한다.
제2의 변형례에 관한 반도체 장치(1B)에 도시하는 바와 같이, 스루홀(510B)은, 복수의 절연층(100)(즉, 제4 절연층(140), 및 제5 절연층(150))을 관통하여 마련되어 있어도 좋다. 이때, 제2 확산방지층(220)에는, 개구가 형성되어 있고, 공극(530)을 형성하는 에칭액이 제3 절연층(130)으로부터 제2 절연층(120)에 침입하기 위해, 공극(530)이 제2 절연층(120) 및 제3 절연층(130)에 형성된다. 제2의 변형례에 관한 반도체 장치(1B)에서는, 다층 배선층의 표면부터 3층 이후에 공극(530)을 형성하기 때문에, 반도체 장치(1B) 전체의 기계 강도를 향상시킬 수 있다.
또한, 제2의 변형례에 관한 반도체 장치(1B)에서는, 스루홀(510B)은, 또한 3층 이상의 절연층(100)을 관통하여 마련되어도 좋다. 단, 스루홀(510B)은, 애스팩트비가 높아질수록 형성이 곤란해지기 때문에, 스루홀(510B)이 관통하는 절연층(100)의 수는, 예를 들면, 4층 이하라도 좋다.
(제3의 변형례)
다음에, 도 13을 참조하여, 본 실시 형태의 제3의 변형례에 관한 반도체 장치(1C)에 관해 설명한다.
도 13에서 도시하는 바와 같이, 반도체 장치(1C)는, 공극(530C)이 제2∼제4 절연층(120, 130, 140)에 형성되는 점이 도 1에서 도시한 반도체 장치(1)와 다르다. 또한, 반도체 장치(1C)의 각 구성에 관해서는, 도 1을 참조하여 설명한 바와 같이 때문에, 여기서의 설명은 생략한다.
제2의 변형례에 관한 반도체 장치(1B)에 도시하는 바와 같이, 공극(530C)은, 반도체 장치(1C)를 구성하는 다층 배선층의 표면의 절연층(100)(즉, 제1 절연층(110) 및 제5 절연층(150)) 이외라면, 또한 3층 이상의 절연층(100)에 걸처서 형성되어도 좋다. 이때, 제2 확산방지층(220) 및 제3 확산방지층(230)에는, 에칭에 의해 개구가 형성되기 때문에, 에칭액이 제2 절연층(120) 및 제3 절연층(130)에 침입하고, 제2 절연층(120)부터 제4 절연층(140)에 걸처서 공극(530C)이 형성된다. 제3의 변형례에 관한 반도체 장치(1C)에서는, 보다 많은 절연층(100)에 공극(530C)을 형성할 수 있기 때문에, 배선 사이의 배선사이 용량을 더욱 저감함으로써, 신호 지연을 보다 억제하고, 또한 소비 전력을 보다 삭감할 수 있다.
또한, 제3의 변형례에 관한 반도체 장치(1C)에서는, 공극(530C)은, 또한 복수의 절연층(100)에 마련되어도 좋다. 단, 공극(530C)이 형성되는 공간이 증대할수록, 반도체 장치(1C) 전체의 기계 강도가 저하될 가능성이 있기 때문에, 공극(530C)이 형성되는 절연층(100)의 수는, 예를 들면, 5층 이하로 하여도 좋다.
<2. 제2의 실시 형태>
(2.1. 반도체 장치의 단면 구조)
다음에, 도 14를 참조하여, 본 개시의 제2의 실시 형태에 관한 반도체 장치의 단면 구조에 관해 설명한다. 도 14는, 본 실시 형태에 관한 반도체 장치(2)를 적층 방향으로 절단한 단면도이다. 또한, 도 14는, 반도체 장치(2)의 단면의 일부를 도시한 것이고, 반도체 장치(2)는, 도시하지 않은 범위로도 끼여지지하고 있음은 말할 필요도 없다.
도 14에 도시하는 바와 같이, 반도체 장치(2)에서는, 절연층(100) 및 확산방지층(200)을 교대로 적층한 다층 배선층이 한 쌍의 기판(600, 620)에 끼여지지되고, 스루홀(510)은, 기판(600) 및 제1 절연층(110)을 관통하여 마련된다. 또한, 도 14에서 도시하는 반도체 장치(2)는, 도 1로 도시하는 반도체 장치(1)와는 상하가 반전하고 있다.
여기서, 제6 절연층(160), 및 제7 절연층(170)은, 제1∼제5 절연층(110, 120, 130, 140, 150)과 같은 재료로 구성되어도 좋고, 제6 확산방지층(260)은, 제1∼제5 확산방지층(210, 220, 230, 240, 250)과 같은 재료로 구성되어도 좋다. 또한, 기타의 구성에 관해서는, 도 1을 참조하여 설명한 바와 같이 때문에, 여기서의 설명은 생략한다.
본 실시 형태에 관한 반도체 장치(2)로는, 절연층(100) 및 확산방지층(200)을 교대로 적층한 다층 배선층을 한 쌍의 기판(600, 620)으로 끼여지지함에 의해, 반도체 장치(2) 전체의 기계 강도를 향상시킬 수 있다.
기판(620)은, 절연층(100) 및 확산방지층(200)을 교대로 적층한 다층 배선층에 접합하는 것이 가능하면, 어떠한 재질의 기판도 사용 가능하다. 기판(620)은, 예를 들면, 석영 등의 유리, 폴리이미드 또는 폴리에스테르 등의 수지, 또는 실리콘(Si) 등의 반도체로 구성된 기판이라도 좋다.
또한, 반도체 소자(도시 생략)가 형성된 기판(600)은, CMP(Chemical Mechanical Polishing) 등을 이용하여 박막화되어 있어도 좋다. 이와 같은 반도체 장치(2)는, 기판(600)에 마련된 반도체 소자가 컬러 센서인 경우, 예를 들면, 이면 조사형의 촬상 장치로서 이용하는 것이 가능하다.
본 실시 형태에 관한 반도체 장치(2)에서 도시하는 바와 같이, 스루홀(510)은, 절연층(100) 및 확산방지층(200)을 교대로 적층한 다층 배선층의 어느 일방의 표면의 절연층(100)에 마련되어 있으면 좋다. 즉, 스루홀(510)은, 제1 절연층(110)에 마련되어 있어도 좋고, 제7 절연층(170)에 마련되어 있어도 좋다. 이와 같은 경우에도, 반도체 장치(2)는, 제1의 실시 형태와 마찬가지로 스루홀(510)을 통하여, 다층 배선층의 내부에 공극(530)을 형성하는 것이 가능하다.
(2.2. 반도체 장치의 제조 방법)
계속해서, 도 15∼도 21을 참조하여, 본 실시 형태에 관한 반도체 장치(2)의 제조 방법에 관해 설명한다. 도 15∼도 21은, 본 실시 형태에 관한 반도체 장치(2)의 제조 방법의 한 공정을 도시하는 단면도이다.
우선, 도 15에 도시하는 바와 같이, 반도체 소자 등이 마련된 기판(600)의 위에, CVD법에 의해 제1 절연층(110), 제1 확산방지층(210), 제2 절연층(120), 및 제2 확산방지층(220)이 순차적으로 적층된다. 또한, 제1 절연층(110)에는, 콘택트 플러그(610)가 형성되고, 제2 절연층(120)에는, 제1 배선층(310)이 형성된다.
구체적으로는, 우선, 실리콘(Si) 등으로 이루어지는 기판(600)의 위에 제1 절연층(110)을 형성한다. 다음에, 제1 절연층(110)의 위에, 제1 확산방지층(210), 및 제2 절연층(120)을 형성한 후, 소정의 영역의 제1 확산방지층(210), 및 제2 절연층(120)을 에칭에 의해 제거하고, 구리(Cu) 등으로 되메우는 다마신법을 이용함으로써, 제1 배선층(310)을 형성할 수 있다.
또한, 제1∼제2 절연층(110, 120)은, 불화수소산에 의한 에칭이 용이한 SiOx 등으로 형성되어도 좋고, 제1∼제2 확산방지층(210, 220)은, 불화수소산에 대한 에칭 내성이 높은 SiC 등으로 형성되어도 좋다.
다음에, 도 16에 도시하는 바와 같이, 포토 리소그래피법 등을 이용하여, 제2 확산방지층(220)의 일부가 제거된다. 이때, 제2 확산방지층(220)이 제거된 영역은, 후단의 제2 절연층(120) 및 제3 절연층(130)을 에칭하는 공정에서, 에칭액을 제3 절연층(130)에 도입하기 위한 개구로서 기능한다.
계속해서, 도 17에 도시하는 바와 같이, 제2 확산방지층(220)의 위에, CVD법에 의해 제3 절연층(130), 제3 확산방지층(230), 제4 절연층(140), 제4 확산방지층(240), 제5 절연층(150), 및 제5 확산방지층(250)이 순차적으로 적층된다. 또한, 각 절연층(100)에는, 각각 제2 배선층(320), 제3 배선층(330), 제4 배선층(340), 제1 관통비어(410), 제2 관통비어(420), 및 제3 관통비어(430)가 형성된다.
구체적으로는, 제2 확산방지층(220)의 위에, 제3 절연층(130)을 형성한 후, 소정의 영역의 제3 절연층(130)을 에칭에 의해 제거하고, 구리(Cu) 등으로 되메우는 다마신법을 이용함으로써, 제2 배선층(320)을 형성할 수 있다. 또한, 같은 방법에 의해, 제3 배선층(330), 제4 배선층(340), 제1 관통비어(410), 제2 관통비어(420), 및 제3 관통비어(430)을 형성할 수 있다. 또한, 제3∼제5 절연층(130, 140, 150)은, 불화수소산에 의한 에칭이 용이한 SiOx 등으로 형성되어도 좋고, 제3∼제5 확산방지층(230, 240, 250)은, 불화수소산에 대한 에칭 내성이 높은 SiC 등으로 형성되어도 좋다.
다음에, 도 18에 도시하는 바와 같이, 제5 확산방지층(250)의 위에, CVD법에 의해 제6 절연층(160), 제6 확산방지층(260), 및 제7 절연층(170)을 적층한 후, 제7 절연층(170)의 표면에, 기판(620)이 접합된다. 또한, 다층 배선층에 기판(620)을 접합한 후, 기판(600)은, CMP 등에 의해 박막화되어도 좋다.
제6∼제7 절연층(160, 170)은, 불화수소산에 의한 에칭이 용이한 SiOx 등으로 형성되어도 좋고, 제6 확산방지층(260)은, 불화수소산에 대한 에칭 내성이 높은 SiC 등으로 형성되어도 좋다. 또한, 기판(620)은, 실리콘(Si)기판이라도 좋다.
계속해서, 도 19에 도시하는 바와 같이, 에칭 등을 이용하여, 일부 영역의 제1 절연층(110), 제1 확산방지층(210), 및 기판(600)을 제거함으로써, 스루홀(510)이 형성된다. 또한, 기판(600)의 위, 및 스루홀(510)의 내측에 보호막(521)이 형성된다. 스루홀(510)의 개구의 형상은, 50㎚∼300㎚ 사방의 정방형이라도 좋고, 스루홀(510)은, 복수 마련되어 있어도 좋다. 보호막(521)은, 예를 들면, 불화수소산에 대한 에칭 내성이 높은 SiC 등에, 5㎚∼30㎚의 막두께로 형성되어도 좋다. 여기서, 보호막(521)은, ALD법을 이용하여 성막되기 때문에, 기판(600)의 위, 및 스루홀(510)의 내측에 일양하게(컨포멀하게) 형성된다.
다음에, 도 20에 도시하는 바와 같이, 보호막(521)을 전면 에치백함에 의해, 스루홀(510)의 내측에 보호측벽(520)을 남겨 두면서, 보호막(521)을 제거하고, 기판(600), 및 제2 절연층(120)을 노출시킨다. 이와 같은 전면 에치백은, 예를 들면, 수직 이방성이 극히 높은 에칭을 행함으로써 실현하는 것이 가능하다.
계속해서, 도 21에 도시하는 바와 같이, 스루홀(510)을 통하여, 묽은 불화수소산을 제2 절연층(120) 및 제3 절연층(130)에 도입하고, 웨트 에칭을 행함으로써, 공극(530)이 형성된다.
이때, 보호측벽(520), 제1∼제3 확산방지층(210, 220, 230)은, 불화수소산에의 에칭 내성이 높은 SiC 등으로 형성되어 있기 때문에, 거의 에칭이 진행하지 않는다. 또한, 제1 배선층(310), 제2 배선층(320), 및 제1 관통비어(410)는, 구리(Cu) 등의 금속재료로 구성되고, 불화수소산에의 에칭 내성이 높기 때문에, 거의 에칭이 진행하지 않는다. 따라서 공극(530)이 형성되는 영역은, 반도체 장치(2)의 적층 방향에서는, 제1 확산방지층(210) 및 제3 확산방지층(230)에 끼여지지된 영역으로 제어되고, 반도체 장치(2)의 면내 방향에서는, 웨트 에칭이 행하여진 시간에 의해 제어된다.
이상의 공정을 경유함에 의해, 본 실시 형태에 관한 반도체 장치(2)를 제조할 수 있다. 또한, 공극(530)에의 수분 등의 침입을 막기 위해, 기판(600)의 위에는, 절연 재료로 구성되고, 스루홀(510)의 개구를 막는 봉지층이 마련되어도 좋다.
본 실시 형태에 관한 반도체 장치(2)의 제조 방법으로는, CMP에 의한 기판(600)의 박막화를 행한 후에, 반도체 장치(2)의 내부에 공극(530)이 형성된다. 이에 의하면, 반도체 장치(2)로는, 기계적인 스트레스가 가하여지는 CMP 공정의 후에, 공극(530)이 형성되기 때문에, CMP 공정에서 크랙 등이 발생하는 것을 억제할 수 있다.
<3. 정리>
이상에 설명한 바와 같이, 본 개시의 한 실시 형태에 관한 반도체 장치에 의하면, 내부에 마련된 공극(530)에 의해 배선층(300)의 사이를 중공으로 할 수 있기 때문에, 배선 사이 용량을 저감할 수 있다. 이에 의해, 반도체 장치에서는, 배선에서의 지연을 억제할 수 있기 때문에, 동작의 고속화, 및 저소비 전력화를 실현할 수 있다.
또한, 반도체 장치에서는, 다층 배선층의 표면에 마련된 절연층(100)에 공극(530)이 마련되지 않기 때문에, 반도체 장치 전체로서의 기계 강도를 유지할 수 있다. 또한, 반도체 장치에서는, 공극(530)에 돌출한 확산방지층(200)이 생기지 않기 때문에, 기계 강도가 낮은 확산방지층(200)이 붕락되는 것을 방지할 수 있다.
본 개시의 한 실시 형태에 관한 반도체 장치는, 탑재하는 반도체 소자를 변경함으로써, 예를 들면, 메모리 장치, 로직 회로, 또는 촬상 장치 등에 이용하는 것이 가능하다. 특히, 본 개시의 제2의 실시 형태에 관한 반도체 장치(2)는, 반도체 소자로서 컬러 센서를 탑재함으로써, 이면 조사형의 촬상 장치로서 이용하는 것이 가능하다.
이상, 첨부 도면을 참조하면서 본 개시의 알맞은 실시 형태에 관해 상세히 설명하였지만, 본 개시의 기술적 범위는 이들의 예로 한정되지 않는다. 본 개시의 기술 분야에서의 통상의 지식을 갖는 자라면, 특허청구의 범위에 기재된 기술적 사상의 범주 내에서, 각종의 변경례 또는 수정례에 상도할 수 있음은 분명하고, 이들에 대해서도, 당연히 본 개시의 기술적 범위에 속하는 것으로 이해된다.
또한, 본 명세서에 기재된 효과는, 어디까지나 설명적 또는 예시적인 것이고 한정적이 아니다. 즉, 본 개시에 관한 기술은, 상기한 효과와 함께, 또는 상기한 효과에 대신하여, 본 명세서의 기재로부터 당업자에게는 분명한 다른 효과를 이룰 수 있다.
또한, 이하와 같은 구성도 본 개시의 기술적 범위에 속한다.
(1)
절연층과 확산방지층이 교대로 적층되고, 내부에 배선층이 마련된 다층 배선층과,
상기 다층 배선층의 일방의 표면부터 적어도 하나 이상의 절연층을 관통하여 마련되고, 내측이 보호측벽으로 덮여진 스루홀과,
상기 스루홀의 직하의 적어도 하나 이상의 절연층에 마련된 공극을 구비하는, 반도체 장치.
(2)
상기 배선층의 적어도 일부는, 상기 공극의 내부에 마련되는, 상기 (1)에 기재된 반도체 장치.
(3)
상기 공극은, 복수의 상기 절연층에 걸쳐서 마련되는, 상기 (1) 또는 (2)에 기재된 반도체 장치.
(4)
상기 공극이 마련된 복수의 상기 절연층 사이의 상기 확산방지층은, 일부 영역에 개구가 마련되는, 상기 (3)에 기재된 반도체 장치.
(5)
상기 확산방지층에 마련된 개구는, 상기 배선층과 접하지 않는 영역에 마련되는, 상기 (4)에 기재된 반도체 장치.
(6)
상기 스루홀은, 상기 다층 배선층의 일방의 표면부터 복수의 상기 절연층을 관통하여 마련되는, 상기 (1)∼(5)의 어느 한 항에 기재된 반도체 장치.
(7)
상기 공극에 의해 노출된 상기 배선층의 표면은, 보호층으로 덮여 있는, 상기 (1)∼(6)의 어느 한 항에 기재된 반도체 장치.
(8)
상기 공극은, 상기 다층 배선층의 적층 방향에서의 평면시에 있어서, 상기 스루홀의 직하의 영역을 포함하는 영역에 마련되는, 상기 (1)∼(7)의 어느 한 항에 기재된 반도체 장치.
(9)
상기 공극은, 상기 공극이 마련된 상기 절연층의 상면 및 하면에 적층된 상기 확산방지층을 노출시키는, 상기 (1)∼(8)의 어느 한 항에 기재된 반도체 장치.
(10)
상기 확산방지층, 및 상기 보호측벽은, 상기 절연층보다도 불소 화합물에 대한 에칭 내성이 높은 재료로 형성되는, 상기 (1)∼(9)의 어느 한 항에 기재된 반도체 장치.
(11)
절연층과, 확산방지층이 교대로 적층되고, 내부에 배선층이 마련된 다층 배선층과,
상기 다층 배선층의 일방의 표면부터 적어도 하나 이상의 절연층을 관통하여 마련되고, 내측이 보호측벽으로 덮여진 스루홀과,
상기 스루홀의 직하의 적어도 하나 이상의 절연층에 마련된 공극을 구비하는, 촬상 장치.
(12)
상기 다층 배선층을 적층 방향으로 끼여지지하는 한 쌍의 기판을 또한 구비하고,
상기 스루홀은, 상기 기판의 일방을 또한 관통하여 마련되는, 상기 (11)에 기재된 촬상 장치.
(13)
상기 다층 배선층은, 내부에 컬러 센서를 구비하고,
상기 스루홀이 마련된 측의 표면은, 상기 다층 배선층에서 상기 컬러 센서가 마련된 측의 표면인, 상기 (11) 또는 (12)에 기재된 촬상 장치.
(14)
절연층과 확산방지층을 교대로 적층하고, 내부에 배선층이 마련된 다층 배선층을 형성하는 공정과,
상기 다층 배선층의 일방의 표면부터 적어도 하나 이상의 절연층을 관통하여, 스루홀을 형성하는 공정과,
상기 스루홀의 내측에 보호측벽을 형성하는 공정과,
상기 스루홀의 직하의 적어도 하나 이상의 절연층을 에칭하여, 공극을 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
(15)
상기 공극은, 상기 절연층의 웨트 에칭에 의해 형성되는, 상기 (15)에 기재된 반도체 장치의 제조 방법.
1, 2 : 반도체 장치
100 : 절연층
110 : 제1 절연층
120 : 제2 절연층
130 : 제3 절연층
140 : 제4 절연층
150 : 제5 절연층
200 : 확산방지층
210 : 제1 확산방지층
220 : 제2 확산방지층
230 : 제3 확산방지층
240 : 제4 확산방지층
250 : 제5 확산방지층
300 : 배선층
310 : 제1 배선층
320 : 제2 배선층
330 : 제3 배선층
340 : 제4 배선층
400 : 관통비어
410 : 제1 관통비어
420 : 제2 관통비어
430 : 제3 관통비어
510 : 스루홀
520 : 보호측벽
530 : 공극
540 : 보호층
610 : 콘택트 플러그
600, 620 : 기판

Claims (19)

  1. 다층 배선층을 포함하고,
    상기 다층 배선층은,
    복수의 절연층,
    복수의 확산 방지층을 포함하고,
    상기 복수의 절연층은, 두 개의 확산 방지층 사이에 각각 배치되는 절연층과, 상기 다층 배선층의 표면과 접촉하는 기판과 확산 방지층과의 사이에 배치되는 절연층으로 구성되고,
    상기 기판과 접촉하는 적어도 하나의 절연층을 통해, 상기 다층 배선층의 표면과 대향하는 다층 배선층의 표면으로부터 상기 기판을 관통하도록 제공되는 관통홀,
    상기 관통홀 바로 아래의 적어도 하나의 절연층에 제공되는 갭, 및
    복수의 배선층들을 포함하며,
    상기 배선층 중 적어도 하나는 절연층 내에 제공되고, 상기 배선층 중 적어도 하나는 상기 갭 내에 제공되고,
    상기 관통홀은 상기 배선층이 제공된 적어도 하나의 절연층을 관통하도록 제공되는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    복수의 비아를 더 포함하고,
    상기 복수의 비아는 상기 절연층 내에 제공된 배선층 중 적어도 하나와 상기 갭 내에 제공된 배선층 중 적어도 하나를 전기적으로 연결하는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 관통홀을 라이닝하는 보호 측벽을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 확산 방지층과 보호측벽이 동일한 재질로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    기판과 접촉하는 다층 배선층의 표면과 대향하는 다층 배선층의 표면으로부터 적어도 하나의 절연층을 관통하도록 단 하나의 관통홀이 제공되는 것을 특징으로 하는 반도체 장치.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 촬상 장치로서,
    다층 배선층을 포함하고,
    상기 다층 배선층은,
    복수의 절연층,
    복수의 확산 방지층을 포함하고,
    상기 복수의 절연층은, 두 개의 확산 방지층 사이에 각각 배치되는 절연층과, 상기 다층 배선층의 표면과 접촉하는 기판과 확산 방지층과의 사이에 배치되는 절연층으로 구성되고,
    상기 기판과 접촉하는 적어도 하나의 절연층을 통해, 상기 다층 배선층의 표면과 대향하는 다층 배선층의 표면으로부터 상기 기판을 관통하도록 제공되는 관통홀,
    상기 관통홀 바로 아래의 적어도 하나의 절연층에 제공되는 갭, 및
    복수의 배선층들을 포함하며,
    상기 배선층 중 적어도 하나는 절연층 내에 제공되고, 상기 배선층 중 적어도 하나는 상기 갭 내에 제공되고,
    상기 관통홀은 상기 배선층이 제공된 적어도 하나의 절연층을 관통하도록 제공되는 것을 특징으로 하는 촬상 장치.
  14. 삭제
  15. 제13항에 있어서,
    복수의 비아를 더 포함하고,
    상기 복수의 비아는 상기 절연층 내에 제공된 배선층 중 적어도 하나와 상기 갭 내에 제공된 배선층 중 적어도 하나를 전기적으로 연결하는 것을 특징으로 하는 촬상 장치.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제13항에 있어서,
    기판과 접촉하는 다층 배선층의 표면과 대향하는 다층 배선층의 표면으로부터 적어도 하나의 절연층을 관통하도록 단 하나의 관통홀이 제공되는 것을 특징으로 하는 촬상 장치.
KR1020227023964A 2016-08-25 2017-06-07 반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법 KR102539779B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2016-164878 2016-08-25
JP2016164878 2016-08-25
KR1020187036528A KR102423309B1 (ko) 2016-08-25 2017-06-07 반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법
PCT/JP2017/021173 WO2018037667A1 (ja) 2016-08-25 2017-06-07 半導体装置、撮像装置、および半導体装置の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020187036528A Division KR102423309B1 (ko) 2016-08-25 2017-06-07 반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20220104273A KR20220104273A (ko) 2022-07-26
KR102539779B1 true KR102539779B1 (ko) 2023-06-07

Family

ID=61246667

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020187036528A KR102423309B1 (ko) 2016-08-25 2017-06-07 반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법
KR1020227023964A KR102539779B1 (ko) 2016-08-25 2017-06-07 반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020187036528A KR102423309B1 (ko) 2016-08-25 2017-06-07 반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법

Country Status (7)

Country Link
US (2) US10910416B2 (ko)
EP (1) EP3506342A4 (ko)
JP (1) JP6872553B2 (ko)
KR (2) KR102423309B1 (ko)
CN (1) CN109328395B (ko)
DE (1) DE112017004206T5 (ko)
WO (1) WO2018037667A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017004206T5 (de) 2016-08-25 2019-05-29 Sony Semiconductor Solutions Corporation Halbleitervorrichtung, bildaufnahmevorrichtung und verfahren zum herstellen einer halbleitervorrichtung
CN111542917A (zh) * 2018-01-05 2020-08-14 索尼半导体解决方案公司 半导体装置
DE112019003245T5 (de) * 2018-06-27 2021-04-08 Sony Semiconductor Solutions Corporation Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung
JP2020053569A (ja) * 2018-09-27 2020-04-02 ソニーセミコンダクタソリューションズ株式会社 半導体装置、固体撮像装置及び半導体装置の製造方法
TW202105758A (zh) 2019-06-26 2021-02-01 日商索尼半導體解決方案公司 攝像裝置
US11600519B2 (en) * 2019-09-16 2023-03-07 International Business Machines Corporation Skip-via proximity interconnect
WO2024129567A2 (en) * 2022-12-13 2024-06-20 Google Llc Multi-layer chip architecture and fabrication

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050167841A1 (en) * 2004-02-04 2005-08-04 Papa Rao Satyavolu S. Use of supercritical fluid for low effective dielectric constant metallization
US20080173976A1 (en) * 2007-01-24 2008-07-24 International Business Machines Corporation Air gap under on-chip passive device
US20080179750A1 (en) * 2007-01-11 2008-07-31 Stmicroelectronics Sa Interconnections of an integrated electronic circuit
JP2010062242A (ja) 2008-09-02 2010-03-18 Toshiba Corp 半導体装置の製造方法
JP2010283307A (ja) * 2009-06-08 2010-12-16 Canon Inc 半導体装置、及び半導体装置の製造方法
JP2011060803A (ja) 2009-09-07 2011-03-24 Toshiba Corp 半導体装置
JP2012204443A (ja) 2011-03-24 2012-10-22 Sony Corp 半導体装置及びその製造方法
JP2013084841A (ja) 2011-10-12 2013-05-09 Sony Corp 半導体装置の製造方法、及び、半導体装置

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521617A (ja) 1991-07-12 1993-01-29 Fujitsu Ltd 半導体装置の製造方法
US6057224A (en) * 1996-03-29 2000-05-02 Vlsi Technology, Inc. Methods for making semiconductor devices having air dielectric interconnect structures
US6218282B1 (en) * 1999-02-18 2001-04-17 Advanced Micro Devices, Inc. Method of forming low dielectric tungsten lined interconnection system
US6245658B1 (en) * 1999-02-18 2001-06-12 Advanced Micro Devices, Inc. Method of forming low dielectric semiconductor device with rigid, metal silicide lined interconnection system
US6556962B1 (en) * 1999-07-02 2003-04-29 Intel Corporation Method for reducing network costs and its application to domino circuits
US6596624B1 (en) * 1999-07-31 2003-07-22 International Business Machines Corporation Process for making low dielectric constant hollow chip structures by removing sacrificial dielectric material after the chip is joined to a chip carrier
US6255712B1 (en) * 1999-08-14 2001-07-03 International Business Machines Corporation Semi-sacrificial diamond for air dielectric formation
JP5156155B2 (ja) * 1999-10-13 2013-03-06 アプライド マテリアルズ インコーポレイテッド 半導体集積回路を製造する方法
US6413852B1 (en) * 2000-08-31 2002-07-02 International Business Machines Corporation Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material
US20020145201A1 (en) * 2001-04-04 2002-10-10 Armbrust Douglas Scott Method and apparatus for making air gap insulation for semiconductor devices
JP4436989B2 (ja) 2001-05-23 2010-03-24 パナソニック株式会社 半導体装置の製造方法
JP2002353304A (ja) 2001-05-24 2002-12-06 Matsushita Electric Ind Co Ltd 半導体装置、及びその製造方法
US6555467B2 (en) * 2001-09-28 2003-04-29 Sharp Laboratories Of America, Inc. Method of making air gaps copper interconnect
US20030073302A1 (en) * 2001-10-12 2003-04-17 Reflectivity, Inc., A California Corporation Methods for formation of air gap interconnects
JP2003347401A (ja) * 2002-05-30 2003-12-05 Mitsubishi Electric Corp 多層配線構造を有する半導体装置およびその製造方法
US6713835B1 (en) * 2003-05-22 2004-03-30 International Business Machines Corporation Method for manufacturing a multi-level interconnect structure
CN1795553A (zh) * 2003-05-26 2006-06-28 皇家飞利浦电子股份有限公司 制造具有多孔电介质层和气隙的衬底的方法以及衬底
US7012240B2 (en) * 2003-08-21 2006-03-14 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with guard rings and method for forming the same
US7084479B2 (en) * 2003-12-08 2006-08-01 International Business Machines Corporation Line level air gaps
JP2006019401A (ja) 2004-06-30 2006-01-19 Renesas Technology Corp 半導体装置及びその製造方法
US7485963B2 (en) * 2004-07-28 2009-02-03 Texas Instruments Incorporated Use of supercritical fluid for low effective dielectric constant metallization
JP2007019508A (ja) * 2005-07-08 2007-01-25 Stmicroelectronics (Crolles 2) Sas 相互接続配線内における複数のエアギャップの横方向分布の制御
US8097949B2 (en) * 2006-03-30 2012-01-17 Nxp B.V. Control of localized air gap formation in an interconnect stack
US7534696B2 (en) * 2006-05-08 2009-05-19 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
JP2008021862A (ja) * 2006-07-13 2008-01-31 Renesas Technology Corp 半導体装置およびその製造方法
US7566627B2 (en) * 2007-06-29 2009-07-28 Texas Instruments Incorporated Air gap in integrated circuit inductor fabrication
JP2010108966A (ja) * 2008-10-28 2010-05-13 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
US8896120B2 (en) 2010-04-27 2014-11-25 International Business Machines Corporation Structures and methods for air gap integration
US20130323930A1 (en) 2012-05-29 2013-12-05 Kaushik Chattopadhyay Selective Capping of Metal Interconnect Lines during Air Gap Formation
CN102938399B (zh) * 2012-11-02 2016-03-30 上海华力微电子有限公司 一种介电常数可调整的金属互连层及其制作方法
JP6079502B2 (ja) * 2013-08-19 2017-02-15 ソニー株式会社 固体撮像素子および電子機器
WO2015025637A1 (ja) * 2013-08-23 2015-02-26 シャープ株式会社 光電変換装置およびその製造方法
JP2016046269A (ja) * 2014-08-19 2016-04-04 株式会社東芝 半導体装置および半導体装置の製造方法
US9659856B2 (en) * 2014-10-24 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Two step metallization formation
US9559134B2 (en) * 2014-12-09 2017-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench spacing isolation for complementary metal-oxide-semiconductor (CMOS) image sensors
US20170345766A1 (en) * 2016-05-31 2017-11-30 Globalfoundries Inc. Devices and methods of forming low resistivity noble metal interconnect with improved adhesion
DE112017004206T5 (de) 2016-08-25 2019-05-29 Sony Semiconductor Solutions Corporation Halbleitervorrichtung, bildaufnahmevorrichtung und verfahren zum herstellen einer halbleitervorrichtung

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050167841A1 (en) * 2004-02-04 2005-08-04 Papa Rao Satyavolu S. Use of supercritical fluid for low effective dielectric constant metallization
US20080179750A1 (en) * 2007-01-11 2008-07-31 Stmicroelectronics Sa Interconnections of an integrated electronic circuit
US20080173976A1 (en) * 2007-01-24 2008-07-24 International Business Machines Corporation Air gap under on-chip passive device
JP2010062242A (ja) 2008-09-02 2010-03-18 Toshiba Corp 半導体装置の製造方法
JP2010283307A (ja) * 2009-06-08 2010-12-16 Canon Inc 半導体装置、及び半導体装置の製造方法
JP2011060803A (ja) 2009-09-07 2011-03-24 Toshiba Corp 半導体装置
JP2012204443A (ja) 2011-03-24 2012-10-22 Sony Corp 半導体装置及びその製造方法
JP2013084841A (ja) 2011-10-12 2013-05-09 Sony Corp 半導体装置の製造方法、及び、半導体装置

Also Published As

Publication number Publication date
JP6872553B2 (ja) 2021-05-19
DE112017004206T5 (de) 2019-05-29
KR20220104273A (ko) 2022-07-26
US10910416B2 (en) 2021-02-02
US20210118922A1 (en) 2021-04-22
EP3506342A1 (en) 2019-07-03
EP3506342A4 (en) 2019-08-28
KR20190040934A (ko) 2019-04-19
US20190181168A1 (en) 2019-06-13
KR102423309B1 (ko) 2022-07-21
CN109328395B (zh) 2024-02-13
WO2018037667A1 (ja) 2018-03-01
JPWO2018037667A1 (ja) 2019-06-20
CN109328395A (zh) 2019-02-12
US11621283B2 (en) 2023-04-04

Similar Documents

Publication Publication Date Title
KR102539779B1 (ko) 반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법
JP3961412B2 (ja) 半導体装置及びその形成方法
KR100385227B1 (ko) 구리 다층 배선을 가지는 반도체 장치 및 그 형성방법
JP5106933B2 (ja) 半導体装置
JP2009147218A (ja) 半導体装置とその製造方法
JP4946436B2 (ja) 半導体装置及びその製造方法
US8749028B2 (en) Semiconductor device with silicon through electrode and moisture barrier
JP4280204B2 (ja) 半導体装置
JP4383274B2 (ja) 半導体装置および半導体ウエハの製造方法
JP4050876B2 (ja) 半導体集積回路装置とその製造方法
US9490207B2 (en) Semiconductor device having a copper wire within an interlayer dielectric film
JP5078823B2 (ja) 半導体装置
JP5334434B2 (ja) 半導体装置の製造方法
JP2005116788A (ja) 半導体装置
JP2010171291A (ja) 半導体装置および半導体装置の製造方法
JP2004363376A (ja) 配線及びビアプラグ間の接続構造、及び配線及びビアプラグ間の接続構造を有する半導体装置の製造方法
JP2008124070A (ja) 半導体装置
JP2006324388A (ja) 半導体装置およびその製造方法
KR20000027278A (ko) 반도체 소자의 금속 배선 형성 방법
JP2009049178A (ja) 半導体装置
JP2010080772A (ja) 半導体装置
JP2007005628A (ja) 配線構造およびその製造方法
JP2009105148A (ja) 半導体装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
GRNT Written decision to grant