CN109328395A - 半导体装置、摄像装置及半导体装置制造方法 - Google Patents

半导体装置、摄像装置及半导体装置制造方法 Download PDF

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Abstract

[问题]为了提供：半导体装置，其中保持机械强度和可靠性，同时通过空隙减小配线间电容；摄像装置；及半导体装置制造方法。[解决方案]公开了半导体装置，其设置有：多层配线层，在所述多层配线层中，绝缘层和防扩散层交替层叠着，并且所述多层配线层内设置有配线；通孔，所述通孔是通过从所述多层配线层的一个表面穿透一个或多个绝缘层而被设置的，并且所述通孔的内侧覆盖有保护侧壁；及空隙，所述空隙被设置在一个或多个绝缘层中，所述空隙设置在所述通孔正下方。

Description

半导体装置、摄像装置及半导体装置制造方法
技术领域
本发明涉及半导体装置、摄像装置及半导体装置制造方法。
背景技术
近年来，随着半导体装置的小型化，因配线而引起的信号延迟作为降低半导体装置的操作速度的因素而受到关注。具体地，因为配线的截面积因半导体装置的小型化而减小，并且配线电阻增大，所以与配线电阻和配线电容之间的乘积成比例的延迟(也称为RC延迟)增加。
为了降低因配线而引起的这种信号延迟，已经考虑使配线之间的层间膜具有较低的介电常数。然而，尚未发现能实现足够低的介电常数的层间膜材料。
因此，已经考虑通过去除配线之间的材料并在配线之间设置具有特定的介电常数1的中空层(也称为气隙)来进一步减小配线之间的介电常数。
例如，下面列出的专利文献1公开提供了一种当去除配线之间的绝缘层以形成气隙结构时不会损坏配线的结构。
引用列表
专利文献
专利文献1：JP 2006-19401A
发明内容
技术问题
然而，因为根据专利文献1中公开的技术，机械强度低的薄膜突出到形成气隙的空间中，所以突出的薄膜可能会塌陷。而且，根据专利文献1中公开的技术，在配线之间的间隔宽的情况下，因为整个半导体装置的机械强度会因气隙而降低，所以半导体装置的可靠性可能会降低。
因此，本发明提出了能够通过使用空隙来减小配线电容并能够保持机械强度和可靠性的新颖且改进的半导体装置、摄像装置及半导体装置制造方法。
解决问题的技术方案
根据本发明，提供了半导体装置，其包括：多层配线层，在所述多层配线层中绝缘层和防扩散层交替层叠着，并且所述多层配线层内设置有配线层；通孔，所述通孔被设置成从所述多层配线层的一个表面穿透至少一个或多个绝缘层，并且所述通孔的内部覆盖有保护侧壁；以及空隙，所述空隙被设置在位于所述通孔正下方的至少一个或多个绝缘层中。
此外，根据本发明，提供了摄像装置，其包括：多层配线层，在所述多层配线层中绝缘层和防扩散层交替层叠着，并且所述多层配线层内设置有配线层；通孔，所述通孔被设置成从所述多层配线层的一个表面穿透至少一个或多个绝缘层，并且所述通孔的内部覆盖有保护侧壁；以及空隙，所述空隙被设置在位于所述通孔正下方的至少一个或多个绝缘层中。
此外，根据本发明，提供了半导体装置制造方法，所述制造方法包括以下步骤：形成多层配线层的步骤，在所述多层配线层中绝缘层和防扩散层交替层叠着，并且所述多层配线层内设置有配线层；从所述多层配线层的一个表面穿透至少一个或多个绝缘层，形成通孔的步骤；在所述通孔内侧形成保护侧壁的步骤；以及蚀刻所述通孔正下方的至少一个或多个绝缘层，形成空隙的步骤。
根据本发明，可以在作为自形成半导体装置的多层配线层的表面起的第二层和后续层的绝缘层中形成空隙。据此，因为可以在配线之间设置具有特定的介电常数1的中空同时保持半导体装置的机械强度，所以可以减小半导体装置的配线电容。
本发明的有利效果
根据本发明，可以通过空隙减小配线电容，并且可以保持半导体装置的机械强度和可靠性。
需要注意的是，上述效果不一定是限制性的。连同或代替上述效果，可以实现本说明书中描述的任何一种效果或可以从本说明书中理解的其他效果。
附图说明
图1是沿层叠方向截取的根据本发明第一实施例的半导体装置的断面图。
图2是图示了在图1所示的半导体装置中的空隙内的表面中形成有保护层的构造的断面图。
图3是根据实施例的半导体装置在层叠方向上的平面视图的平面图。
图4是图示了根据实施例的半导体装置制造方法的步骤的断面图。
图5是图示了根据实施例的半导体装置制造方法的步骤的断面图。
图6是图示了根据实施例的半导体装置制造方法的步骤的断面图。
图7是图示了根据实施例的半导体装置制造方法的步骤的断面图。
图8是图示了根据实施例的半导体装置制造方法的步骤的断面图。
图9是图示了根据实施例的半导体装置制造方法的步骤的断面图。
图10是图示了根据实施例的半导体装置制造方法的步骤的断面图。
图11是图示了沿层叠方向截取的根据第一变型例的半导体装置的断面图。
图12是图示了沿层叠方向截取的根据第二变型例的半导体装置的断面图。
图13是图示了沿层叠方向截取的根据第三变型例的半导体装置的断面图。
图14是图示了沿层叠方向截取的根据本发明第二实施例的半导体装置的断面图。
图15是图示了根据实施例的半导体装置制造方法的步骤的断面图。
图16是图示了根据实施例的半导体装置制造方法的步骤的断面图。
图17是图示了根据实施例的半导体装置制造方法的步骤的断面图。
图18是图示了根据实施例的半导体装置制造方法的步骤的断面图。
图19是图示了根据实施例的半导体装置制造方法的步骤的断面图。
图20是图示了根据实施例的半导体装置制造方法的步骤的断面图。
图21是图示了根据实施例的半导体装置制造方法的步骤的断面图。
具体实施方式
在下文中，将参照附图详细描述本发明的优选实施例。需要注意的是，在本说明书和附图中，用相同的附图标记表示具有基本相同的功能和结构的结构元件，并且省略对这些结构元件的重复说明。
需要注意的是，将按下列顺序进行描述。
1.第一实施例
1.1.半导体装置的断面结构
1.2.半导体装置的平面结构
1.3.半导体装置制造方法
1.4.变型例
2.第二实施例
2.1.半导体装置的断面结构
2.2.半导体装置制造方法
3.结论
<1.第一实施例>
(1.1.半导体装置的断面结构)
首先，将参照图1描述根据本发明第一实施例的半导体装置的断面结构。图1是沿层叠方向截取的根据实施例的半导体装置1的断面图。需要注意的是，图1图示了根据实施例的半导体装置1的断面的一部分，并且毋庸置疑，半导体装置1也在面内方向上在图中未示出的范围内延伸。
如图1所示，半导体装置1包括基板600和多层配线层，在该多层配线层中，第一至第五绝缘层110、120、130、140和150及第一至第五防扩散层210、220、230、240和250交替层叠着。此外，基板600设置有半导体元件(未示出)，并且第二至第五绝缘层120、130、140和150分别设置有第一至第四配线层310、320、330和340。需要注意的是，通过接触插塞610使半导体元件具有与第一配线层310的连续性，并且通过第一至第三通孔410、420和430使第一至第四配线层310、320、330和340彼此之间具有连续性。
在下面的描述中，第一至第五绝缘层110、120、130、140和150也将统称为绝缘层100，同时第一至第五防扩散层210、220、230、240和250也将统称为防扩散层200。另外，第一至第四配线层310、320、330和340也将统称为配线层300，同时第一至第三通孔410、420和430也将统称为通孔400。
即，半导体装置1包括如下的多层配线层：在该多层配线层中，包括配线层300和通孔400的绝缘层100和防扩散层200交替层叠着。
需要注意的是，尽管图1图示了半导体装置1具有其中第一至第五绝缘层110、120、130、140和150及第一至第五防扩散层210、220、230、240和250交替层叠着的五层结构的构造，但是根据本发明的技术不限于这种说明性的示例。例如，半导体装置1可以包括具有三层或四层的多层配线层，或可以包括具有至少六层的多层配线层。
绝缘层100是主要的层形成材料，其使配线层300彼此电绝缘并形成半导体装置1。绝缘层100包括能够相对容易地蚀刻(具体地，能够比稍后将描述的防扩散层200更容易蚀刻)的绝缘材料，并且绝缘层例如可以包括诸如SiOx等绝缘材料。
防扩散层200被设置成夹持各个绝缘层100，抑制形成配线层300的金属原子的表面扩散，并且当加工上层中的构件时用作阻挡层。具体地，防扩散层200包括具有比绝缘层100更高的抗蚀刻性(例如，相对于氟化合物的抗蚀刻性)的绝缘材料，并且防扩散层200可以包括诸如SiNx、SiCN、SiON或SiC等绝缘材料。
配线层300在半导体装置1中所设置的各个元件之间传递电流或电压。配线层300包括导电金属材料，并且可以包括例如铜(Cu)、钨(W)、铝(Al)或含有这些金属的合金。另外，可以使用具有高阻挡性的金属在配线层300的表面上形成阻挡金属层，尽管在附图中未示出这些层。例如，阻挡金属层可以包括诸如钽(Ta)、钛(Ti)、钌(Ru)、钴(Co)或锰(Mn)等金属、或这些金属的氮化物或氧化物。
通孔400电连接设置在不同的绝缘层100中的配线层300。具体地，第一通孔410将第一配线层310连接到第二配线层320，第二通孔420将第二配线层320连接到第三配线层330，并且第三通孔430将第三配线层330连接到第四配线层340。通孔400包括与配线层300类似的导电金属材料，并且可以包括例如铜(Cu)、钨(W)、铝(Al)、或含有这些材料的合金。另外，与配线层300类似，可以在通孔400的表面上形成阻挡金属层。
基板600是包括各种半导体的基板，并且可以是包括多晶硅、单晶硅或非晶硅(Si)的基板。另外，基板600设置有实现半导体装置1的功能的半导体元件。作为设置在基板600上的半导体元件，例如可以例示包括存储元件、颜色传感器或晶体管的逻辑电路等。
接触插塞610将设置在基板600上的半导体元件等的电极或配线电连接到第一配线层310。接触插塞610可以包括与通孔400的金属材料类似的金属材料，并且可以包括例如铜(Cu)、钨(W)、铝(Al)、或含有这些金属的合金。
此外，如图1所示，半导体装置1设置有穿透第五防扩散层250、第五绝缘层150和第四防扩散层240的通孔510，并且通孔510的内部覆盖有保护侧壁520。通孔510使得设置在第三绝缘层130和第四绝缘层140处的空隙530与外部空间连通。
需要注意的是，尽管在图1中未示出，但是可以在第五防扩散层250上设置挡住通孔510的开口的密封层。密封层包括诸如SiOx、SiNx、SiCN、SiON或SiC等任意绝缘材料，并防止水分等进入通孔510和空隙530。
通孔510被设置成穿透设置在半导体装置1的任何一个表面上的绝缘层100和夹持绝缘层100的防扩散层200。具体地，通孔510被设置成穿透第五绝缘层150以及将第五绝缘层150夹在其间的第四防扩散层240和第五防扩散层250。通孔510的开口的形状可以是至少一侧为50nm至300nm的大致四边形形状，或者可以是例如直径为50nm至300nm的大致圆形形状。
保护侧壁520设置在通孔510内，以保护第五绝缘层150的因通孔510而暴露的侧表面。保护侧壁520包括例如具有比绝缘层100的抗蚀刻性高的抗蚀刻性(例如，相对于氟化合物的抗蚀刻性)的绝缘材料，并且可以包括诸如SiNx、SiCN、SiON、SiOC或SiC等绝缘材料。
保护侧壁520用于保护第五绝缘层150，使得在形成空隙530时不蚀刻第五绝缘层150。具体地，通过经由通孔510引入蚀刻溶液并在第三绝缘层130和第四绝缘层140上执行湿法蚀刻来形成空隙530。此时，保护侧壁520防止第五绝缘层150被蚀刻溶液湿法蚀刻。因此，利用内部覆盖有保护侧壁520的通孔510，可以在半导体装置1中的多层配线层中的第二层和后续层内设置的绝缘层100中形成空隙530。需要注意的是，保护侧壁520可以是例如5nm至30nm的薄膜。
空隙530设置在半导体装置1中的多层配线层(即，多层配线层的内部)中的第二绝缘层和后续绝缘层100中，并且配线层300中的空间形成为具有特定介电常数1的中空。以这种方式，空隙530可以减小配线层300中的配线电容。具体地，空隙530设置在第三绝缘层130和第四绝缘层140处，并且可以通过将第三配线层330与第二配线层320之间的空间形成为中空而减小配线电容。
需要注意的是，在半导体装置1中的多层配线层的表面上的绝缘层100中没有设置空隙530。具体地，在多层配线层的表面上的第一绝缘层110和第五绝缘层150中没有设置空隙530。以这种方式，尽管在半导体装置1中形成有空隙530，但仍可以保持整体机械强度。
空隙530可以通过经由通孔510引入蚀刻溶液并且通过使用湿法蚀刻方法在第三绝缘层130和第四绝缘层140上进行蚀刻来形成。
此时，形成空隙530的区域被限制在由防扩散层200在多层配线层的层叠方向上围绕的区域。这是因为由于防扩散层200的抗蚀刻性高于绝缘层100的抗蚀刻性，所以蚀刻难以通过防扩散层200进行。因此，在执行充分蚀刻的情况下，空隙530使存在于第三绝缘层130和第四绝缘层140的上方和下方的第二防扩散层220和第四防扩散层240暴露。
此外，形成空隙530的区域是由在多层配线层的面内方向上执行蚀刻的时间长度来控制的。即，空隙530形成在从引入蚀刻溶液的通孔510正下方的部分各向同性地延伸的区域中，同时通过蚀刻时间控制该区域的宽度。
需要注意的是，在蚀刻绝缘层100的条件下不蚀刻通孔400或配线层300。因此，在通孔400或配线层300存在于形成有空隙530的区域中的情况下，通孔400或配线层300直接保留在空隙530内。另外，在绝缘层100被通孔400或配线层300空间划分的情况下，蚀刻溶液不会进入由通孔400或配线层300划分的相对侧上的空间。在这种情况下，形成空隙530的区域受到通孔400或配线层300的限制。
在空隙530设置在多个绝缘层100中的情况下，预先去除多个绝缘层100之间的防扩散层200的一部分以形成开口。具体地，空隙530设置在第三绝缘层130和第四绝缘层140中，并且预先去除通孔510附近的第三防扩散层230的一部分以形成开口。以这种方式，因为当执行用于形成空隙530的蚀刻时蚀刻溶液可以从第四绝缘层140扩散到第三绝缘层130，所以可以在多个层上形成空隙530，即，在第三绝缘层130和第四绝缘层140上形成空隙530。
此外，此时在防扩散层200中形成开口，使得不会形成突出到空隙530并且没有形成在配线层300上方的区域。以这种方式，可以在形成空隙530之后防止突出到空隙530的防扩散层200塌陷。
需要注意的是，尽管图1图示了仅形成一个通孔510的情况，但是根据本发明的技术不限于上述说明性示例。例如，可以形成多个通孔510。在这种情况下，多个通孔510可以形成相同的空隙530，或者可以分别形成不同的空隙530。
此外，如图2所示，保护层540可以形成在被空隙530暴露的表面上。图2是图示了图1中所示的半导体装置1中的空隙530的内表面上形成保护层540的构造的断面图。
如图2所示，保护层540可以形成在通过空隙530暴露的绝缘层100、防扩散层200、配线层300和通孔400的各个表面上。
保护层540包括例如任意绝缘材料，并且可以包括诸如SiOx、SiNx、SiCN、SiON、SiOC或SiC等绝缘材料。另外，保护层540的膜厚可以是例如2nm至50nm。保护层540可以通过防止配线层300和通孔400中的电迁移和时间有关的介质击穿(TDDB：time dependantdielectric breakdown)来提高配线的可靠性。这种保护层540可以通过经由通孔510将原料气体引入空隙530中并执行例如原子层沉积(ALD：atomic layer deposition)方法而被形成。
根据上述半导体装置1，可以通过空隙530在配线层300之间形成中空，从而减小配线电容。因此，根据半导体装置1，通过抑制配线中的延迟，可以实现高操作速度和低功耗。
此外，因为在半导体装置1中的多层配线层的表面上设置的绝缘层100(即，第一绝缘层110和第五绝缘层150)中没有设置空隙530，所以可以保持整个半导体装置1的机械强度。而且，因为在半导体装置1中不产生突出到空隙530中的防扩散层200，所以可以防止机械强度低的防扩散层200塌陷。
(1.2.半导体装置的平面配置)
接下来，将参照图3描述根据实施例的半导体装置1中的各个构造的平面配置的示例。图3是图示了根据实施例的半导体装置1在层叠方向上的平面视图的平面图。
需要注意的是，仅图示了第二至第四配线层320、330和340、通孔510和形成在第三防扩散层230中的开口231的平面配置，并且省略了其他构造的图示。另外，图3中所示的平面配置仅是示例，并且根据实施例的半导体装置1中的各个构造的平面配置不限于此。
因为如图3所示，第二至第四配线层320、330和340形成在彼此不同的绝缘层100中，所以它们的部分区域以相互重叠的方式形成。另外，第一通孔410和第二通孔420例如可以形成在第二至第四配线层320、330和340彼此相互重叠的部分区域中。
通孔510形成在通孔510不与第三配线层330和第四配线层340重叠的区域中，以便不干扰第三配线层330和第四配线层340。通孔510的开口的形状可以是例如至少一侧为50nm至300nm的大致四边形形状。另外，可以为一个空隙530设置一个通孔510，或者可以为一个空隙530设置多个通孔510。而且，通孔510可以设置在期望减小配线电容的区域中。
尽管在图中未示出，但是空隙530形成在未形成第二至第四配线层320、330和340的区域中。
形成在第三防扩散层230中的开口231形成在避开了形成有第二配线层320的区域的区域中。因为第三防扩散层230形成在第二配线层320上，所以这是为了防止第二配线层320通过形成开口231而塌陷。此外，开口231可以形成在包括形成有通孔510的区域的区域中，或者可以形成在不包括形成有通孔510的区域的区域中。需要注意的是，形成在第三防扩散层230中的开口231的形状可以是具有50nm至500nm的边的任意多边形形状。
(1.3.半导体装置制造方法)
接下来，将参照图4至图10描述根据实施例的半导体装置1的制造方法。图4至图10是图示了根据实施例的半导体装置1的制造方法的步骤的断面图。
首先，如图4所示，通过CVD方法在设置有半导体元件等的基板600上依次层叠第一绝缘层110、第一防扩散层210、第二绝缘层120、第二防扩散层220、第三绝缘层130和第三防扩散层230。此外，在每个绝缘层100中形成接触插塞610、第一配线层310、第二配线层320和第一通孔410。
具体地，首先，在包括硅(Si)等的基板600上形成第一绝缘层110。接下来，可以使用镶嵌方法形成第一配线层310，其中，在第一绝缘层110上形成第一防扩散层210和第二绝缘层120，然后通过蚀刻去除预定区域中的第一防扩散层210和第二绝缘层120，并且用铜(Cu)等再次掩埋蚀刻部分。此外，可以通过类似的方法形成第二配线层320和第一通孔410。
需要注意的是，第一至第三绝缘层110、120和130可以包括可以用氢氟酸容易蚀刻的SiOx等，并且第一至第三防扩散层210、220和230可以包括具有相对于氢氟酸的高抗蚀刻性的SiC等。
接下来，如图5所示，通过使用光刻法去除第三防扩散层230的一部分。此时，已经去除第三防扩散层230的区域用作在后级蚀刻第二绝缘层120和第三绝缘层130的步骤中将蚀刻溶液引入第二绝缘层120中的开口。
接下来，如图6所示，通过CVD方法将第四绝缘层140、第四防扩散层240、第五绝缘层150和第五防扩散层250依次层叠在第三防扩散层230上。另外，在每个绝缘层100上形成第三配线层330、第四配线层340、第二通孔420和第三通孔430。
具体地，可以使用镶嵌方法形成第三配线层330，其中，在第三防扩散层230上形成第四绝缘层140，然后通过蚀刻去除预定区域中的第四绝缘层140，并且用铜(Cu)等掩埋蚀刻部分。此外，可以通过类似的方法形成第四配线层340、第二通孔420和第三通孔430。需要注意的是，第四绝缘层140和第五绝缘层150可以包括可以用氢氟酸容易蚀刻的SiOx等，并且第四防扩散层240和第五防扩散层250可以包括具有相对于氢氟酸的高抗蚀刻性的SiC等。
接下来，如图7所示，通过在第五防扩散层250上形成阻挡层511并通过使用蚀刻等在部分区域中去除第五绝缘层150、第四防扩散层240和第五防扩散层250来形成通孔510。阻挡层511用于保护第五防扩散层250，并且可以包括例如约100nm的SiO2。另外，形成通孔510的区域例如是未形成第三配线层330和第四配线层340的区域，并且通孔510的开口的形状可以是50nm至300nm的正方形形状。需要注意的是，可以设置多个通孔510。
接下来，如图8所示，使用ALD方法在阻挡层511上和通孔510内形成保护膜521。例如，保护膜521可以使用具有相对于氢氟酸的高抗蚀刻性的SiC等形成为具有5nm至30nm的膜厚。这里，因为保护膜521是使用ALD方法形成的，所以保护膜521均匀地(共形地)形成在阻挡层511上和通孔510内。
接下来，如图9所示，通过回蚀保护膜521的整个表面，在保护侧壁520保留在通孔510内的同时去除保护膜521，从而使得阻挡层511和第四绝缘层140暴露。通过执行具有显著高的垂直各向异性的蚀刻，可以实现整个表面的这种回蚀。此时，因为阻挡层511设置在第五防扩散层250上，所以可以防止第五防扩散层250被整个表面的回蚀损坏。
接下来，如图10所示，通过经由通孔510将稀释后的氢氟酸引入第二绝缘层120和第三绝缘层130中并在其上执行湿法蚀刻来形成空隙530。需要注意的是，此时使用稀释后的氢氟酸通过湿法蚀刻去除阻挡层511。
此时，因为保护侧壁520及第二至第四防扩散层220、230和240包括具有相对于氢氟酸的高抗蚀刻性的SiC等，所以蚀刻几乎不会通过保护侧壁520及第二至第四防扩散层220、230和240进行。另外，因为第二配线层320、第三配线层330、第一通孔410和第二通孔420包括诸如铜(Cu)等金属材料并且具有相对于氢氟酸的高抗蚀刻性，所以蚀刻几乎不通过第二配线层320、第三配线层330、第一通孔410和第二通孔420进行。因此，形成空隙530的区域根据在半导体装置1的层叠方向上夹在第二防扩散层220与第四防扩散层240之间的区域而被控制，并且根据在半导体装置1的面内方向上进行湿法蚀刻的时间而被控制。
以这种方式，可以使用稀释后的氢氟酸的湿法蚀刻仅蚀刻第二绝缘层120和第三绝缘层130，从而可以形成空隙530。需要注意的是，第三防扩散层230形成在具有对应于形成第二配线层320的区域的端部的区域中，并且第三防扩散层230不突出到空隙530，可以防止第三防扩散层230塌陷。
通过上述过程可以制造根据实施例的半导体装置1。需要注意的是，可以在第五防扩散层250上设置包括绝缘材料并挡住通孔510的开口的密封层，以防止水分等进入空隙530。
在上述制造方法中，使用氢氟酸进行蚀刻，使用SiOx作为绝缘层100的相对于氢氟酸容易蚀刻的材料，并且使用SiC作为防扩散层200的具有相对于氢氟酸的高抗蚀刻性的材料。然而，根据本发明的技术不限于上述说明性示例。可以采用任意组合作为用于绝缘层100和防扩散层200的材料的组合，只要可以确保足够的蚀刻选择比即可。另外，可以根据绝缘层100和防扩散层200适当地选择用于蚀刻的蚀刻溶液。
(1.4.变型例)
这里，将参照图11至图13描述根据实施例的半导体装置1的变型例。图11是图示了沿着层叠方向截取的根据实施例的第一变型例的半导体装置1A的断面图，图12图示了沿着层叠方向截取的根据实施例的第二变型例的半导体装置1B的断面图，并且图13是图示了沿着层叠方向截取的根据实施例的第三变型例的半导体装置1C的断面图。需要注意的是，毋庸置疑，图11至图13图示了半导体装置的断面的一部分，并且半导体装置也在面内方向上在图中未示出的范围内延伸。
(第一变型例)
首先，将参照图11描述根据实施例的第一变型例的半导体装置1A。
如图11所示，半导体装置1A包括其中六个绝缘层100和六个防扩散层200交替层叠着的多层配线层，并且半导体装置1A与如图1所示的半导体装置1的不同之处在于，空隙530A形成在第五绝缘层150中。这里，第六绝缘层160可以包括与第一至第五绝缘层110、120、130、140和150的材料类似的材料，并且第六防扩散层260可以包括与第一至第五防扩散层210、220、230、240和250的材料类似的材料。此外，因为其他构造如上参照图1所述，所以这里将省略这些构造的描述。
如根据第一变型例的半导体装置1A所示，空隙530A可以仅形成在一个绝缘层100(即，第五绝缘层150)中。此时，因为在设置在第五绝缘层150下方的第四防扩散层240中没有通过蚀刻形成开口，所以蚀刻溶液不会进入第四绝缘层140，并且在第四绝缘层140中没有形成空隙530A。在根据第一变型例的半导体装置1A中，减小了形成空隙530A的空间，可以提高整个半导体装置1A的机械强度。
此外，根据第一变型例的半导体装置1A可以包括其中六个绝缘层100和六个防扩散层200交替层叠着的多层配线层，或者可以包括其中至少七个绝缘层100和至少七个防扩散层200交替层叠着的多层配线层。在根据本发明的技术中，层叠在形成半导体装置1的多层配线层中的层的数量可以是至少三个以上，以便在多层配线层内部形成空隙530，并且所述层的数量的上限没有特别限制。
(第二变型例)
接下来，将参照图12描述根据实施例的第二变型例的半导体装置1B。
如图12所示，半导体装置1B与如图1所示的半导体装置1的不同之处在于，通孔510B形成为穿透第四绝缘层140和第五绝缘层150以及第三至第五防扩散层230、240和250。因此，在半导体装置1B中，空隙530形成在第二绝缘层120和第三绝缘层130中。需要注意的是，因为半导体装置1B中的各个构造如上参照图1所述，所以这里将省略这些构造的描述。
如根据第二变型例的半导体装置1B所示，通孔501B可以设置成穿透多个绝缘层100(即，第四绝缘层140和第五绝缘层150)。此时，因为开口形成在第二防扩散层220中并且用于形成空隙530的蚀刻溶液从第三绝缘层130进入第二绝缘层120，所以空隙530形成在第二绝缘层120和第三绝缘层130中。因为在根据第二变型例的半导体装置1B中，空隙530形成在从多层配线层的表面起的第三层和后续层中，所以可以提高整个半导体装置1B的机械强度。
此外，在根据第二变型例的半导体装置1B中，通孔510B可以设置成进一步穿透至少三个绝缘层100。然而，因为随着纵横比的增大形成通孔510B变得更加困难，所以通孔510B穿过的绝缘层100的数量可以是例如四个以下。
(第三变型例)
接下来，将参照图13描述根据实施例的第三变型例的半导体装置1C。
如图13所示，半导体装置1C与图1所示的半导体装置1的不同之处在于，空隙530C形成在第二至第四绝缘层120、130和140中。需要注意的是，因为半导体装置1C中的各个构造如上参照图1所述，所以这里将省略这些构造的描述。
如根据第二变型例的半导体装置1B所示，空隙530C可以进一步形成在除形成半导体装置1C的多层配线层的表面上的绝缘层100(即，第一绝缘层110和第五绝缘层150)之外的至少三个绝缘层100上。此时，因为通过蚀刻在第二防扩散层220和第三防扩散层230中形成开口，所以蚀刻溶液进入第二绝缘层120和第三绝缘层130，并且空隙530C从第二绝缘层120形成到第四绝缘层140。在根据第三变型例的半导体装置1C中，可以在更多的绝缘层100中形成空隙530C，从而进一步抑制信号延迟，并通过进一步减小配线之间的配线电容而进一步降低功耗。
此外，在根据第三变型例的半导体装置1C中，空隙530C可以进一步设置在多个绝缘层100中。然而，因为形成空隙530C的空间增加，整个半导体装置1C的机械强度降低的可能性增加，所以形成空隙530C的绝缘层100的数量可以是例如5个以下。
<2.第二实施例>
(2.1.半导体装置的断面结构)
接下来，将参照图14描述根据本发明第二实施例的半导体装置的断面结构。图14是沿层叠方向截取的根据实施例的半导体装置2的断面图。需要注意的是，图14图示了半导体装置2的截面的一部分，并且毋庸置疑，半导体装置2也在面内方向上在图中未示出的范围内延伸。
如图14所示，其中绝缘层100和防扩散层200交替层叠着的多层配线层夹在半导体装置2中的一对基板600和620之间，并且通孔510被设置成穿透基板600和第一绝缘层110。需要注意的是，图14所示的半导体装置2是使图1所示的半导体装置1垂直反转而获得的。
这里，第六绝缘层160和第七绝缘层170可以包括与第一至第五绝缘层110、120、130、140和150的材料类似的材料，并且第六防扩散层260可以包括与第一至第五防扩散层210、220、230、240和250的材料类似的材料。此外，因为其他构造如上参照图1所述，所以这里将省略这些构造的描述。
在根据本实施例的半导体装置2中，通过将其中绝缘层100和防扩散层200交替层叠的多层配线层夹持在一对基板600和620之间，可以提高整个半导体装置2的机械强度。
可以使用任何材料的基板作为基板620，只要可以将基板620接合到其中绝缘层100和防扩散层200交替层叠着的多层配线层即可。基板620可以是例如包括诸如石英等玻璃、诸如聚酰亚胺或聚酯等树脂、或硅(Si)的半导体等的基板。
此外，通过使用化学机械抛光(CMP：chemical mechanical polishing)等，可以减小其上形成有半导体元件(未示出)的基板600的厚度。在设置在基板600上的半导体元件是颜色传感器的情况下，这种半导体装置2可以用作例如后表面照射型的摄像装置。
如根据本实施例的半导体装置2所示，通孔510可以设置在其中绝缘层100和防扩散层200交替层叠着的多层配线层的任何表面上的绝缘层100中。即，通孔510可以设置在第一绝缘层110中，或者可以设置在第七绝缘层170中。在这种情况下，类似于第一实施例，还可以在半导体装置2中，通过通孔510在多层配线层内部形成空隙530。
(2.2.半导体装置的制造方法)
接下来，将参照图15至图21描述根据实施例的半导体装置2的制造方法。图15至图21是图示了根据实施例的半导体装置2的制造方法的步骤的断面图。
首先，如图15所示，通过CVD方法将第一绝缘层110、第一防扩散层210、第二绝缘层120和第二防扩散层220依次层叠在基板600上，其中半导体元件等设置在基板600上。另外，在第一绝缘层110上形成接触插塞610，并且在第二绝缘层120上形成第一配线层310。
具体地，首先，在包括硅(Si)等的基板600上形成第一绝缘层110。接下来，可以通过使用镶嵌方法形成第一配线层310，其中，第一防扩散层210和第二绝缘层120形成在第一绝缘层110上，然后通过蚀刻去除预定区域中的第一防扩散层210和第二绝缘层120，并且用铜(Cu)等再次掩埋蚀刻部分。
需要注意的是，第一绝缘层110和第二绝缘层120可以包括可以用氢氟酸容易蚀刻的SiOx等，并且第一防扩散层210和第二防扩散层220可以包括具有相对于氢氟酸的高抗蚀刻性的SiC等。
接下来，如图16所示，通过使用光刻法去除第二防扩散层220的一部分。此时，已经去除第二防扩散层220的区域用作在后级蚀刻第二绝缘层120和第三绝缘层130的步骤中将蚀刻溶液引入第三绝缘层130中的开口。
接下来，如图17所示，通过CVD方法在第二防扩散层220上依次层叠第三绝缘层130、第三防扩散层230、第四绝缘层140、第四防扩散层240、第五绝缘层150和第五防扩散层250。另外，在每个绝缘层100上形成第二配线层320、第三配线层330、第四配线层340、第一通孔410、第二通孔420和第三通孔430。
具体地，可以通过使用镶嵌方法来形成第二配线层320，其中在第二防扩散层220上形成第三绝缘层130，然后通过蚀刻去除预定区域中的第三绝缘层130，并且用铜(Cu)等掩埋蚀刻部分。此外，可以通过类似的方法形成第三配线层330、第四配线层340、第一通孔410、第二通孔420和第三通孔430。需要注意的是，第三至第五绝缘层130、140和150可以包括可以用氢氟酸容易蚀刻的SiOx等，并且第三至第五防扩散层230、240和250可以包括具有相对于氢氟酸的高抗蚀刻性的SiC等。
接下来，如图18所示，通过CVD方法将第六绝缘层160、第六防扩散层260和第七绝缘层170层叠在第五防扩散层250上，然后将基板620接合到第七绝缘层170的表面。此外，在将基板620接合到多层配线层之后，可以通过CMP等减小基板600的厚度。
第六绝缘层160和第七绝缘层170可以包括可以用氢氟酸容易蚀刻的SiOx等，并且第六防扩散层260可以包括具有相对于氢氟酸的高抗蚀刻性的SiC等。另外，基板620可以是硅(Si)基板。
接下来，如图19所示，可以使用蚀刻等去除部分区域中的第一绝缘层110、第一防扩散层210和基板600来形成通孔510。此外，在基板600上和通孔510内形成保护膜521。通孔510的开口的形状可以是具有50nm至300nm的边的正方形形状，并且可以设置多个通孔510。例如，通过使用具有相对于氢氟酸的高抗蚀刻性的SiC等，保护膜521可以形成为具有5nm至30nm的膜厚。这里，因为通过使用ALD方法形成保护膜521，所以保护膜521均匀地(共形地)形成在基板600上和通孔510内。
接下来，如图20所示，通过回蚀保护膜521的整个表面，在使保护侧壁520保留在通孔510内的同时去除保护膜521，使基板600和第二绝缘层120暴露。例如，通过执行具有高垂直各向异性的蚀刻，可以实现整个表面的这种回蚀。
接下来，如图21所示，通过经由通孔510将稀释后的氢氟酸引入第二绝缘层120和第三绝缘层130中并且执行湿法蚀刻来形成空隙530。
此时，因为保护侧壁520及第一至第三防扩散层210、220和230包括具有相对于氢氟酸的高抗蚀刻性的SiC等，所以蚀刻几乎不会通过保护侧壁520及第一至第三防扩散层210、220和230进行。另外，因为第一配线层310、第二配线层320和第一通孔410包括诸如铜(Cu)等金属材料，并且具有相对于氢氟酸的高抗蚀刻性，所以蚀刻几乎不通过第一配线层310、第二配线层320和第一通孔410进行。因此，形成空隙530的区域根据在半导体装置2的层叠方向上夹在第一防扩散层210和第三防扩散层230之间的区域而被控制，并且根据在半导体装置2的面内方向上进行湿法蚀刻的时间而被控制。
通过上述过程可以制造根据本实施例的半导体装置2。需要注意的是，可以在基板600上设置包括绝缘材料并挡住通孔510的开口的密封层，以防止水分等进入空隙530。
在根据本实施例的半导体装置2的制造方法中，在通过CMP减小基板600的厚度之后，在半导体装置2内部形成空隙530。据此，因为在施加机械应力的CMP工艺之后在半导体装置2中形成空隙530，所以可以抑制在CMP工艺中出现裂缝等。
<3.结论>
如上所述，根据本发明的实施例的半导体装置，可以通过设置在内部的空隙530而在配线层300之间设置中空，从而减小配线电容。以这种方式，可以抑制配线中的延迟，从而可以实现根据半导体装置的高操作速度和低功耗。
此外，因为在半导体装置中的多层配线层的表面上设置的绝缘层100中没有设置空隙530，所以可以保持整个半导体装置的机械强度。而且，因为在半导体装置中不产生突出到空隙530中的防扩散层200，所以可以防止机械强度低的防扩散层200塌陷。
根据本发明的实施例的半导体装置，例如，通过改变要安装在半导体装置上的半导体元件，可以将半导体装置用在存储器件、逻辑电路或摄像装置中。特别地，通过将颜色传感器安装为半导体元件，可以将根据本发明第二实施例的半导体装置2用作后表面照射型的摄像装置。
以上已经参考照附图描述了本发明的优选实施例，而本发明不限于上述示例。本领域技术人员可以在所附权利要求的范围内找到各种变更和变型，并且应当理解，它们将自然地落入本发明的技术范围内。
而且，本说明书中描述的效果仅仅是说明性的或示例性的效果，并不是限制性的。即，连同或代替上述效果，根据本发明的技术可以从本说明书的描述中实现本领域技术人员清楚的其他效果。
此外，本技术也可以如下地构造。
(1)半导体装置，其包括：
多层配线层，在所述多层配线层中，绝缘层和防扩散层交替层叠着，并且所述多层配线层内设置有配线层；
通孔，所述通孔被设置成从所述多层配线层的一个表面穿透至少一个或多个绝缘层，并且所述通孔的内部覆盖有保护侧壁；以及
空隙，所述空隙被设置在位于所述通孔正下方的至少一个或多个绝缘层中。
(2)根据(1)所述的半导体装置，其中，所述配线层的至少一部分被设置在所述空隙内。
(3)根据(1)或(2)所述的半导体装置，其中，所述空隙被设置成跨越多个所述绝缘层。
(4)根据(3)所述的半导体装置，其中，在设置有所述空隙的多个所述绝缘层之间的所述防扩散层中，在部分区域中设置有开口。
(5)根据(4)所述的半导体装置，其中，设置在所述防扩散层中的所述开口被设置在不与所述配线层接触的区域中。
(6)根据(1)至(5)中任一项所述的半导体装置，其中，所述通孔被设置成从所述多层配线层的一个表面穿透多个所述绝缘层。
(7)根据(1)至(6)中任一项所述的半导体装置，其中，被所述空隙暴露出来的所述配线层的表面覆盖有保护层。
(8)根据(1)至(7)中任一项所述的半导体装置，其中，在从所述多层配线层的层叠方向观察的平面视图中，所述空隙被设置在包括所述通孔正下方的区域的区域中。
(9)根据(1)至(8)中任一项所述的半导体装置，其中，所述空隙使得在设置有所述空隙的所述绝缘层的上表面和下表面上层叠的所述防扩散层露出。
(10)根据(1)至(9)中任一项所述的半导体装置，其中，所述防扩散层和所述保护侧壁包括相对于氟化合物具有比所述绝缘层更高的抗蚀刻性的材料。
(11)摄像装置，其包括：
多层配线层，在所述多层配线层中，绝缘层和防扩散层交替层叠着，并且所述多层配线层内设置有配线层；
通孔，所述通孔被设置成从所述多层配线层的一个表面穿透至少一个或多个绝缘层，并且所述通孔的内部覆盖有保护侧壁；以及
空隙，所述空隙被设置在位于所述通孔正下方的至少一个或多个绝缘层中。
(12)根据(11)所述的摄像装置，其进一步包括：
一对基板，所述一对基板在层叠方向上夹持所述多层配线层，
其中，所述通孔被设置成进一步穿透所述基板中的一个基板。
(13)根据(11)或(12)所述的摄像装置，
其中，所述多层配线层的内部包括颜色传感器，并且
设置有所述通孔的一侧的表面是在所述多层配线层中设置有所述颜色传感器的一侧的表面。
(14)半导体装置的制造方法，所述制造方法包括以下步骤：
形成多层配线层的步骤，在所述多层配线层中，绝缘层和防扩散层交替层叠着，并且所述多层配线层内设置有配线层；
从所述多层配线层的一个表面穿透至少一个或多个绝缘层，形成通孔的步骤；
在所述通孔内侧形成保护侧壁的步骤；以及
蚀刻所述通孔正下方的至少一个或多个绝缘层，形成空隙的步骤。
(15)根据(15)所述的半导体装置制造方法，其中，通过对所述绝缘层执行湿法蚀刻来形成所述空隙。
附图标记列表
1、2半导体装置
100 绝缘层
110 第一绝缘层
120 第二绝缘层
130 第三绝缘层
140 第四绝缘层
150 第五绝缘层
200 防扩散层
210 第一防扩散层
220 第二防扩散层
230 第三防扩散层
240 第四防扩散层
250 第五防扩散层
300 配线层
310 第一配线层
320 第二配线层
330 第三配线层
340 第四配线层
400 通孔
410 第一通孔
420 第二通孔
430 第三通孔
510 通孔
520 保护侧壁
530 空隙
540 保护层
610 接触插塞
600、620 基板

Claims (15)

1.半导体装置，其包括：
多层配线层，在所述多层配线层中，绝缘层和防扩散层交替层叠着，并且所述多层配线层内设置有配线层；
通孔，所述通孔被设置成从所述多层配线层的一个表面穿透至少一个或多个绝缘层，并且所述通孔的内部覆盖有保护侧壁；以及
空隙，所述空隙被设置在位于所述通孔正下方的至少一个或多个绝缘层中。
2.根据权利要求1所述的半导体装置，其中，所述配线层的至少一部分被设置在所述空隙内。
3.根据权利要求1所述的半导体装置，其中，所述空隙被设置成跨越多个所述绝缘层。
4.根据权利要求3所述的半导体装置，其中，在设置有所述空隙的多个所述绝缘层之间的所述防扩散层中，在部分区域中设置有开口。
5.根据权利要求4所述的半导体装置，其中，设置在所述防扩散层中的所述开口被设置在不与所述配线层接触的区域中。
6.根据权利要求1所述的半导体装置，其中，所述通孔被设置成从所述多层配线层的一个表面穿透多个所述绝缘层。
7.根据权利要求1所述的半导体装置，其中，被所述空隙暴露出来的所述配线层的表面覆盖有保护层。
8.根据权利要求1所述的半导体装置，其中，在从所述多层配线层的层叠方向观察的平面视图中，所述空隙被设置在包括所述通孔正下方的区域的区域中。
9.根据权利要求1所述的半导体装置，其中，所述空隙使得在设置有所述空隙的所述绝缘层的上表面和下表面上层叠的所述防扩散层露出。
10.根据权利要求1所述的半导体装置，其中，所述防扩散层和所述保护侧壁包括相对于氟化合物具有比所述绝缘层更高的抗蚀刻性的材料。
11.摄像装置，其包括：
多层配线层，在所述多层配线层中，绝缘层和防扩散层交替层叠着，并且所述多层配线层内设置有配线层；
通孔，所述通孔被设置成从所述多层配线层的一个表面穿透至少一个或多个绝缘层，并且所述通孔的内部覆盖有保护侧壁；以及
空隙，所述空隙被设置在位于所述通孔正下方的至少一个或多个绝缘层中。
12.根据权利要求11所述的摄像装置，其进一步包括：
一对基板，所述一对基板在层叠方向上夹持所述多层配线层，
其中，所述通孔被设置成进一步穿透所述基板中的一个基板。
13.根据权利要求11所述的摄像装置，
其中，所述多层配线层的内部包括颜色传感器，并且
设置有所述通孔的一侧的表面是在所述多层配线层中设置有所述颜色传感器的一侧的表面。
14.半导体装置制造方法，所述制造方法包括以下步骤：
形成多层配线层的步骤，在所述多层配线层中，绝缘层和防扩散层交替层叠着，并且所述多层配线层内设置有配线层；
从所述多层配线层的一个表面穿透至少一个或多个绝缘层，形成通孔的步骤；
在所述通孔内侧形成保护侧壁的步骤；以及
蚀刻所述通孔正下方的至少一个或多个绝缘层，形成空隙的步骤。
15.根据权利要求14所述的半导体装置制造方法，其中，通过对所述绝缘层执行湿法蚀刻来形成所述空隙。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113853782A (zh) * 2019-06-26 2021-12-28 索尼半导体解决方案公司 摄像装置
US11515351B2 (en) 2018-06-27 2022-11-29 Sony Semiconductor Solutions Corporation Semiconductor device and method of manufacturing semiconductor device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018037667A1 (ja) 2016-08-25 2018-03-01 ソニーセミコンダクタソリューションズ株式会社 半導体装置、撮像装置、および半導体装置の製造方法
WO2019135333A1 (ja) * 2018-01-05 2019-07-11 ソニーセミコンダクタソリューションズ株式会社 半導体装置
JP2020053569A (ja) * 2018-09-27 2020-04-02 ソニーセミコンダクタソリューションズ株式会社 半導体装置、固体撮像装置及び半導体装置の製造方法
US11600519B2 (en) * 2019-09-16 2023-03-07 International Business Machines Corporation Skip-via proximity interconnect

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030222349A1 (en) * 2002-05-30 2003-12-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with multilayer interconnection structure
US20050167841A1 (en) * 2004-02-04 2005-08-04 Papa Rao Satyavolu S. Use of supercritical fluid for low effective dielectric constant metallization
CN1795553A (zh) * 2003-05-26 2006-06-28 皇家飞利浦电子股份有限公司 制造具有多孔电介质层和气隙的衬底的方法以及衬底
JP2008021862A (ja) * 2006-07-13 2008-01-31 Renesas Technology Corp 半導体装置およびその製造方法
US20080173976A1 (en) * 2007-01-24 2008-07-24 International Business Machines Corporation Air gap under on-chip passive device
US20080179750A1 (en) * 2007-01-11 2008-07-31 Stmicroelectronics Sa Interconnections of an integrated electronic circuit
CN102938399A (zh) * 2012-11-02 2013-02-20 上海华力微电子有限公司 一种介电常数可调整的金属互连层及其制作方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521617A (ja) * 1991-07-12 1993-01-29 Fujitsu Ltd 半導体装置の製造方法
US6057224A (en) * 1996-03-29 2000-05-02 Vlsi Technology, Inc. Methods for making semiconductor devices having air dielectric interconnect structures
US6245658B1 (en) * 1999-02-18 2001-06-12 Advanced Micro Devices, Inc. Method of forming low dielectric semiconductor device with rigid, metal silicide lined interconnection system
US6218282B1 (en) * 1999-02-18 2001-04-17 Advanced Micro Devices, Inc. Method of forming low dielectric tungsten lined interconnection system
US6556962B1 (en) * 1999-07-02 2003-04-29 Intel Corporation Method for reducing network costs and its application to domino circuits
US6596624B1 (en) * 1999-07-31 2003-07-22 International Business Machines Corporation Process for making low dielectric constant hollow chip structures by removing sacrificial dielectric material after the chip is joined to a chip carrier
US6255712B1 (en) * 1999-08-14 2001-07-03 International Business Machines Corporation Semi-sacrificial diamond for air dielectric formation
JP5156155B2 (ja) * 1999-10-13 2013-03-06 アプライド マテリアルズ インコーポレイテッド 半導体集積回路を製造する方法
US6413852B1 (en) * 2000-08-31 2002-07-02 International Business Machines Corporation Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material
US20020145201A1 (en) * 2001-04-04 2002-10-10 Armbrust Douglas Scott Method and apparatus for making air gap insulation for semiconductor devices
JP4436989B2 (ja) 2001-05-23 2010-03-24 パナソニック株式会社 半導体装置の製造方法
JP2002353304A (ja) * 2001-05-24 2002-12-06 Matsushita Electric Ind Co Ltd 半導体装置、及びその製造方法
US6555467B2 (en) * 2001-09-28 2003-04-29 Sharp Laboratories Of America, Inc. Method of making air gaps copper interconnect
US20030073302A1 (en) * 2001-10-12 2003-04-17 Reflectivity, Inc., A California Corporation Methods for formation of air gap interconnects
US6713835B1 (en) * 2003-05-22 2004-03-30 International Business Machines Corporation Method for manufacturing a multi-level interconnect structure
US7012240B2 (en) 2003-08-21 2006-03-14 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with guard rings and method for forming the same
US7084479B2 (en) * 2003-12-08 2006-08-01 International Business Machines Corporation Line level air gaps
JP2006019401A (ja) * 2004-06-30 2006-01-19 Renesas Technology Corp 半導体装置及びその製造方法
US7485963B2 (en) * 2004-07-28 2009-02-03 Texas Instruments Incorporated Use of supercritical fluid for low effective dielectric constant metallization
JP2007019508A (ja) * 2005-07-08 2007-01-25 Stmicroelectronics (Crolles 2) Sas 相互接続配線内における複数のエアギャップの横方向分布の制御
WO2007113108A1 (en) * 2006-03-30 2007-10-11 Koninklijke Philips Electronics N.V. Improving control of localized air gap formation in an interconnect stack
US7534696B2 (en) * 2006-05-08 2009-05-19 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
US7566627B2 (en) * 2007-06-29 2009-07-28 Texas Instruments Incorporated Air gap in integrated circuit inductor fabrication
JP4929254B2 (ja) * 2008-09-02 2012-05-09 株式会社東芝 半導体装置の製造方法
JP2010108966A (ja) * 2008-10-28 2010-05-13 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
JP5491077B2 (ja) * 2009-06-08 2014-05-14 キヤノン株式会社 半導体装置、及び半導体装置の製造方法
JP2011060803A (ja) * 2009-09-07 2011-03-24 Toshiba Corp 半導体装置
US8896120B2 (en) * 2010-04-27 2014-11-25 International Business Machines Corporation Structures and methods for air gap integration
JP2012204443A (ja) * 2011-03-24 2012-10-22 Sony Corp 半導体装置及びその製造方法
JP2013084841A (ja) * 2011-10-12 2013-05-09 Sony Corp 半導体装置の製造方法、及び、半導体装置
US20130323930A1 (en) 2012-05-29 2013-12-05 Kaushik Chattopadhyay Selective Capping of Metal Interconnect Lines during Air Gap Formation
JP6079502B2 (ja) * 2013-08-19 2017-02-15 ソニー株式会社 固体撮像素子および電子機器
JP6025989B2 (ja) * 2013-08-23 2016-11-16 シャープ株式会社 光電変換装置およびその製造方法
JP2016046269A (ja) * 2014-08-19 2016-04-04 株式会社東芝 半導体装置および半導体装置の製造方法
US9659856B2 (en) * 2014-10-24 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Two step metallization formation
US9559134B2 (en) * 2014-12-09 2017-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench spacing isolation for complementary metal-oxide-semiconductor (CMOS) image sensors
US20170345766A1 (en) * 2016-05-31 2017-11-30 Globalfoundries Inc. Devices and methods of forming low resistivity noble metal interconnect with improved adhesion
WO2018037667A1 (ja) 2016-08-25 2018-03-01 ソニーセミコンダクタソリューションズ株式会社 半導体装置、撮像装置、および半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030222349A1 (en) * 2002-05-30 2003-12-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with multilayer interconnection structure
TW569387B (en) * 2002-05-30 2004-01-01 Mitsubishi Electric Corp Semiconductor device with multilayer interconnection structure and method of manufacturing the same
CN1795553A (zh) * 2003-05-26 2006-06-28 皇家飞利浦电子股份有限公司 制造具有多孔电介质层和气隙的衬底的方法以及衬底
US20050167841A1 (en) * 2004-02-04 2005-08-04 Papa Rao Satyavolu S. Use of supercritical fluid for low effective dielectric constant metallization
JP2008021862A (ja) * 2006-07-13 2008-01-31 Renesas Technology Corp 半導体装置およびその製造方法
US20080179750A1 (en) * 2007-01-11 2008-07-31 Stmicroelectronics Sa Interconnections of an integrated electronic circuit
US20080173976A1 (en) * 2007-01-24 2008-07-24 International Business Machines Corporation Air gap under on-chip passive device
CN102938399A (zh) * 2012-11-02 2013-02-20 上海华力微电子有限公司 一种介电常数可调整的金属互连层及其制作方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11515351B2 (en) 2018-06-27 2022-11-29 Sony Semiconductor Solutions Corporation Semiconductor device and method of manufacturing semiconductor device
US11901392B2 (en) 2018-06-27 2024-02-13 Sony Semiconductor Solutions Corporation Semiconductor device and method of manufacturing semiconductor device
CN113853782A (zh) * 2019-06-26 2021-12-28 索尼半导体解决方案公司 摄像装置

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