JPH0521617A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0521617A JPH0521617A JP17203191A JP17203191A JPH0521617A JP H0521617 A JPH0521617 A JP H0521617A JP 17203191 A JP17203191 A JP 17203191A JP 17203191 A JP17203191 A JP 17203191A JP H0521617 A JPH0521617 A JP H0521617A
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- film
- opening
- metal film
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法に関し，配線間の容量
を減らすため，そこに空洞を形成する方法の提供を目的
とする。 【構成】 半導体基板１表面に一様に形成される絶縁膜
２表面に金属膜を被着形成した後パターニングして絶縁
膜２表面の互いに離れた位置に第１の金属膜3a及び第２
の金属膜3bを形成し，全面を覆う第１の絶縁膜４及び第
１の絶縁膜４表面を覆いかつ表面が略平坦になる第２の
絶縁膜５を被着形成し，第１の絶縁膜４を露出しかつ表
面が略平坦になるように第２の絶縁膜５の全面をエッチ
バックし，第１の金属膜3a及び第２の金属膜3b間の第２
の絶縁膜５表面を選択的に露出させる開孔6aを有し，全
面に延在する第３の絶縁膜６を被着形成し，開孔6aから
第２の絶縁膜５を選択的にエッチングして第３の絶縁膜
６下面が露出する空洞８を形成した後全面に第４の絶縁
膜９を被着して開孔6aを閉じ，閉じた空洞8aを形成する
ように構成する。
を減らすため，そこに空洞を形成する方法の提供を目的
とする。 【構成】 半導体基板１表面に一様に形成される絶縁膜
２表面に金属膜を被着形成した後パターニングして絶縁
膜２表面の互いに離れた位置に第１の金属膜3a及び第２
の金属膜3bを形成し，全面を覆う第１の絶縁膜４及び第
１の絶縁膜４表面を覆いかつ表面が略平坦になる第２の
絶縁膜５を被着形成し，第１の絶縁膜４を露出しかつ表
面が略平坦になるように第２の絶縁膜５の全面をエッチ
バックし，第１の金属膜3a及び第２の金属膜3b間の第２
の絶縁膜５表面を選択的に露出させる開孔6aを有し，全
面に延在する第３の絶縁膜６を被着形成し，開孔6aから
第２の絶縁膜５を選択的にエッチングして第３の絶縁膜
６下面が露出する空洞８を形成した後全面に第４の絶縁
膜９を被着して開孔6aを閉じ，閉じた空洞8aを形成する
ように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に，配線間の絶縁方法に関する。近年の集積回
路においては，配線間の容量による信号遅延が装置全体
として大きな比重を占めてきており，配線間の容量は可
能な限り小さくする必要がある。
係り，特に，配線間の絶縁方法に関する。近年の集積回
路においては，配線間の容量による信号遅延が装置全体
として大きな比重を占めてきており，配線間の容量は可
能な限り小さくする必要がある。
【０００２】
【従来の技術】図４は従来例を示す断面図で，１はＳｉ
基板，２はＳｉＯ2膜, 3a, 3bはＡｌ配線，４はＳｉＯ
2 膜，5bはＳＯＧ膜，5cはＰＳＧ膜である。Ａｌ配線3
a, 3b間の絶縁材料は主としてＳｉＯ2 が用いられる。
基板，２はＳｉＯ2膜, 3a, 3bはＡｌ配線，４はＳｉＯ
2 膜，5bはＳＯＧ膜，5cはＰＳＧ膜である。Ａｌ配線3
a, 3b間の絶縁材料は主としてＳｉＯ2 が用いられる。
【０００３】半導体装置の高密度化に伴い，配線間隔は
ますます小さくなり，配線間の容量が大きな問題となっ
てきている。ＳｉＯ2 の誘電率は真空の誘電率の約４倍
であり，絶縁材料の低誘電率化が望まれる。
ますます小さくなり，配線間の容量が大きな問題となっ
てきている。ＳｉＯ2 の誘電率は真空の誘電率の約４倍
であり，絶縁材料の低誘電率化が望まれる。
【０００４】
【発明が解決しようとする課題】本発明は，上記の問題
に鑑み，配線間に密封された空洞を形成することにより
配線間の容量を減少する方法を提供することを目的とす
る。
に鑑み，配線間に密封された空洞を形成することにより
配線間の容量を減少する方法を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】図１(a) 〜(d) は実施例
を示す工程順断面図（その１），図２(e) 〜(g) は実施
例を示す工程順断面図（その２），図３は他の実施例を
示す断面図である。
を示す工程順断面図（その１），図２(e) 〜(g) は実施
例を示す工程順断面図（その２），図３は他の実施例を
示す断面図である。
【０００６】上記課題は，半導体基板１表面に一様に形
成される絶縁膜２表面に金属膜を被着形成する工程と，
次いで，該金属膜をパターニングすることにより，該絶
縁膜２表面の互いに離れた位置に，第１の金属膜3a及び
第２の金属膜3bを形成する工程と，次いで，該第１の金
属膜3a表面と該第２の金属膜3b表面と該絶縁膜２の露出
した表面とをともに覆うように，第１の絶縁膜４を形成
する工程と，次いで，該第１の絶縁膜４表面を覆うよう
に，かつ表面が略平坦になるように，第２の絶縁膜５を
全面に被着形成する工程と，次いで，該第１の絶縁膜４
を露出し，かつ表面が略平坦になるように，該第２の絶
縁膜５の全面をエッチバックする工程と，次いで，該第
１の金属膜3a及び該第２の金属膜3b間の該第２の絶縁膜
５表面を選択的に露出させる開孔6aを有し，かつ該第１
の絶縁膜４表面から該第２の絶縁膜５表面に延在する第
３の絶縁膜６を被着形成する工程と，該開孔6aから該第
２の絶縁膜５を選択的にエッチングして除去し，該第３
の絶縁膜６下面が露出する空洞８を形成した後，全面に
第４の絶縁膜９を被着して該開孔6aを閉じ，閉じた空洞
8aを形成する工程を有する半導体装置の製造方法によっ
て解決される。
成される絶縁膜２表面に金属膜を被着形成する工程と，
次いで，該金属膜をパターニングすることにより，該絶
縁膜２表面の互いに離れた位置に，第１の金属膜3a及び
第２の金属膜3bを形成する工程と，次いで，該第１の金
属膜3a表面と該第２の金属膜3b表面と該絶縁膜２の露出
した表面とをともに覆うように，第１の絶縁膜４を形成
する工程と，次いで，該第１の絶縁膜４表面を覆うよう
に，かつ表面が略平坦になるように，第２の絶縁膜５を
全面に被着形成する工程と，次いで，該第１の絶縁膜４
を露出し，かつ表面が略平坦になるように，該第２の絶
縁膜５の全面をエッチバックする工程と，次いで，該第
１の金属膜3a及び該第２の金属膜3b間の該第２の絶縁膜
５表面を選択的に露出させる開孔6aを有し，かつ該第１
の絶縁膜４表面から該第２の絶縁膜５表面に延在する第
３の絶縁膜６を被着形成する工程と，該開孔6aから該第
２の絶縁膜５を選択的にエッチングして除去し，該第３
の絶縁膜６下面が露出する空洞８を形成した後，全面に
第４の絶縁膜９を被着して該開孔6aを閉じ，閉じた空洞
8aを形成する工程を有する半導体装置の製造方法によっ
て解決される。
【０００７】また，上記の工程に加えて，開孔6aを形成
した後，該開孔6aの側面に絶縁膜側壁７を形成して該開
孔6aの幅を狭める工程を有する半導体装置の製造方法に
よって解決される。
した後，該開孔6aの側面に絶縁膜側壁７を形成して該開
孔6aの幅を狭める工程を有する半導体装置の製造方法に
よって解決される。
【０００８】
【作用】本発明では，開孔6aから第２の絶縁膜５を選択
的にエッチングして第３の絶縁膜６下面が露出する空洞
８を形成し，全面に第４の絶縁膜９を被着して開孔6aを
閉じ，第１の金属膜3a, 第２の金属膜3b間に閉じた空洞
8aを形成するようにしている。第１の金属膜3a及び第２
の金属膜3bを配線とする時，配線間が絶縁材料で埋めら
れた従来の配線に比べて配線間の容量を小さくすること
ができる。
的にエッチングして第３の絶縁膜６下面が露出する空洞
８を形成し，全面に第４の絶縁膜９を被着して開孔6aを
閉じ，第１の金属膜3a, 第２の金属膜3b間に閉じた空洞
8aを形成するようにしている。第１の金属膜3a及び第２
の金属膜3bを配線とする時，配線間が絶縁材料で埋めら
れた従来の配線に比べて配線間の容量を小さくすること
ができる。
【０００９】また，開孔6aを形成した後，開孔6aの側面
に絶縁膜側壁７を形成して開孔6aの幅を狭めるようにす
れば，空洞の密封がより容易になる。
に絶縁膜側壁７を形成して開孔6aの幅を狭めるようにす
れば，空洞の密封がより容易になる。
【００１０】
【実施例】図１(a) 〜(d) は実施例を示す工程順断面図
（その１），図２(e) 〜(g) は実施例を示す工程順断面
図（その２）である。以下，これらの図を参照しなが
ら，実施例について説明する。
（その１），図２(e) 〜(g) は実施例を示す工程順断面
図（その２）である。以下，これらの図を参照しなが
ら，実施例について説明する。
【００１１】図１(a) 参照
素子の形成されたＳｉ基板１にＣＶＤ法により厚さが例
えば4000ÅのＳｉＯ2 膜２を形成し，その上に厚さが例
えば１μｍのＡｌ膜をスパッタし，そのＡｌ膜をパター
ニングして幅１μｍ，配線間隔１μｍのＡｌ配線3a, 3b
を形成する。
えば4000ÅのＳｉＯ2 膜２を形成し，その上に厚さが例
えば１μｍのＡｌ膜をスパッタし，そのＡｌ膜をパター
ニングして幅１μｍ，配線間隔１μｍのＡｌ配線3a, 3b
を形成する。
【００１２】Ａｌ配線3a, 3bを覆って全面にＣＶＤ法に
より厚さが500 〜2000ÅのＳｉＯ2 膜４を形成する。Ｓ
ｉＯ2 膜４はＡｌ配線の突起対策，エレクトロマイグレ
ーション対策上必要となる。
より厚さが500 〜2000ÅのＳｉＯ2 膜４を形成する。Ｓ
ｉＯ2 膜４はＡｌ配線の突起対策，エレクトロマイグレ
ーション対策上必要となる。
【００１３】その上に，ＳＯＧ膜５を塗布する。厚さは
5000Å程度で，塗布後400 ℃でキュアする。 図１(b) 参照 ＳＯＧ膜５をエッチバックする。エッチング条件をコン
トロールしながらエッチングし，ＳｉＯ2 膜４上のＳＯ
Ｇ膜５が完全に除去された時点でエッチングを止める。
5000Å程度で，塗布後400 ℃でキュアする。 図１(b) 参照 ＳＯＧ膜５をエッチバックする。エッチング条件をコン
トロールしながらエッチングし，ＳｉＯ2 膜４上のＳＯ
Ｇ膜５が完全に除去された時点でエッチングを止める。
【００１４】図１(c) 参照
ＣＶＤ法により全面に厚さが例えば5000ÅのＳｉＯ2 膜
６を形成した後，Ａｌ配線3a, 3b間に開孔を有するレジ
ストマスクを形成し（図示せず），そのレジストマスク
をマスクにしてＳｉＯ2 膜６をエッチングし，ＳＯＧ膜
５を露出する開孔6aを形成する。開孔6aの幅は例えば40
00Åである。
６を形成した後，Ａｌ配線3a, 3b間に開孔を有するレジ
ストマスクを形成し（図示せず），そのレジストマスク
をマスクにしてＳｉＯ2 膜６をエッチングし，ＳＯＧ膜
５を露出する開孔6aを形成する。開孔6aの幅は例えば40
00Åである。
【００１５】図１(d) 参照
ＣＶＤ法により全面に厚さが約1000ÅのＳｉＯ2 膜を被
着した後，反応性イオンエッチング（ＲＩＥ）によりそ
のＳｉＯ2 膜をエッチングし，開孔6aの側面にＳｉＯ2
側壁７を形成する。開孔6aの幅は狭められ，底の幅は約
2000Åとなる。
着した後，反応性イオンエッチング（ＲＩＥ）によりそ
のＳｉＯ2 膜をエッチングし，開孔6aの側面にＳｉＯ2
側壁７を形成する。開孔6aの幅は狭められ，底の幅は約
2000Åとなる。
【００１６】図２(e) 参照
開孔6aからフッ酸系のエッチャントにより，ＳＯＧ膜５
を選択的にウエットエッチする。ＳｉＯ2 膜４，６に対
してＳＯＧ膜５のエッチレートが大きいので，このこと
を利用してウエットエッチし，ＳｉＯ2 膜４の表面及び
ＳｉＯ2 膜６下面を露出する空洞８を形成する。
を選択的にウエットエッチする。ＳｉＯ2 膜４，６に対
してＳＯＧ膜５のエッチレートが大きいので，このこと
を利用してウエットエッチし，ＳｉＯ2 膜４の表面及び
ＳｉＯ2 膜６下面を露出する空洞８を形成する。
【００１７】図２(f) 参照
スパッタ法またはＣＶＤ法により全面にＳｉＯ2 膜９を
成長し，開孔6aの両側から庇状に突き出るＳｉＯ2 膜９
を接触させ，開孔6aを塞ぐ。ＳｉＯ2 膜９の厚さは約15
00Åである。Ａｌ配線3a, 3b間には閉じた空洞8aが形成
される。空洞8a内はスパッタ時またはＣＶＤ時のガスの
低圧雰囲気となっていて，その誘電率は真空の誘電率に
極めて近い。
成長し，開孔6aの両側から庇状に突き出るＳｉＯ2 膜９
を接触させ，開孔6aを塞ぐ。ＳｉＯ2 膜９の厚さは約15
00Åである。Ａｌ配線3a, 3b間には閉じた空洞8aが形成
される。空洞8a内はスパッタ時またはＣＶＤ時のガスの
低圧雰囲気となっていて，その誘電率は真空の誘電率に
極めて近い。
【００１８】図２(g) 参照
全面にＳＯＧを塗布して表面を平坦にした後400 ℃でキ
ュアし，厚さが1000ÅのＳＯＧ膜10を形成する。
ュアし，厚さが1000ÅのＳＯＧ膜10を形成する。
【００１９】このようにして，Ａｌ配線3a, 3b間に閉じ
た空洞8aを形成することができ，配線間の容量を減少す
ることができた。閉じた空洞8aはその後の工程でもその
ままの状態で保持され，素子の信頼性を損なうことはな
かった。
た空洞8aを形成することができ，配線間の容量を減少す
ることができた。閉じた空洞8aはその後の工程でもその
ままの状態で保持され，素子の信頼性を損なうことはな
かった。
【００２０】なお，上記の実施例では開孔6aを狭めるた
めに開孔6aの側面にＳｉＯ2 側壁７を形成したが，最初
から開孔6aの幅を2000Åまたはそれ以下に形成できるな
らばＳｉＯ2 側壁７の形成は必要ない。
めに開孔6aの側面にＳｉＯ2 側壁７を形成したが，最初
から開孔6aの幅を2000Åまたはそれ以下に形成できるな
らばＳｉＯ2 側壁７の形成は必要ない。
【００２１】図３は他の実施例を示す断面図で，符号は
上述の実施例と同じものを表し，さらに，8b, 8cは閉じ
た空洞を表す。図３は配線3a, 3b間の間隔が大きく，そ
こに連続する１室の空洞を形成すると空洞が変形し易く
なる場合に有効な方法で，例えば空洞を形成するための
エッチングの開孔を２箇所に作り，エッチング条件を加
減して中央にＳＯＧの支柱5aを形成し，その両側に閉じ
た空洞8b, 8cを形成する。
上述の実施例と同じものを表し，さらに，8b, 8cは閉じ
た空洞を表す。図３は配線3a, 3b間の間隔が大きく，そ
こに連続する１室の空洞を形成すると空洞が変形し易く
なる場合に有効な方法で，例えば空洞を形成するための
エッチングの開孔を２箇所に作り，エッチング条件を加
減して中央にＳＯＧの支柱5aを形成し，その両側に閉じ
た空洞8b, 8cを形成する。
【００２２】
【発明の効果】以上説明したように，本発明によれば，
配線間に密封された空洞を形成することにより配線間の
容量を減少させることができる。その結果，信号の遅延
を大幅に減少させることができる。
配線間に密封された空洞を形成することにより配線間の
容量を減少させることができる。その結果，信号の遅延
を大幅に減少させることができる。
【００２３】本発明は，半導体素子の微細化，集積回路
の高密度化，高速化に寄与するものである。
の高密度化，高速化に寄与するものである。
【図１】(a) 〜(d) は実施例を示す工程順断面図（その
１）である。
１）である。
【図２】(e) 〜(g) は実施例を示す工程順断面図（その
２）である。
２）である。
【図３】他の実施例を示す断面図である。
【図４】従来例を示す断面図である。
１は半導体基板であってＳｉ基板
２は絶縁膜であってＳｉＯ2 膜
3aは第１の金属膜であり配線であってＡｌ配線
3bは第２の金属膜であり配線であってＡｌ配線
４は絶縁膜であり第１の絶縁膜であってＳｉＯ2 膜
５は絶縁膜であり第２の絶縁膜であってＳＯＧ膜
5aはＳＯＧ支柱
5bはＳＯＧ膜
5cはＰＳＧ膜
６は絶縁膜であり第３の絶縁膜であってＳｉＯ2 膜
6aは開孔
７は絶縁膜側壁であってＳｉＯ2 側壁
８は空洞
8a, 8b, 8cは閉じた空洞
９は絶縁膜であり第４の絶縁膜であってＳｉＯ2 膜
10は絶縁膜であり第５の絶縁膜であってＳＯＧ膜
Claims (2)
- 【請求項１】 半導体基板(1) 表面に一様に形成される
絶縁膜(2)表面に金属膜を被着形成する工程と， 次いで，該金属膜をパターニングすることにより，該絶
縁膜(2) 表面の互いに離れた位置に，第１の金属膜(3a)
及び第２の金属膜(3b)を形成する工程と， 次いで，該第１の金属膜(3a)表面と該第２の金属膜(3b)
表面と該絶縁膜(2) の露出した表面とをともに覆うよう
に，第１の絶縁膜(4) を形成する工程と， 次いで，該第１の絶縁膜(4) 表面を覆うように，かつ表
面が略平坦になるように，第２の絶縁膜(5) を全面に被
着形成する工程と， 次いで，該第１の絶縁膜(4) を露出し，かつ表面が略平
坦になるように，該第２の絶縁膜(5) の全面をエッチバ
ックする工程と， 次いで，該第１の金属膜(3a)及び該第２の金属膜(3b)間
の該第２の絶縁膜(5)表面を選択的に露出させる開孔(6
a)を有し，かつ該第１の絶縁膜(4) 表面から該第２の絶
縁膜(5) 表面に延在する第３の絶縁膜(6) を被着形成す
る工程と， 該開孔(6a)から該第２の絶縁膜(5) を選択的にエッチン
グして除去し，該第３の絶縁膜(6) 下面が露出する空洞
(8) を形成した後，全面に第４の絶縁膜(9) を被着して
該開孔(6a)を閉じ，閉じた空洞(8a)を形成する工程を有
することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の工程に加えて，開孔(6a)
を形成した後，該開孔(6a)の側面に絶縁膜側壁(7) を形
成して該開孔(6a)の幅を狭める工程を有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17203191A JPH0521617A (ja) | 1991-07-12 | 1991-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17203191A JPH0521617A (ja) | 1991-07-12 | 1991-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521617A true JPH0521617A (ja) | 1993-01-29 |
Family
ID=15934250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17203191A Withdrawn JPH0521617A (ja) | 1991-07-12 | 1991-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521617A (ja) |
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-
1991
- 1991-07-12 JP JP17203191A patent/JPH0521617A/ja not_active Withdrawn
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