JP2671380B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2671380B2 JP2671380B2 JP12588588A JP12588588A JP2671380B2 JP 2671380 B2 JP2671380 B2 JP 2671380B2 JP 12588588 A JP12588588 A JP 12588588A JP 12588588 A JP12588588 A JP 12588588A JP 2671380 B2 JP2671380 B2 JP 2671380B2
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- metal
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の製造方法に関し、さらに詳しく
は金属配線間の容量が大幅に低減化された半導体装置の
製造方法に関する。
は金属配線間の容量が大幅に低減化された半導体装置の
製造方法に関する。
［従来の技術］ 近年、半導体集積回路では素子の高密度化はもちろん
のこと、高速化も強く要求されるようになっている。こ
のような情勢の中で、高速化については素子寸法の微細
化によるトランジスタ性能の向上、抵抵抗配線材料の使
用および高速化回路技術等の採用により達成してきた。
しかしながら高集積化に伴い、素子寸法と同様に素子間
寸法も微細化されてきている。第２図は従来の配線構造
を示したもので、配線に形成される主な寄生容量は、配
線金属13とシリコン基板11間容量および配線金属13の相
互間容量である。
のこと、高速化も強く要求されるようになっている。こ
のような情勢の中で、高速化については素子寸法の微細
化によるトランジスタ性能の向上、抵抵抗配線材料の使
用および高速化回路技術等の採用により達成してきた。
しかしながら高集積化に伴い、素子寸法と同様に素子間
寸法も微細化されてきている。第２図は従来の配線構造
を示したもので、配線に形成される主な寄生容量は、配
線金属13とシリコン基板11間容量および配線金属13の相
互間容量である。
［発明が解決しようとする課題］ 高集積化に伴い、金属配線幅は減少するがチップサイ
ズが大きくなり配線長が長くなるので配線−基板間の容
量は減少せず、また配線間隔は狭くなるので配線間の相
互容量は増加するばかりである。このため配線に形成さ
れる寄生容量の大きさは増加する一方であり、これは高
速化にとって大きな障壁となる。さらに配線間容量の増
加は配線間相互作用の増加をもたらし、信頼性の上で大
きな問題となる。
ズが大きくなり配線長が長くなるので配線−基板間の容
量は減少せず、また配線間隔は狭くなるので配線間の相
互容量は増加するばかりである。このため配線に形成さ
れる寄生容量の大きさは増加する一方であり、これは高
速化にとって大きな障壁となる。さらに配線間容量の増
加は配線間相互作用の増加をもたらし、信頼性の上で大
きな問題となる。
本発明の目的はこのような従来の問題点を解消し、高
速化に適し、かつ信頼性のある金属配線が形成された半
導体装置の製造方法を提供することにある。
速化に適し、かつ信頼性のある金属配線が形成された半
導体装置の製造方法を提供することにある。
［課題を解決するための手段］ 本発明は、半導体基板上に所望の能動素子を形成し、
次いで金属配線を形成して前記能動素子間を前記金属配
線により接続することによりなる半導体装置の製造方法
において、金属配線の形成工程が、配線金属をウエハ全
面に形成する工程と、該金属上に第１の絶縁膜を形成す
る工程と、該第１の絶縁膜上にレジストを所望の金属配
線形状にパターニングする工程と、該レジストを耐エッ
チングマスクとして前記第１の絶縁膜をエッチング除去
する工程と、前記レジストを耐エッチングマスクとして
前記配線金属の一部をサイドエッチがないようにエッチ
ングして前記配線金属中に浅い凹部を形成する工程と、
前記レジストを除去した後、ウエハ全面に第２の薄い絶
縁膜を形成する工程と、前記凹部表面の第２の薄い絶縁
膜を該凹部の側壁部を残してエッチング除去する工程
と、前記第１の絶縁膜および前記凹部側壁部の第２の薄
い絶縁膜を耐エッチングマスクとして前記配線金属をサ
イドエッチが生じるようにエッチング除去する工程と、
ウエハ全面に第３の絶縁膜を堆積し、前記金属配線パタ
ーン間に空洞を有する絶縁堆積膜を形成する工程とを備
えたことを特徴とする半導体装置の製造方法である。
次いで金属配線を形成して前記能動素子間を前記金属配
線により接続することによりなる半導体装置の製造方法
において、金属配線の形成工程が、配線金属をウエハ全
面に形成する工程と、該金属上に第１の絶縁膜を形成す
る工程と、該第１の絶縁膜上にレジストを所望の金属配
線形状にパターニングする工程と、該レジストを耐エッ
チングマスクとして前記第１の絶縁膜をエッチング除去
する工程と、前記レジストを耐エッチングマスクとして
前記配線金属の一部をサイドエッチがないようにエッチ
ングして前記配線金属中に浅い凹部を形成する工程と、
前記レジストを除去した後、ウエハ全面に第２の薄い絶
縁膜を形成する工程と、前記凹部表面の第２の薄い絶縁
膜を該凹部の側壁部を残してエッチング除去する工程
と、前記第１の絶縁膜および前記凹部側壁部の第２の薄
い絶縁膜を耐エッチングマスクとして前記配線金属をサ
イドエッチが生じるようにエッチング除去する工程と、
ウエハ全面に第３の絶縁膜を堆積し、前記金属配線パタ
ーン間に空洞を有する絶縁堆積膜を形成する工程とを備
えたことを特徴とする半導体装置の製造方法である。
［作用］ 本発明では浅い凹部が形成された配線金属を、該凹部
の側壁部を第２の絶縁膜で保護しつつサイドエッチング
が生じるようにエッチング除去した後、第３の絶縁膜を
堆積する。絶縁膜の堆積を適当な条件で行うと、狭い配
線金属間には第３の絶縁膜が十分に回り込まず、その結
果、配線金属間に空洞が生じる。このため配線間の容量
は大幅に減少する。また、この空洞の表面位置は、金属
配線パターン上にこれと同一パターンに形成された第１
の絶縁膜の膜厚によって自由に制御できる。空洞の表面
位置は、通常配線間の寄生容量を小さくするため配線表
面位置よりも上部に位置するように制御するのが望まし
い。
の側壁部を第２の絶縁膜で保護しつつサイドエッチング
が生じるようにエッチング除去した後、第３の絶縁膜を
堆積する。絶縁膜の堆積を適当な条件で行うと、狭い配
線金属間には第３の絶縁膜が十分に回り込まず、その結
果、配線金属間に空洞が生じる。このため配線間の容量
は大幅に減少する。また、この空洞の表面位置は、金属
配線パターン上にこれと同一パターンに形成された第１
の絶縁膜の膜厚によって自由に制御できる。空洞の表面
位置は、通常配線間の寄生容量を小さくするため配線表
面位置よりも上部に位置するように制御するのが望まし
い。
幅の広い配線表面部の深さについては、設計した配線
金属の抵抗値によって決定される。
金属の抵抗値によって決定される。
［実施例］ 以下本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図（ａ）〜（ｆ）は本発明の一実施例を工程順に
示した金属配線の模式的断面図である。
示した金属配線の模式的断面図である。
まず、第１図（ａ）に示すように、シリコン単結晶基
板１上に二酸化珪素膜２および配線金属３を順次ウエハ
全面に形成し、その後低温CVD法、例えばプラズマCVD法
を用いて二酸化珪素膜４を堆積する。次に配線形状を有
するレジスト５を二酸化珪素膜４上に形成する。なお配
線金属３下に形成した二酸化珪素膜２は、通常素子間分
離に用いられる二酸化珪素膜と層間絶縁膜としての二酸
化珪素膜とからなっている。
板１上に二酸化珪素膜２および配線金属３を順次ウエハ
全面に形成し、その後低温CVD法、例えばプラズマCVD法
を用いて二酸化珪素膜４を堆積する。次に配線形状を有
するレジスト５を二酸化珪素膜４上に形成する。なお配
線金属３下に形成した二酸化珪素膜２は、通常素子間分
離に用いられる二酸化珪素膜と層間絶縁膜としての二酸
化珪素膜とからなっている。
次に第１図（ｂ）に示すように、レジスト５を耐エッ
チングマスクとして二酸化珪素膜４を異方性エッチング
技術を用いてエッチング除去し、次にレジスト５を再び
耐エッチングマスクとして用いて配線金属３の一部をサ
イドエッチがないようにエッチングし、配線金属３中に
浅い凹部を形成する。
チングマスクとして二酸化珪素膜４を異方性エッチング
技術を用いてエッチング除去し、次にレジスト５を再び
耐エッチングマスクとして用いて配線金属３の一部をサ
イドエッチがないようにエッチングし、配線金属３中に
浅い凹部を形成する。
次に第１図（ｃ）に示すように、レジスト５を除去し
た後、低温CVD法を用いて薄い二酸化珪素膜６をウエハ
全面に堆積する。堆積する二酸化珪素膜６はその膜厚が
薄いため配線金属３の凹部にもよく回り込む。
た後、低温CVD法を用いて薄い二酸化珪素膜６をウエハ
全面に堆積する。堆積する二酸化珪素膜６はその膜厚が
薄いため配線金属３の凹部にもよく回り込む。
次に第１図（ｄ）に示すように、異方性エッチング技
術を用いて二酸化珪素膜６をエッチングし、前記配線金
属３の凹部側壁に沿ってのみ二酸化珪素膜６を残存させ
る。
術を用いて二酸化珪素膜６をエッチングし、前記配線金
属３の凹部側壁に沿ってのみ二酸化珪素膜６を残存させ
る。
次に第１図（ｅ）に示すように、二酸化珪素膜4,6を
耐エッチングマスクとして配線金属３を等方性エッチン
グ技術を用いてエッチング除去する。等方性エッチング
技術を用いるため、エッチング後の配線金属３にはサイ
ドエッチが生じる。サイドエッチ量は、エッチングする
配線金属の膜厚、オーバーエッチングの時間およびエッ
チング条件により決まる。
耐エッチングマスクとして配線金属３を等方性エッチン
グ技術を用いてエッチング除去する。等方性エッチング
技術を用いるため、エッチング後の配線金属３にはサイ
ドエッチが生じる。サイドエッチ量は、エッチングする
配線金属の膜厚、オーバーエッチングの時間およびエッ
チング条件により決まる。
次に第１図（ｆ）に示すように、低温CVD法を用いて
厚い二酸化珪素膜７をウエハ全面に堆積する。CVD法に
より厚い二酸化珪素膜７を堆積すると、狭い配線間には
二酸化珪素膜が十分に回り込まず、その結果配線間に空
洞が生じる。配線断面形状は、表面部は幅が広く、下部
は幅が狭くなっているため、配線間に形成される空洞も
下部の方が広がっている。配線上に形成した二酸化珪素
膜４の膜厚により空洞の表面位置は自由に制御できる。
厚い二酸化珪素膜７をウエハ全面に堆積する。CVD法に
より厚い二酸化珪素膜７を堆積すると、狭い配線間には
二酸化珪素膜が十分に回り込まず、その結果配線間に空
洞が生じる。配線断面形状は、表面部は幅が広く、下部
は幅が狭くなっているため、配線間に形成される空洞も
下部の方が広がっている。配線上に形成した二酸化珪素
膜４の膜厚により空洞の表面位置は自由に制御できる。
［発明の効果］ 以上説明したように、本発明によれば配線間に空洞を
設けることができるため、配線間に絶縁物のみを埋め込
んだ従来の方法に比べ、配線間容量を大幅に減少させる
ことができると共に、配線断面の下部寸法が短く、配線
と基板間の容量も従来に比べて減らすことができる。
設けることができるため、配線間に絶縁物のみを埋め込
んだ従来の方法に比べ、配線間容量を大幅に減少させる
ことができると共に、配線断面の下部寸法が短く、配線
と基板間の容量も従来に比べて減らすことができる。
このため、高集積化半導体装置の高速化が達成でき、
さらに配線間相互作用の低減化による信頼性の向上を図
ることもできる。
さらに配線間相互作用の低減化による信頼性の向上を図
ることもできる。
【図面の簡単な説明】 第１図は本発明の一実施例を工程順に示した金属配線の
模式的断面図、第２図は従来技術による金属配線の模式
的断面図である。 1,11……シリコン基板 2,4,6,7,12,14……二酸化珪素膜 3,13……配線金属 ５……レジスト
模式的断面図、第２図は従来技術による金属配線の模式
的断面図である。 1,11……シリコン基板 2,4,6,7,12,14……二酸化珪素膜 3,13……配線金属 ５……レジスト
Claims (1)
- 【請求項１】半導体基板上に所望の能動素子を形成し、
次いで金属配線を形成して前記能動素子間を前記金属配
線により接続することよりなる半導体装置の製造方法に
おいて、金属配線の形成工程が、配線金属をウエハ全面
に形成する工程と、該金属上に第１の絶縁膜を形成する
工程と、該第１の絶縁膜上にレジストを所望の金属配線
形状にパターニングする工程と、該レジストを耐エッチ
ングマスクとして前記第１の絶縁膜をエッチング除去す
る工程と、前記レジストを耐エッチングマスクとして前
記配線金属の一部をサイドエッチがないようにエッチン
グして前記配線金属中に浅い凹部を形成する工程と、前
記レジストを除去した後、ウエハ全面に第２の薄い絶縁
膜を形成する工程と、前記凹部表面の第２の薄い絶縁膜
を該凹部の側壁部を残してエッチング除去する工程と、
前記第１の絶縁膜および前記凹部側壁部の第２の薄い絶
縁膜を耐エッチングマスクとして前記配線金属をサイド
エッチが生じるようにエッチング除去する工程と、ウエ
ハ全面に第３の絶縁膜を堆積し、前記金属配線パターン
間に空洞を有する絶縁堆積膜を形成する工程とを備えた
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12588588A JP2671380B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12588588A JP2671380B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01296641A JPH01296641A (ja) | 1989-11-30 |
| JP2671380B2 true JP2671380B2 (ja) | 1997-10-29 |
Family
ID=14921333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12588588A Expired - Lifetime JP2671380B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671380B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372969A (en) * | 1991-12-31 | 1994-12-13 | Texas Instruments Incorporated | Low-RC multi-level interconnect technology for high-performance integrated circuits |
| US5324683A (en) * | 1993-06-02 | 1994-06-28 | Motorola, Inc. | Method of forming a semiconductor structure having an air region |
| US5516720A (en) * | 1994-02-14 | 1996-05-14 | United Microelectronics Corporation | Stress relaxation in dielectric before metallization |
| US5599745A (en) * | 1995-06-07 | 1997-02-04 | Micron Technology, Inc. | Method to provide a void between adjacent conducting lines in a semiconductor device |
| US5814555A (en) | 1996-06-05 | 1998-09-29 | Advanced Micro Devices, Inc. | Interlevel dielectric with air gaps to lessen capacitive coupling |
| US5953626A (en) * | 1996-06-05 | 1999-09-14 | Advanced Micro Devices, Inc. | Dissolvable dielectric method |
| US5759913A (en) * | 1996-06-05 | 1998-06-02 | Advanced Micro Devices, Inc. | Method of formation of an air gap within a semiconductor dielectric by solvent desorption |
| US6376330B1 (en) | 1996-06-05 | 2002-04-23 | Advanced Micro Devices, Inc. | Dielectric having an air gap formed between closely spaced interconnect lines |
| US5869379A (en) * | 1997-12-08 | 1999-02-09 | Advanced Micro Devices, Inc. | Method of forming air gap spacer for high performance MOSFETS' |
| US6160316A (en) * | 1998-03-04 | 2000-12-12 | Advanced Micro Devices, Inc. | Integrated circuit utilizing an air gap to reduce capacitance between adjacent metal linewidths |
| US6365489B1 (en) | 1999-06-15 | 2002-04-02 | Micron Technology, Inc. | Creation of subresolution features via flow characteristics |
-
1988
- 1988-05-25 JP JP12588588A patent/JP2671380B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01296641A (ja) | 1989-11-30 |
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