JPH04283932A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH04283932A JPH04283932A JP4712491A JP4712491A JPH04283932A JP H04283932 A JPH04283932 A JP H04283932A JP 4712491 A JP4712491 A JP 4712491A JP 4712491 A JP4712491 A JP 4712491A JP H04283932 A JPH04283932 A JP H04283932A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- dummy pattern
- conductive layer
- pattern
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 238000005530 etching Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は集積回路パターンのうち
の粗な部分にダミーパターンが近接して設けられた半導
体装置に関する。
の粗な部分にダミーパターンが近接して設けられた半導
体装置に関する。
【０００２】
【従来の技術】集積回路を構成する微細パターンのうち
， 他のパターンと離れて単独で位置すにパターン（孤
立パターン）に近接してダミーパターンが配置される場
合がある。これは， 密集して配置されるパターンと孤
立して配置されるパターンとでは，エッチング速度やサ
イドエッチングの状況が異なることに起因する。一般に
， パターンが密集した領域ではエッチング速度が低い
。通常， これらパターンを形成するためのエッチング
条件は， 密集したパターンに合わせて設定されること
が多い。したがって， 孤立パターンはオーバーエッチ
ングの条件になりやすく， サイドエッチングを受けや
すく， その結果， 所定のパターン精度を確保するこ
とが困難である。
， 他のパターンと離れて単独で位置すにパターン（孤
立パターン）に近接してダミーパターンが配置される場
合がある。これは， 密集して配置されるパターンと孤
立して配置されるパターンとでは，エッチング速度やサ
イドエッチングの状況が異なることに起因する。一般に
， パターンが密集した領域ではエッチング速度が低い
。通常， これらパターンを形成するためのエッチング
条件は， 密集したパターンに合わせて設定されること
が多い。したがって， 孤立パターンはオーバーエッチ
ングの条件になりやすく， サイドエッチングを受けや
すく， その結果， 所定のパターン精度を確保するこ
とが困難である。
【０００３】例えば， 高密度集積回路に必要な線幅が
０．５μｍ ないしそれ以下の微細配線の一部が，
他のパターンと離れて配置された場合には， 上記の現
象によって線幅が所定値より減少し， 抵抗の増大や断
線を生じてしまうおそれがある。このために， 孤立パ
ターンに近接してダミーパターンを配置し， これによ
って， そのエッチング速度を， 密集パターンのそれ
に近づけるのである。
０．５μｍ ないしそれ以下の微細配線の一部が，
他のパターンと離れて配置された場合には， 上記の現
象によって線幅が所定値より減少し， 抵抗の増大や断
線を生じてしまうおそれがある。このために， 孤立パ
ターンに近接してダミーパターンを配置し， これによ
って， そのエッチング速度を， 密集パターンのそれ
に近づけるのである。
【０００４】
【発明が解決しようとする課題】孤立して配置された配
線に対するダミーパターンは， この配線を構成するア
ルミニウム等から成る導電層をパターニングする際に，
同時に形成される。つまり， 配線とこれに近接して
設けられたダミーパターンとは同じ層厚の導電層から成
る。図２は従来の孤立した配線２とその両側に設けられ
たダミーパターン１とを示す模式的断面図である。ダミ
ーパターン１と配線２とは， 例えばアルミニウムから
成る同一の導電層をパターニングして形成されたもので
ある。
線に対するダミーパターンは， この配線を構成するア
ルミニウム等から成る導電層をパターニングする際に，
同時に形成される。つまり， 配線とこれに近接して
設けられたダミーパターンとは同じ層厚の導電層から成
る。図２は従来の孤立した配線２とその両側に設けられ
たダミーパターン１とを示す模式的断面図である。ダミ
ーパターン１と配線２とは， 例えばアルミニウムから
成る同一の導電層をパターニングして形成されたもので
ある。
【０００５】一方， 集積回路の高速化のために配線容
量をできるだけ小さくすることが要請されている。上記
ダミーパターンは， 配線容量を増大するように作用す
る。 すなわち，配線２にはダミーパターン１を通じて種々の
容量が結合されている。例えば， 同図においてＣ１は
ダミーパターン１と配線２との間の容量， Ｃ２は半導
体基板３との間の浮遊容量，Ｃ３は配線を含む上層電極
４との間の浮遊容量を示す。符号５および６は絶縁層で
ある。これらの容量を低減するためには， それぞれに
ついて対策が施されなければならない。本発明は， こ
のうち， 上層配線４との間の浮遊容量Ｃ３を低減し，
これにより集積回路の動作を向上可能とすることを目的
とする。
量をできるだけ小さくすることが要請されている。上記
ダミーパターンは， 配線容量を増大するように作用す
る。 すなわち，配線２にはダミーパターン１を通じて種々の
容量が結合されている。例えば， 同図においてＣ１は
ダミーパターン１と配線２との間の容量， Ｃ２は半導
体基板３との間の浮遊容量，Ｃ３は配線を含む上層電極
４との間の浮遊容量を示す。符号５および６は絶縁層で
ある。これらの容量を低減するためには， それぞれに
ついて対策が施されなければならない。本発明は， こ
のうち， 上層配線４との間の浮遊容量Ｃ３を低減し，
これにより集積回路の動作を向上可能とすることを目的
とする。
【０００６】
【課題を解決するための手段】上記目的は，半導体基板
の一表面に形成された導電層から成る配線パターンと，
前記導電層から成り且つ該配線パターンの所定部位に近
接して設けられ且つ該配線パターンに比べて該表面から
の高さが低く且つ該集積回路とは電気的に分離されたダ
ミーパターンと，該配線パターンおよびダミーパターン
を覆う絶縁層と，該絶縁層上に形成された第２の導電層
とを有することを特徴とする本発明に係る半導体装置，
または， 配線を構成する導電層を絶縁層を介して半
導体基板の一表面に堆積し， 該配線を構成する第１の
部分の周囲における該導電層を選択的にエッチングして
その層厚が減少した第２の部分を形成し， 該導電層を
選択的にエッチングして前記第１の部分から成る配線を
形成するとともに該配線に近接して該第２の部分から成
るダミーパターンを形成する諸工程を含むことを特徴と
する本発明に係る半導体装置の製造方法によって達成さ
れる。
の一表面に形成された導電層から成る配線パターンと，
前記導電層から成り且つ該配線パターンの所定部位に近
接して設けられ且つ該配線パターンに比べて該表面から
の高さが低く且つ該集積回路とは電気的に分離されたダ
ミーパターンと，該配線パターンおよびダミーパターン
を覆う絶縁層と，該絶縁層上に形成された第２の導電層
とを有することを特徴とする本発明に係る半導体装置，
または， 配線を構成する導電層を絶縁層を介して半
導体基板の一表面に堆積し， 該配線を構成する第１の
部分の周囲における該導電層を選択的にエッチングして
その層厚が減少した第２の部分を形成し， 該導電層を
選択的にエッチングして前記第１の部分から成る配線を
形成するとともに該配線に近接して該第２の部分から成
るダミーパターンを形成する諸工程を含むことを特徴と
する本発明に係る半導体装置の製造方法によって達成さ
れる。
【０００７】
【作用】配線を構成する導電層を，あらかじめ配線とな
る領域の周囲を選択的にエッチングして層厚を小さくし
ておく。そして， 図１に示すように， 初期厚さｔ１
の部分から配線２を， 小さい層厚ｔ２を有する部分か
ら， 配線に近接するダミーパターン１を形成する。こ
れにより， これらの上に絶縁層を介して形成される配
線等と前記ダミーパターンとの間の距離の拡大に反比例
して浮遊容量が低減され， 該配線から成る集積回路の
動作速度が向上可能となる。
る領域の周囲を選択的にエッチングして層厚を小さくし
ておく。そして， 図１に示すように， 初期厚さｔ１
の部分から配線２を， 小さい層厚ｔ２を有する部分か
ら， 配線に近接するダミーパターン１を形成する。こ
れにより， これらの上に絶縁層を介して形成される配
線等と前記ダミーパターンとの間の距離の拡大に反比例
して浮遊容量が低減され， 該配線から成る集積回路の
動作速度が向上可能となる。
【０００８】
【実施例】図３を参照して， 本発明の一実施例の工程
を説明する。同図（ａ） に示すように， 例えばシリ
コンウエハから成る半導体基板３上に， ＰＳＧ（燐珪
酸ガラス）から成る厚さ０．４ 〜１．０ μｍ 程度
の絶縁層５を形成したのち， 絶縁層５上に厚さ約１μ
ｍ のアルミニウムから成る導電層２０を堆積する。
を説明する。同図（ａ） に示すように， 例えばシリ
コンウエハから成る半導体基板３上に， ＰＳＧ（燐珪
酸ガラス）から成る厚さ０．４ 〜１．０ μｍ 程度
の絶縁層５を形成したのち， 絶縁層５上に厚さ約１μ
ｍ のアルミニウムから成る導電層２０を堆積する。
【０００９】次いで， 導電層２０のうちの前記孤立し
た配線を構成する領域を， 同図（ｂ） に示すように
， レジスト層７によって選択的にマスクする。そして
， レジスト層７から表出する導電層２０を， およそ
前記層厚の１／２ 程度エッチングする。このようにし
て， 同図（ｃ） に示すように， ダミーパターン形
成領域の厚さを， 初期厚さを有する配線形成領域より
薄くする。
た配線を構成する領域を， 同図（ｂ） に示すように
， レジスト層７によって選択的にマスクする。そして
， レジスト層７から表出する導電層２０を， およそ
前記層厚の１／２ 程度エッチングする。このようにし
て， 同図（ｃ） に示すように， ダミーパターン形
成領域の厚さを， 初期厚さを有する配線形成領域より
薄くする。
【００１０】上記ののち， 同図（ｄ） に示すように
， 配線形成領域およびダミーパターン形成領域をそれ
ぞれ選択的にマスクするレジスト層８２および８１を形
成する。そしてレジスト層８２および８１から表出する
導電層２０を選択的に除去する。このようにして， 同
図（ｅ） に示すように， 導電層２０から成る厚さの
異なるダミーパターン１および配線２が形成される。
， 配線形成領域およびダミーパターン形成領域をそれ
ぞれ選択的にマスクするレジスト層８２および８１を形
成する。そしてレジスト層８２および８１から表出する
導電層２０を選択的に除去する。このようにして， 同
図（ｅ） に示すように， 導電層２０から成る厚さの
異なるダミーパターン１および配線２が形成される。
【００１１】なお， ダミーパターン１の層厚は， 上
記実施例のように導電層２０の初期厚さの約１／２ に
限定されない。これは， 図３（ｄ） に示すレジスト
層８２および８１をマスクとして行われるエッチングに
おいて， ダミーパターン１が， 孤立した配線２のエ
ッチング速度を低下させる効果は， 配線２の１／２
以下の層厚を有するダミーパターン１によっても発揮さ
れるからである。
記実施例のように導電層２０の初期厚さの約１／２ に
限定されない。これは， 図３（ｄ） に示すレジスト
層８２および８１をマスクとして行われるエッチングに
おいて， ダミーパターン１が， 孤立した配線２のエ
ッチング速度を低下させる効果は， 配線２の１／２
以下の層厚を有するダミーパターン１によっても発揮さ
れるからである。
【００１２】
【発明の効果】本発明によれば， 絶縁層に対する条件
を維持したままで， 高密度集積回路における微細配線
の容量を低減可能となり， 該集積回路の高速化に寄与
する効果がある。
を維持したままで， 高密度集積回路における微細配線
の容量を低減可能となり， 該集積回路の高速化に寄与
する効果がある。
【図１】 本発明の原理的構造説明図
【図２】 従
来の問題点説明図
来の問題点説明図
【図３】 本発明の一実施例の工程説明図
Claims (2)
- 【請求項１】 半導体基板の一表面に形成された導電
層から成る配線パターンと，前記導電層から成り且つ該
配線パターンの所定部位に近接して設けられ且つ該配線
パターンに比べて該表面からの高さが低く且つ該集積回
路とは電気的に分離されたダミーパターンと，該配線パ
ターンおよびダミーパターンを覆う絶縁層と，該絶縁層
上に形成された第２の導電層とを有することを特徴とす
る半導体装置。 - 【請求項２】 配線を構成する導電層を絶縁層を介し
て半導体基板の一表面に堆積する工程と，該配線を構成
する第１の部分の周囲における該導電層を選択的にエッ
チングしてその層厚が減少した第２の部分を形成する工
程と，該導電層を選択的にエッチングして前記第１の部
分から成る配線を形成するとともに該配線に近接して該
第２の部分から成るダミーパターンを形成する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4712491A JPH04283932A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4712491A JPH04283932A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04283932A true JPH04283932A (ja) | 1992-10-08 |
Family
ID=12766404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4712491A Withdrawn JPH04283932A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04283932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898220B1 (ko) * | 2007-09-07 | 2009-05-18 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조방법 |
-
1991
- 1991-03-13 JP JP4712491A patent/JPH04283932A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898220B1 (ko) * | 2007-09-07 | 2009-05-18 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2964537B2 (ja) | 半導体装置およびその製造方法 | |
| JPH07321345A (ja) | マイクロメカニズム構造体を形成する方法 | |
| JP2671380B2 (ja) | 半導体装置の製造方法 | |
| JPH0286146A (ja) | 半導体装置 | |
| JPH04283932A (ja) | 半導体装置およびその製造方法 | |
| JPH0661230A (ja) | 半導体集積回路装置 | |
| JPH04287326A (ja) | 半導体装置およびその製造方法 | |
| JP2767594B2 (ja) | 半導体装置の製造方法 | |
| KR0121559B1 (ko) | 반도체 제조 방법 | |
| JP2797929B2 (ja) | 半導体装置 | |
| JPH05175195A (ja) | 半導体装置の製造方法 | |
| JPH01296644A (ja) | 半導体装置の製造方法 | |
| JPH01189939A (ja) | 半導体集積回路 | |
| KR100265989B1 (ko) | 반도체 장치의 폴리실리콘 패턴 형성방법 | |
| JPS62281328A (ja) | 半導体装置の製造方法 | |
| JPH05259159A (ja) | 半導体集積回路装置内の配線形状 | |
| JPS6148779B2 (ja) | ||
| JPS61242038A (ja) | 半導体集積回路の製造方法 | |
| JPS62136857A (ja) | 半導体装置の製造方法 | |
| KR0182043B1 (ko) | 금속-절연막의 평탄화 방법 | |
| KR950010857B1 (ko) | 배선 패턴 형성방법 | |
| JPH0529474A (ja) | 半導体装置およびその製造方法 | |
| JPH05102149A (ja) | 半導体装置の製造方法 | |
| JPS62245654A (ja) | 半導体装置およびその製造方法 | |
| JPH01270248A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |