JPH07321345A - マイクロメカニズム構造体を形成する方法 - Google Patents
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Abstract
成素子の製造プロセスとは無関係に行われ、しかも半導
体構成素子の製造プロセスに対して付加的な境界条件を
課さないような方法を提供する。 【構成】 プロセス処理の完了した半導体構成素子10
に、半導体構成素子製造で使用されるプロセスステップ
を使用して、ただし本来の半導体構成素子製造プロセス
とは無関係に、マイクロメカニズム構造体34をあとか
ら被着させる。
Description
集積回路(IC)を有するウェーハの表面に、マイクロ
メカニズム構造体を形成する方法に関する。
を有するシリコンウェーハの表面に、マイクロメカニズ
ム構造体を被着させることは公知である。このことは、
たとえばばね弾性的に懸吊されたサイズモ質量体と、こ
のサイズモ質量体の加速に応じた変位を容量的に評価す
るためのコーム状構造体とから成る容量型加速度センサ
として形成された、自由運動可能なセンサ素子である。
は、このような構成素子を実現する目的で、たとえばウ
ェーハ構造に組み込まれた犠牲層と、この犠牲層に設け
られた活性シリコン層、たとえば酸化シリコンアイラン
ド上の多結晶シリコンから成るシリコン層とを利用する
ので、ICプロセスへの著しい干渉が行われなければな
らない。
リガ(LIGA)技術を用いて、電気メッキにより析出
された金属層において実現される。リガ法では、シンク
ロトロン露光により製造された高いX線レジスト構造体
が電気メッキにより成形され、これによりまず第1の押
込み成形型が得られる。この第1の押込み型は引き続
き、ウェーハに被着された重合体層を高い圧力で押込み
成形するために使用される。したがって、この重合体層
よりネガ型が得られる。このネガ型は引き続き電気メッ
キにより充填される。続いて前記重合体型は破壊される
ので、センサ素子が裸出する。しかしこの場合、シンク
ロトロン露光は半導体構成素子製造のためには汎用され
ていない付加的なシンクロトロン設備を用いて、大きな
手間と、ひいては大きなコストをかけてしか実施するこ
とができないので不都合である。さらに、ネガ構造体の
押込み成形時における高い押込み圧に基づき、ウェー
ハ、押込み成形型もしくはウェーハに組み込まれた電子
集積回路の破壊の危険が生じる。さらに、センサ素子の
押込み成形時における、ウェーハに組み込まれた電子集
積回路に対する正確な位置調整も問題となる。押込み成
形型の摩耗に基づき、センサ素子の実際の製造が行われ
る前に、再押込み成形により複数の姉妹型を製造するこ
とが必要となる。
は証明することができなかった。いずれにせよ、ICウ
ェーハにおける押込み成形はICプロセスに対する危険
な干渉である。
で述べたような方法を改良して、前記欠点が回避され
て、マイクロメカニズム構造体の製造が半導体構成素子
の製造プロセスとは無関係に行われ、しかも半導体構成
素子の製造プロセスに対して付加的な境界条件を課さな
いような方法を提供することである。
に本発明の方法では、プロセス処理の完了した半導体構
成素子に、半導体構成素子製造で使用されるプロセスス
テップを使用して、ただし本来の半導体構成素子製造プ
ロセスとは無関係に、マイクロメカニズム構造体をあと
から被着させるようにした。
ある。すなわち、マイクロメカニズム構造体の製造は電
子集積回路を備えた半導体構成素子の製造プロセスとは
無関係に行われ、しかも半導体構成素子の製造プロセス
に対して付加的な境界条件を課さない。電子回路部分お
よびマイクロメカニズム構造体によって形成されたセン
サ部分は、プロセス技術的には互いに分離されているの
で、各部分を引き続き開発することは互いに無関係に行
うことができる。新しいセンサ部分に新しい電子回路部
分を適合させるか、もしくは新しい電子回路部分に新し
いセンサ部分を適合させるための付加的な相互開発手間
は必要とならない。したがって、センサ部分は時間的遅
延なく、電子集積回路を製造するためのそれぞれ最も新
しく、かつ最も進歩したプロセスと組み合わせることが
できる。同じく付加技術であるLIGA法とは異なり、
IC技術の標準設備および標準プロセスが使用されるに
過ぎない。高い故障危険を伴う危険なプロセスステッ
プ、たとえば押込み成形は回避される。したがって、半
導体構成素子を製造するためには全く異種の付加的な方
法ステップの使用は回避される。さらに、センサ構造体
を活性IC面にわたって配置し、ひいてはチップ面の多
目的利用を実現することも可能である。したがって、セ
ンサは原理的には付加的な配置面を必要としない。何故
ならば、センサは電子回路の配置面の一部にわたって配
置されるからである。
点が得られる。すなわち、マイクロメカニズム構造体を
製造するための全てのプロセスステップが、既存の半導
体構成素子に対して適合性を有している。すなわち、マ
イクロメカニズム構造体を製造するための全てのプロセ
スステップは特に約200℃の低い温度で行われる。こ
れによって、電子集積回路を備えた、プロセス処理の完
了した半導体構成素子にマイクロメカニズム構造体をあ
とから載着させることが可能となる。公知の製造法の場
合のような電子集積回路に対する不都合な影響は与えら
れていない。さらに、各方法ステップにより、電子集積
回路のコンタクト面に対するマイクロメカニズム構造体
の正確な位置調整を簡単に実施することができるので、
マイクロメカニズム構造体を極めて高い精度で結合させ
ることができる。
るかに幅広い設計自由度を提供する。なぜならば、より
小幅で、かつより小さな構造体を実現することができる
からである。
されている。
説明する。
体構成素子が示されている。この半導体構成素子10は
シリコンウェーハ12を有している。このシリコンウェ
ーハ12は電子集積回路(図示しない)を有していても
よい。シリコンウェーハ12は汎用のIC不働態化層1
4を備えている。このIC不働態化層14は、汎用通り
図示のコンタクトパッド16の範囲で中断されている。
コンタクトパッド16はシリコンウェーハ12に組み込
まれた電子集積回路と、あとから被着されるべきセンサ
素子との間に導電接続を形成する。方法ステップ50
(図2)において、半導体構成素子10には、レジス
ト、たとえば透明なフォトレジストの層18が、たとえ
ばスピン塗布により被着されて、フォトリソグラフィ処
理により構造化されるので、層18の範囲20しか残ら
ない。この範囲20は、プレーティングベースとして働
く、あとから被着されるべき金属層と、シリコンウェー
ハ12の表面との接触が望まれない個所に残っている。
範囲20はマスクによってマスキングされ、層18は相
応してリソグラフィ処理される。マスキングの際には、
コンタクトパッド16が裸出するように配慮しなければ
ならない。すなわち、コンタクトパッド16上には層1
8が残ってはならない訳である。残った範囲20はその
後に熱処理され、たとえば約200℃で硬化させられ
る。
ェーハ12上に金属層22が析出される。この金属層2
2はシリコンウェーハ12の表面全体をカバーする。こ
の金属層22はたとえばスパッタリングにより被着され
る。金属層22は、範囲20とセンサのコンタクトパッ
ド16とによって規定されたトポグラフィ(地形線)に
適合して、相応してこれらの範囲を完全に遮蔽する。金
属層22はセンサのコンタクトパッド16と共に導電接
続を形成し、したがって被着させたいセンサ素子の電気
的な接続部をも成している。
レジスト、たとえば透明なフォトレジストから成る比較
的厚い層24が被着される。この層24は、所望の層厚
さが得られるまで同じくスピン塗布により、しかも場合
によっては数回の連続的なスピン塗布により被着させる
ことができる。層厚さは、あとから被着させたいセンサ
素子の高さに関連して、たとえば約10〜20μmであ
る。層24は引き続き熱処理されて、たとえば約200
℃の温度で硬化させられる。
温プラズマ層26、たとえば薄いプラズマ酸化物層また
はプラズマ窒化物層が析出される。この低温プラズマ層
26は、たとえば約200℃の析出温度で、200nm
〜500nmの厚さで析出される。低温プラズマ層26
には、次の方法ステップ58において、レジスト、たと
えば透明なフォトレジストから成る薄い層28が被着さ
れる。
より、あとから設けられるセンサエレメントの実際の範
囲が規定される。層28のこの露光は位置調整されたプ
ロセスで行われ、被着された前記層24,26,28の
透明性に基づき簡単に助成され、こうしてシリコンウェ
ーハ12に対する正確な位置調整を可能にする。シリコ
ンウェーハ12における位置調整は一方ではコンタクト
パッド16の目に見える範囲に基づき可能となり、他方
では前記範囲20の特徴的なトポグラフィ差に基づき可
能となる。さらに、半導体構成素子に存在する別の位置
調整構造体、たとえばアライメントクロスマーク等を使
用することもできる。
方法ステップ60において現像によって露出され、層2
4に到達するまで層26をエッチングすることにより前
記範囲には、あとから被着させたいセンサ素子のための
対応するマスク30が形成される。図1に示した実施例
では、あとから被着させたいセンサ素子が、鉛直な側壁
を有する互いに内外に係合した多数のフィンガを備えた
コーム状の構造から成っている。
チングプロセスを用いて層24が金属層22に到達する
までエッチングされる。この場合、あらかじめ層26,
28に形成されたマスク30が使用される。プラズマエ
ッチングプロセスは、たとえば高密なプラズマ源を用い
る高速プラズマエッチングプロセス、たとえばECRタ
イプ、PIEタイプ、ICPタイプまたはヘリコン(H
elicon)タイプの高速プラズマエッチングプロセ
スとして実施される。この場合に、高いイオン密度での
イオン助成されたエッチングでは、極めて高いエッチン
グ速度と高い異方性とが得られるので、あとからセンサ
素子を生ぜしめる範囲の構造化は高い速度で実施され得
る。エッチングガスとしては、たとえばアルゴンArと
酸素O2とから成る混合物、特にたとえば10マイクロ
バールの圧力においてアルゴン150sccmと酸素5
0sccmとの混合物が使用される。付加的に、少量の
フッ素含有ガス、たとえばSF4、CF4、C2F6、CH
F3等を添加することができる。これにより、「スカベ
ンジャ」としてスパッタリング除去されたマスク材料は
揮発性に気相に保持され、構造体溝内での残留が阻止さ
れる。プラズマエッチング時のイオン密度およびイオン
エネルギの調節もしくは増大および/またはエッチング
時のシリコンウェーハ12の温度降下により、等方性の
プロセス要素、つまりマスク30の側方のバックエッチ
ングを減少させることができる。これにより、構造体精
度の一層の向上が可能となる。それと同時に、側方の解
像度を増大させることができる。すなわち、あとから被
着させたいセンサ素子の、相並んで位置する2つの構造
体範囲の間の最小間隔を減少させることができる。この
エッチングプロセスの間、層24には、図1に示した鉛
直に延びる溝、通路、孔またはこれに類するもの(構造
体32)が構造化される。構造体32は金属層22にま
で下方へエッチングされるので、この金属層22はエッ
チング除去された範囲で裸出する。それと同時に、この
エッチングプロセスでは上側のレジスト層28も完全に
エッチング除去される。
たいセンサ素子のネガ型を形成していて、次の方法ステ
ップ62において所望の高さにまで電気メッキにより充
填される。この場合に、構造体32には、電気メッキ素
子34が形成される。この電気メッキ素子34は金属層
22に結合されている。
りのマスク層26が除去され、層24が溶解されて、た
とえばO2プラズマで乾燥灰化される。金属層22は、
電気メッキ素子34の存在していない範囲でエッチング
除去される。次いで、範囲20が、電気メッキ素子34
に結合された金属層22の下方で除去され、たとえば灰
化される。したがって、この範囲20はいわゆる犠牲層
領域として役立つ。最初に構造体32を構造化するた
め、もしくは電気メッキ素子34を形成するために必要
とされた全ての層の除去が終了した後に、電気メッキ素
子もしくはこの電気メッキ素子に結合された残りの金属
層22によって形成されたセンサ素子が裸出する。この
センサ素子は図1に示した実施例では、コーム状の構造
体を形成しているが、しかし別の任意の形状を有してい
てもよい。得られたセンサ素子はセンサのコンタクトパ
ッド16と接触接続された前記金属層22の範囲を介し
て、シリコンウェーハ12に設けられた電子集積回路に
接続されている。したがって全体的に見ると、原理的に
はシリコンウェーハ12に集積回路を形成する際に既に
使用されている簡単な方法ステップを改良するだけで、
シリコンウェーハ12の任意の個所において、しかも任
意のジオメトリでセンサ素子を被着させることができ、
しかもこの場合、センサ素子の被着プロセスは集積回路
の形成プロセスとは直接的に関連していない。したがっ
て、相互間の影響は十分に排除されている。
得られたセンサ素子が、たとえば構造体32の比較的大
面積の構造体範囲によって形成される場合には、前記エ
ッチング方法ステップおよび前記構造体化方法ステップ
において前記構造体範囲にパーフォレーションが形成さ
れると有利である。このパーフォレーションは金属層2
2に転写されるので、金属層22の下に残った範囲20
をパーフォレーションの開口を通じてはるかに迅速に灰
化することができる。このパーフォレーションは付加的
な手間なしにマスク30に簡単に設けることができる。
したがって、この方法ステップの促進が可能となる。こ
の場合、それと同時にシリコンウェーハ12と、このシ
リコンウェーハ12に設けられた電子集積回路とに対す
る、極端に長時間の灰化により場合によって生じる不都
合な作用を一層減少させることもできる。
ップ50による範囲20の形成を節約することが可能と
なる。この場合、金属層22は方法ステップ52におい
て、適当な厚さを有するように被着されるので、金属層
22から、図示の実施例では範囲20によって形成され
た区分を時間制御してエッチング除去することができ
る。いわば、形成された電気メッキ素子34の下で金属
層22が時間制御されて選択的にアンダエッチングされ
るので、この電気メッキ素子34が相応して裸出する訳
である。このようなトンネル状のアンダエッチングは、
センサ素子の裸出は行われるが、しかし残った金属層2
2によるセンサ素子の固定が危険にさらされるように行
われなければならない。この場合に、あとから被着させ
たいセンサ素子を生ぜしめる電気メッキ被覆された電気
メッキ素子34のパーフォレーションが行われると同じ
く有利である。材料選択に関しては、金属層22がコン
タクトパッド16の材料と電気メッキ素子34の材料と
に調和されていなければならない。これによって、セン
サのコンタクトパッド16もしくは電気メッキ素子34
を攻撃することなく選択的なアンダエッチングを行うこ
とができる。このような変化実施例では、金属層22
(プレーティングベース)とIC表面との直接的な大面
積の接触は不都合となる。
低温プラズマ層36、たとえばプラズマ酸化物層または
プラズマ窒化物層(図1に破線で示す)が被着され、次
いでこの低温プラズマ層36に層24を適宜に被着され
る。これにより、層24のエッチング時に金属層22が
過剰エッチングされなければならないことが阻止され
る。金属層22の過剰エッチングにより、スパッタリン
グ除去された材料によるプラズマエッチング装置の汚染
危険が生じる。中間層として低温プラズマ層36が設け
られることにより、中性のプラズマ酸化物層またはプラ
ズマ窒化物層が過剰エッチングされ、このプラズマ層は
その後にたとえば湿式化学的に再び除去することができ
る。
はなく、当然ながらパッシブな構造体をもアクティブな
構造体をも有することのできる任意の半導体構成素子に
おいて使用可能である。電子回路範囲上にセンサ構造体
を構成することにより、ウェーハ表面は数回利用され得
るので、配置された回路には、対応するセンサ素子を直
接に載着させることができる。これにより、シリコンウ
ェーハ12から製造されるチップ1つ当たりの所要面積
は著しく低減され、つまり利用率は高められる訳であ
る。
素子の断面図である。
すフローチャートである。
14 IC不働態化層、 16 コンタクトパッド、
18 層、 20 範囲、 22 金属層、24 層、
26 低温プラズマ層、 28 層、 30 マス
ク、 32 構造体、 34 電気メッキ素子、 36
低温プラズマ層、 50,52,54,56,58,
60,62,64 方法ステップ
Claims (14)
- 【請求項1】 半導体構成素子にマイクロメカニズム構
造体を形成する方法において、プロセス処理の完了した
半導体構成素子に、半導体構成素子製造で使用されるプ
ロセスステップを使用して、ただし本来の半導体構成素
子製造プロセスとは無関係に、マイクロメカニズム構造
体をあとから被着させることを特徴とする、マイクロメ
カニズム構造体を形成する方法。 - 【請求項2】 半導体構成素子に、構造化可能な層を被
着させ、該層にネガ型を構造化し、該ネガ型にマイクロ
メカニズム構造体を電気メッキにより成長させ、引き続
き前記ネガ型を除去する、請求項1記載の方法。 - 【請求項3】 半導体構成素子に、レジストの第1の層
(18)を被着させ、該第1の層(18)に犠牲範囲
(20)と保護範囲もしくはカバーを構造化する、請求
項1または2記載の方法。 - 【請求項4】 半導体構成素子と前記犠牲範囲(20)
とに、金属層(22)を被着させる、請求項1から3ま
でのいずれか1項記載の方法。 - 【請求項5】 前記金属層(22)に低温プラズマ層
(36)を被着させる、請求項1から4までのいずれか
1項記載の方法。 - 【請求項6】 前記金属層(22)に、少なくともマイ
クロメカニズム構造体の高さに相当する層厚さを有する
レジストの第2の層(24)を被着させる、請求項1か
ら5までのいずれか1項記載の方法。 - 【請求項7】 前記第2の層(24)に別の低温プラズ
マ層(26)を被着させる、請求項1から6までのいず
れか1項記載の方法。 - 【請求項8】 前記第2の層(24)に被着された低温
プラズマ層(26)にレジストの第3の層(28)を被
着させる、請求項1から7までのいずれか1項記載の方
法。 - 【請求項9】 前記第2の層(24)に被着された低温
プラズマ層(26)とレジストの第3の層(28)と
に、マイクロメカニズム構造体に対応するマスク(3
0)を形成する、請求項1から8までのいずれか1項記
載の方法。 - 【請求項10】 前記マスク(30)に対応して、前記
第2の層(24)と前記金属層(22)に被着された低
温プラズマ層(36)とを構造化し、得られた構造体
(32)を電気メッキにより充填し、この場合、電気メ
ッキにより成形されたマイクロメカニズム構造体(3
4)を形成する、請求項1から9までのいずれか1項記
載の方法。 - 【請求項11】 前記第3の層(28)と、前記第2の
層(24)に被着された低温プラズマ層(26)と、前
記第2の層(24)と、前記金属層(22)に被着され
た低温プラズマ層(36)と、前記金属層(22)と、
前記犠牲範囲(20)とを少なくとも部分的に除去し
て、灰化し、かつ/または溶解させる、請求項1から1
0までのいずれか1項記載の方法。 - 【請求項12】 前記犠牲範囲(20)を放棄して、犠
牲範囲を金属層(22)自体によって形成し、しかも該
犠牲範囲をマイクロメカニズム構造体(34)に対して
選択的に時間制御してエッチング除去する、請求項1か
ら11までのいずれか1項記載の方法。 - 【請求項13】 電気メッキにより成形されたマイクロ
メカニズム構造体(34)にパーフォレーションを設
け、該パーフォレーションを前記金属層(22)に転写
して、前記金属層(22)の下に設けられた前記犠牲範
囲を、より迅速に灰化する、請求項1から12までのい
ずれか1項記載の方法。 - 【請求項14】 少なくとも1つのマイクロメカニズム
構造体を備えた半導体構成素子において、マイクロメカ
ニズム構造体が、請求項1から12までのいずれか1項
記載の方法により被着されていることを特徴とする、半
導体構成素子。
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