JPH02189923A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH02189923A JPH02189923A JP921489A JP921489A JPH02189923A JP H02189923 A JPH02189923 A JP H02189923A JP 921489 A JP921489 A JP 921489A JP 921489 A JP921489 A JP 921489A JP H02189923 A JPH02189923 A JP H02189923A
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- Pending
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000005530 etching Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 2
- 238000007493 shaping process Methods 0.000 abstract 1
- 229910052782 aluminium Inorganic materials 0.000 description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000001947 vapour-phase growth Methods 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置の製造方法に関し、特に微
細配線、微細電極の製造方法に関する。
細配線、微細電極の製造方法に関する。
従来、半導体集積回路装置に配線や電極を形成する方法
として、例えば第３図に示す配線製造方法が採用されて
いる。即ち、半導体基板１１のフィールド酸化膜１２上
にアルミニウムや多結晶シリコン等の導電膜１３をスパ
ッタ法や蒸着法により形成する。そして、この上にフォ
トリソグラフィ技術により、フォトレジスト１４を配線
パターンに形成し、このフォトレジスト１４をマスクに
して前記導電膜１３を異方性エツチングすることにより
配線を形成している。
として、例えば第３図に示す配線製造方法が採用されて
いる。即ち、半導体基板１１のフィールド酸化膜１２上
にアルミニウムや多結晶シリコン等の導電膜１３をスパ
ッタ法や蒸着法により形成する。そして、この上にフォ
トリソグラフィ技術により、フォトレジスト１４を配線
パターンに形成し、このフォトレジスト１４をマスクに
して前記導電膜１３を異方性エツチングすることにより
配線を形成している。
上述した従来の製造方法では、フォトレジスト１４をマ
スクにしているため、フォトマスクパターンからフォト
レジストパターンへの転写に際しての寸法誤差と、エツ
チングに際しての加工誤差とによって、設計通りの配線
幅寸法を得ることが難しい。特に、近年の半導体集積回
路装置の高密度化によって微細な配線が要求されている
が、この寸法誤差によって微細な配線を高精度に製造す
ることば困難である。
スクにしているため、フォトマスクパターンからフォト
レジストパターンへの転写に際しての寸法誤差と、エツ
チングに際しての加工誤差とによって、設計通りの配線
幅寸法を得ることが難しい。特に、近年の半導体集積回
路装置の高密度化によって微細な配線が要求されている
が、この寸法誤差によって微細な配線を高精度に製造す
ることば困難である。
また、低い配線抵抗と高い電流容量を確保するためには
、配線幅が微細化された場合でも配線膜厚を所要厚さ以
上に確保することが要求されるが、上述した従来の製造
方法では、このような厚い配線膜を微細幅で形成するこ
とは困難である。
、配線幅が微細化された場合でも配線膜厚を所要厚さ以
上に確保することが要求されるが、上述した従来の製造
方法では、このような厚い配線膜を微細幅で形成するこ
とは困難である。
本発明は」二連した問題を解消し、膜厚が厚い一方で微
細な幅寸法の配線を形成可能にした製造方法を提供する
ことを目的とする。
細な幅寸法の配線を形成可能にした製造方法を提供する
ことを目的とする。
本発明の半導体集積回路装置の製造方法は、形成しよう
とする配線の膜厚と略等しい膜厚の第１の膜を形成する
工程と、この上に第１の膜とはエツチング選択性のある
第２の膜を形成する工程と、これら第１及び第２の膜を
形成する配線に沿ってその端部が位置するようにエツチ
ングする工程と、前記第１の膜の側面が後退するように
エツチングを行い、形成する配線の幅寸法に略等しい第
２の膜の庇を形成する工程と、全面に導電膜を被着する
工程と、この導電膜を異方性エツチングして前記第２の
庇の下にのみ該導電膜を残すニー程とを含んでいる。
とする配線の膜厚と略等しい膜厚の第１の膜を形成する
工程と、この上に第１の膜とはエツチング選択性のある
第２の膜を形成する工程と、これら第１及び第２の膜を
形成する配線に沿ってその端部が位置するようにエツチ
ングする工程と、前記第１の膜の側面が後退するように
エツチングを行い、形成する配線の幅寸法に略等しい第
２の膜の庇を形成する工程と、全面に導電膜を被着する
工程と、この導電膜を異方性エツチングして前記第２の
庇の下にのみ該導電膜を残すニー程とを含んでいる。
上述した製造方法では、第２の膜の庇の下に残した導電
膜により配線を形成でき、この配線の幅寸法を庇の寸法
に略等しくし、かつ膜厚を第１の膜のＩＩｘ厚に等しく
製造できる。
膜により配線を形成でき、この配線の幅寸法を庇の寸法
に略等しくし、かつ膜厚を第１の膜のＩＩｘ厚に等しく
製造できる。
（実施例〕
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｄ）は本発明の一実施例を製造工程
順に示す縦断面図である。
順に示す縦断面図である。
先ず、同図（ａ）のように、シリコン基板１にフィール
ド酸化膜２を成長させ、この上に気相成長法によりシリ
コン酸化膜３を１μｍの厚さに形成する。また、この上
に気相成長法により多結晶シリコン膜４を０．２μｍの
厚さに成長する。更に、この上にフォトレジスト５を塗
布し、かつ所要の配線パターンにそってその端部が位置
するようにパターン形成する。
ド酸化膜２を成長させ、この上に気相成長法によりシリ
コン酸化膜３を１μｍの厚さに形成する。また、この上
に気相成長法により多結晶シリコン膜４を０．２μｍの
厚さに成長する。更に、この上にフォトレジスト５を塗
布し、かつ所要の配線パターンにそってその端部が位置
するようにパターン形成する。
次に、同図（ｂ）のように、フォＩ・レジスト５をマス
クにしてＣＦ４系のガスを用いた反応性イオンエンチン
グ法により多結晶シリコン膜４及びシリコン酸化膜３を
連続して異方性エツチングする。その後、弗酸液を用い
てシリコン酸化膜３のみを選択的にエンチングし、その
側面を０．２μｍ程度後退させる。
クにしてＣＦ４系のガスを用いた反応性イオンエンチン
グ法により多結晶シリコン膜４及びシリコン酸化膜３を
連続して異方性エツチングする。その後、弗酸液を用い
てシリコン酸化膜３のみを選択的にエンチングし、その
側面を０．２μｍ程度後退させる。
次いで、同図（Ｃ）のように、フォトレジスト５を除去
した後、気相成長法によりアルミニウム膜６を０．２μ
ｍの厚さで全面に被着する。この場合、気相成長法を用
いたのは、アルミニウム膜６が多結晶シリコン膜４の庇
の下側にも被着させるためである。
した後、気相成長法によりアルミニウム膜６を０．２μ
ｍの厚さで全面に被着する。この場合、気相成長法を用
いたのは、アルミニウム膜６が多結晶シリコン膜４の庇
の下側にも被着させるためである。
しかる後、同図（ｄ）のように、ＣＣｌ ｄ系のガスプ
ラスマにより異方的にアルミニウム膜６をエツチングし
、多結晶シリコン膜４の庇の下にのみアルミニウム膜６
Ａを残す。その後、多結晶シリコン膜４をエンチング除
去することで、幅０．２μｍ、厚さ１．０μｍのアルミ
ニウム配線６Ａが完成される。
ラスマにより異方的にアルミニウム膜６をエツチングし
、多結晶シリコン膜４の庇の下にのみアルミニウム膜６
Ａを残す。その後、多結晶シリコン膜４をエンチング除
去することで、幅０．２μｍ、厚さ１．０μｍのアルミ
ニウム配線６Ａが完成される。
なお、シリコン酸化膜３はその後除去してもよしたがっ
て、この製造方法では、先に形成したシリコン酸化膜３
の厚さに等しい膜厚の配線６Ａが形成できる。また、こ
の配線６Ａの配線幅寸法は多結晶シリコン膜４で形成さ
れる庇と略等しい寸法、換言すれば被着したアルミニウ
ム膜６の膜厚に略等しい幅寸法に形成することができる
。そして、このアルミニウム膜６のエツチングに際して
は自己整合法によるエツチングが可能であり、高精度の
エツチングが実現できる。これにより、微細幅で所要膜
厚の配線、即ち低抵抗で高容量の配線を容易に得ること
ができる。
て、この製造方法では、先に形成したシリコン酸化膜３
の厚さに等しい膜厚の配線６Ａが形成できる。また、こ
の配線６Ａの配線幅寸法は多結晶シリコン膜４で形成さ
れる庇と略等しい寸法、換言すれば被着したアルミニウ
ム膜６の膜厚に略等しい幅寸法に形成することができる
。そして、このアルミニウム膜６のエツチングに際して
は自己整合法によるエツチングが可能であり、高精度の
エツチングが実現できる。これにより、微細幅で所要膜
厚の配線、即ち低抵抗で高容量の配線を容易に得ること
ができる。
第２図は本発明の他の実施例の縦断面図であり、第１図
と同一部分には同一符号を付しである。
と同一部分には同一符号を付しである。
この実施例では、前記実施例の多結晶シリコン膜４の代
わりに、気相成長法によるシリコン窒化膜７をシリコン
酸化膜３の上に０．２μｍの厚さで形成している。そし
て、シリコン酸化膜３のエツチング及びアルミニウム膜
６の被着及びそのエツチングを行って、同図の配線６Ａ
を得ている。
わりに、気相成長法によるシリコン窒化膜７をシリコン
酸化膜３の上に０．２μｍの厚さで形成している。そし
て、シリコン酸化膜３のエツチング及びアルミニウム膜
６の被着及びそのエツチングを行って、同図の配線６Ａ
を得ている。
この実施例では、アルミニウム膜６のエツチングが、シ
リコン窒化膜７に対して選択的に行われるため、エツチ
ングの終点の余裕度が大きなものにできる。また、シリ
コン窒化膜７を絶縁膜としてそのまま利用することもで
きる。
リコン窒化膜７に対して選択的に行われるため、エツチ
ングの終点の余裕度が大きなものにできる。また、シリ
コン窒化膜７を絶縁膜としてそのまま利用することもで
きる。
なお、前記各実施例における多結晶シリコン膜４やシリ
コン窒化膜７は、シリコン酸化膜３に対してエツチング
の選択性を有するものであれば、他の絶縁膜や導電膜で
あってもよい。また、配線の素材はアルミニウム膜以外
の導電膜でもよく、多結晶シリコン、高融点金属等を用
いることができる。
コン窒化膜７は、シリコン酸化膜３に対してエツチング
の選択性を有するものであれば、他の絶縁膜や導電膜で
あってもよい。また、配線の素材はアルミニウム膜以外
の導電膜でもよく、多結晶シリコン、高融点金属等を用
いることができる。
以上説明したように本発明は、第２の膜の庇の下に導電
膜を残すことにより配線を形成しているので、形成する
配線の幅寸法を庇の寸法に略等しくし、かつ膜厚を第１
の膜の膜厚に等しくすることができ、微細幅でかつ膜厚
の大きな配線、即ち低抵抗で高容量の配線を製造できる
効果がある。
膜を残すことにより配線を形成しているので、形成する
配線の幅寸法を庇の寸法に略等しくし、かつ膜厚を第１
の膜の膜厚に等しくすることができ、微細幅でかつ膜厚
の大きな配線、即ち低抵抗で高容量の配線を製造できる
効果がある。
第１図（ａ）乃至（ｄ）は本発明の一実施例を製造工程
順に示す縦断面図、第２図は本発明の他の実施例の製造
工程の一部を示す縦断面図、第３図は従来方法を説明す
るための工程一部の縦断面図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・シリコン酸化膜、４・・・多結晶シリコン膜、５
・・・フォトレジスト、６・・・アルミニウム膜、６Ａ
・・・配線、７・・・シリコン窒化膜、１１・・・半導
体基板、１２・・・シリコン酸化膜、１３・・・アルミ
ニウム膜、１４・・・フォトレジスト。
順に示す縦断面図、第２図は本発明の他の実施例の製造
工程の一部を示す縦断面図、第３図は従来方法を説明す
るための工程一部の縦断面図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・シリコン酸化膜、４・・・多結晶シリコン膜、５
・・・フォトレジスト、６・・・アルミニウム膜、６Ａ
・・・配線、７・・・シリコン窒化膜、１１・・・半導
体基板、１２・・・シリコン酸化膜、１３・・・アルミ
ニウム膜、１４・・・フォトレジスト。
Claims (1)
- １、半導体基板の絶縁膜上に、形成しようとする配線の
膜厚と略等しい膜厚の第１の膜を形成する工程と、この
上に第１の膜とはエッチング選択性のある第２の膜を形
成する工程と、これら第１及び第２の膜を形成する配線
に沿ってその端部が位置するようにエッチングする工程
と、前記第１の膜の側面が後退するようにエッチングを
行い、形成する配線の幅寸法に略等しい第２の膜の庇を
形成する工程と、全面に導電膜を被着する工程と、この
導電膜を異方性エッチングして前記第２の庇の下にのみ
該導電膜を残す工程とを含むことを特徴とする半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP921489A JPH02189923A (ja) | 1989-01-18 | 1989-01-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP921489A JPH02189923A (ja) | 1989-01-18 | 1989-01-18 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189923A true JPH02189923A (ja) | 1990-07-25 |
Family
ID=11714206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP921489A Pending JPH02189923A (ja) | 1989-01-18 | 1989-01-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189923A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013125905A (ja) * | 2011-12-15 | 2013-06-24 | Toshiba Corp | 配線パターンの形成方法及び半導体装置 |
-
1989
- 1989-01-18 JP JP921489A patent/JPH02189923A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013125905A (ja) * | 2011-12-15 | 2013-06-24 | Toshiba Corp | 配線パターンの形成方法及び半導体装置 |
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