JPH01262645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01262645A JPH01262645A JP9215288A JP9215288A JPH01262645A JP H01262645 A JPH01262645 A JP H01262645A JP 9215288 A JP9215288 A JP 9215288A JP 9215288 A JP9215288 A JP 9215288A JP H01262645 A JPH01262645 A JP H01262645A
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 abstract description 9
- 238000000059 patterning Methods 0.000 abstract description 7
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 238000007493 shaping process Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 238000010586 diagram Methods 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 229910018503 SF6 Inorganic materials 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 2
- 229960000909 sulfur hexafluoride Drugs 0.000 description 2
- SUDBRAWXUGTELR-HPFNVAMJSA-N 5-[[(2r,3r,4s,5s,6r)-3,4,5-trihydroxy-6-(hydroxymethyl)oxan-2-yl]oxymethyl]-1h-pyrimidine-2,4-dione Chemical compound O[C@@H]1[C@@H](O)[C@H](O)[C@@H](CO)O[C@H]1OCC1=CNC(=O)NC1=O SUDBRAWXUGTELR-HPFNVAMJSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- UNRFQJSWBQGLDR-UHFFFAOYSA-N methane trihydrofluoride Chemical compound C.F.F.F UNRFQJSWBQGLDR-UHFFFAOYSA-N 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、配線上にコンタクトホールを形成する半導
体装置の製造方法に関するものである。
体装置の製造方法に関するものである。
第５図は配線上にコンタクトホールを形成する従来の半
導体装置の製造方法を示す模式図で、中央は各工程の平
面図で、左右はそれぞれの平面図に図示した方向の断面
図である。又、第６図は第５図に示した方法による２層
配線形成後の装置を示す斜視図である。
導体装置の製造方法を示す模式図で、中央は各工程の平
面図で、左右はそれぞれの平面図に図示した方向の断面
図である。又、第６図は第５図に示した方法による２層
配線形成後の装置を示す斜視図である。
以下、配線上にコンタクトホールを形成する従来の半導
体装置の製造方法を第５図を用いて工程順に説明する。
体装置の製造方法を第５図を用いて工程順に説明する。
ｃＡ） 基板（１）９例えば半導体装置およびＣＶＤ
酸化膜などの絶縁膜を有する半導体基板の上に２Ｂ配線
を形成する場合を次工程以後に例示する（第５図のＡＩ
、Ａ２ 、Ａ３参照、以下Ａ１〜Ａ３のように略す）
。
酸化膜などの絶縁膜を有する半導体基板の上に２Ｂ配線
を形成する場合を次工程以後に例示する（第５図のＡＩ
、Ａ２ 、Ａ３参照、以下Ａ１〜Ａ３のように略す）
。
（Ｂ） 基板（１）の上に、第１．の配線層（２）２
例えばりんドープされた多結晶シリコンを形成させた後
、フォトレジスト（６）で第１の配線パターンを形成す
るためパターニングするＣＢｌ ＮＢ３）。
例えばりんドープされた多結晶シリコンを形成させた後
、フォトレジスト（６）で第１の配線パターンを形成す
るためパターニングするＣＢｌ ＮＢ３）。
（Ｃ） 第１の配線層（２）の配線として利用する部
分を残して他をエツチングした後、フォトレジスト（６
）を除去する（Ｃ１〜Ｃ３）。
分を残して他をエツチングした後、フォトレジスト（６
）を除去する（Ｃ１〜Ｃ３）。
（Ｄ） 第１の配線層（２）を形成して後、絶縁膜（
３）１例えばＣＶＤ酸化膜を形成する（Ｄｉ〜Ｄ３）。
３）１例えばＣＶＤ酸化膜を形成する（Ｄｉ〜Ｄ３）。
（Ｅ） フォトレジスト（７）で第１の配線パターン
上にコンタクトホールパターンを形成するためパターニ
ングする（Ｅｌ〜Ｅ３）。
上にコンタクトホールパターンを形成するためパターニ
ングする（Ｅｌ〜Ｅ３）。
（Ｆ） 絶縁膜（３）のコンタクトホールとして利用
する部分をエツチングした後、フォトレジスト（７）を
除去し、コンタクトホール（４）を形成する（Ｆｌ〜Ｆ
３）。
する部分をエツチングした後、フォトレジスト（７）を
除去し、コンタクトホール（４）を形成する（Ｆｌ〜Ｆ
３）。
（Ｇ） コンタクトホール（４）および第１の絶縁膜
（３）を覆いコンタクトホールを通じ第１の配線層（２
）と電気的に接続するように第２の配線層（５）１例え
ばりんドープされた多結晶シリコンを形成させた後、フ
ォトレジスト（８）で第２の配線パターンを形成するた
めパターニングする（Ｇｌ ＮＧ３）。
（３）を覆いコンタクトホールを通じ第１の配線層（２
）と電気的に接続するように第２の配線層（５）１例え
ばりんドープされた多結晶シリコンを形成させた後、フ
ォトレジスト（８）で第２の配線パターンを形成するた
めパターニングする（Ｇｌ ＮＧ３）。
（Ｈ） 第２の配線層（５）の配線として利用する部
分を残して他をエツチングした後、フォトレジスト（８
）を除去する（Ｈ１〜Ｈ３）。
分を残して他をエツチングした後、フォトレジスト（８
）を除去する（Ｈ１〜Ｈ３）。
以上の工程で、第１の配線層（２）と第２の配線層（５
）はコンタクトホール（４）を介して電気的に接続され
るようになる。
）はコンタクトホール（４）を介して電気的に接続され
るようになる。
上記のような配線上にコンタクトホールを形成する従来
の半導体装置の製造方法では、第１の配ＩＩ Ｍ （２
）上にフォトレジスト（７）でコンタクトホール（４）
ヲパターニングすることにより第１の配線層と重なる位
置で絶縁膜（３）にコンタクトホールを形成する必要が
あるが、パターンの微細化に伴い、第１の配線ｊＨＩ
（２）の幅が小さくなると重ね合せ精度が要求され第１
の配線層と重なる位置にコンタクトホールを形成するの
が困難になるという問題点があった。
の半導体装置の製造方法では、第１の配ＩＩ Ｍ （２
）上にフォトレジスト（７）でコンタクトホール（４）
ヲパターニングすることにより第１の配線層と重なる位
置で絶縁膜（３）にコンタクトホールを形成する必要が
あるが、パターンの微細化に伴い、第１の配線ｊＨＩ
（２）の幅が小さくなると重ね合せ精度が要求され第１
の配線層と重なる位置にコンタクトホールを形成するの
が困難になるという問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、配線上にコンタクトホールを自己整合的に
形成できる半導体装置の製造方法を得ることを目的とす
る。
れたもので、配線上にコンタクトホールを自己整合的に
形成できる半導体装置の製造方法を得ることを目的とす
る。
この発明に係る半導体装置の製造方法は、基板上に第１
の配線層を形成し、この上に第１の絶縁膜を形成させた
後、上記第１の配線層と第１の絶縁膜とを同時にパター
ニングし第１の配線層の配線として利用する部分に対応
する第１の絶縁膜を残して他を除去し、第１の絶縁膜を
露出させると共に第１の配線層と第１の絶縁膜の側壁に
第２の絶縁膜を形成させる。その後、第１の絶縁膜を選
択的に除去してコンタクトホールを形成し、その上へ第
２の配線層を形成するようにしたものである。
の配線層を形成し、この上に第１の絶縁膜を形成させた
後、上記第１の配線層と第１の絶縁膜とを同時にパター
ニングし第１の配線層の配線として利用する部分に対応
する第１の絶縁膜を残して他を除去し、第１の絶縁膜を
露出させると共に第１の配線層と第１の絶縁膜の側壁に
第２の絶縁膜を形成させる。その後、第１の絶縁膜を選
択的に除去してコンタクトホールを形成し、その上へ第
２の配線層を形成するようにしたものである。
この発明において、第１の配線層の配線として利用する
部分の上に第１の絶縁膜を残し、上記第１の配線層と第
１の絶縁膜の側壁に第２の絶縁膜を形成させて後、第１
の絶縁膜を選択的に除去するようにしているため、第１
の配線層の上部にコンタクトホールを自己整合的に形成
することができる。
部分の上に第１の絶縁膜を残し、上記第１の配線層と第
１の絶縁膜の側壁に第２の絶縁膜を形成させて後、第１
の絶縁膜を選択的に除去するようにしているため、第１
の配線層の上部にコンタクトホールを自己整合的に形成
することができる。
第１図は配線上にコンタクトホールを形成するこの発明
の、一実施例の半導体装置の製造方法を示す模式図で、
中央は各工程の平面図、左右はそれぞれの平面図に図示
した方向の断面図である。又、第２図は第１図に示した
方法による２層配線を形成した装置の斜視図である。
の、一実施例の半導体装置の製造方法を示す模式図で、
中央は各工程の平面図、左右はそれぞれの平面図に図示
した方向の断面図である。又、第２図は第１図に示した
方法による２層配線を形成した装置の斜視図である。
以下、配線上にコンタクトホールを形成するこの発明の
半導体装置の製造方法を第１図を用いて工程順に説明す
る。
半導体装置の製造方法を第１図を用いて工程順に説明す
る。
囚 基板（１）は第１図（ＡｌへＡ３）と同じ状態であ
るため説明を省略する（ＡｌへＡ３）。
るため説明を省略する（ＡｌへＡ３）。
（Ｂ） 基板（１）の上に、第１の配線１（２）を例
えばりんドープされた多結晶シリコンを形成し、この第
１の配線層（２）の上に第１の絶縁膜（９）２例えばＣ
ＶＤ窒化膜を形成させた後、フォトレジスト（２）で第
１の配線パターンを形成するためパターニングする（Ｂ
ｌ〜Ｂ３）。
えばりんドープされた多結晶シリコンを形成し、この第
１の配線層（２）の上に第１の絶縁膜（９）２例えばＣ
ＶＤ窒化膜を形成させた後、フォトレジスト（２）で第
１の配線パターンを形成するためパターニングする（Ｂ
ｌ〜Ｂ３）。
（Ｃ） 第１の配線層（２）の配線として利用する部
分及びその上方の第１の絶縁膜（９）を残して他をエツ
チングした後、フォトレジスト（２）を除去する（０１
〜Ｃ３）。
分及びその上方の第１の絶縁膜（９）を残して他をエツ
チングした後、フォトレジスト（２）を除去する（０１
〜Ｃ３）。
（Ｄ） 第１の配線層（２）と第１の絶縁膜（９）を
形成して後、これらを覆って第２の絶縁膜αＱ２例えば
ＣＶＤ酸化膜を形成する（Ｄｉ〜Ｄ３）。
形成して後、これらを覆って第２の絶縁膜αＱ２例えば
ＣＶＤ酸化膜を形成する（Ｄｉ〜Ｄ３）。
（Ｅ） 第２の絶縁膜αＱであるＣＶＤ酸化膜を、例
えば酸素（Ｏ３）の添加されている三弗化メタン（ＣＨ
Ｆｓ）ガスで反応性（リアクティブ）イオンエツチング
（Ｒ工Ｅ）して、第１ （７）絶、［膜（９）”ｔ’
アルＣＶＤ窒化膜を露出すると共に第１の配線層（２）
と第１の絶縁膜（９）の周囲に第２の絶縁膜α０である
ＣＶＤ酸化膜を残す（Ｅｌ〜Ｅ３）。
えば酸素（Ｏ３）の添加されている三弗化メタン（ＣＨ
Ｆｓ）ガスで反応性（リアクティブ）イオンエツチング
（Ｒ工Ｅ）して、第１ （７）絶、［膜（９）”ｔ’
アルＣＶＤ窒化膜を露出すると共に第１の配線層（２）
と第１の絶縁膜（９）の周囲に第２の絶縁膜α０である
ＣＶＤ酸化膜を残す（Ｅｌ〜Ｅ３）。
（Ｆ） 第１の配線層（２）＼上に形成すべきコンタ
クトホールの位置に第１の絶縁膜（９）が露出するよう
にフォトレジスト（至）でパターニングする（Ｆｌ〜Ｆ
３）。
クトホールの位置に第１の絶縁膜（９）が露出するよう
にフォトレジスト（至）でパターニングする（Ｆｌ〜Ｆ
３）。
（Ｇ） 第１の絶縁膜（９） テｌ） ；４ ＣＶＤ
窒化Ｍ ヲ、ＣＶＤ 酸化膜との選択比が高いエツチ
ングガス、例えば三弗化窒素（ＮＦｓ） ＝六弗化硫黄
（ＳＦｅ）あるいはその他の混合ガスにより異方性エツ
チングを行ない、第１の絶縁膜（９）と第２の絶縁膜α
１で囲まれたコンタクトホール（ロ）を形成した後、フ
ォトレジスト（２）を除去する（０１〜Ｇ３）。
窒化Ｍ ヲ、ＣＶＤ 酸化膜との選択比が高いエツチ
ングガス、例えば三弗化窒素（ＮＦｓ） ＝六弗化硫黄
（ＳＦｅ）あるいはその他の混合ガスにより異方性エツ
チングを行ない、第１の絶縁膜（９）と第２の絶縁膜α
１で囲まれたコンタクトホール（ロ）を形成した後、フ
ォトレジスト（２）を除去する（０１〜Ｇ３）。
（Ｈ） コンタクトホール（ロ）、第１の絶縁膜（９
）および第２の絶縁膜α０を復いコンタクトホール（ロ
）を通じて第１の配線層（２）と電気的に接続するよう
に第２の配線層（５）９例えばりんドープされた多結晶
シリコンを形成させた後、フォトレジストα→で第２の
配線パターンを形成するためパターニングする（Ｈ１〜
Ｈ３）。
）および第２の絶縁膜α０を復いコンタクトホール（ロ
）を通じて第１の配線層（２）と電気的に接続するよう
に第２の配線層（５）９例えばりんドープされた多結晶
シリコンを形成させた後、フォトレジストα→で第２の
配線パターンを形成するためパターニングする（Ｈ１〜
Ｈ３）。
０） 第２の配線層（５）であるりんドープされた多
結晶シリコンの配線として利用する部分を残して他をエ
ツチングした後、フォトレジストＱ４を除去する（Ｊｌ
〜Ｊ３）。
結晶シリコンの配線として利用する部分を残して他をエ
ツチングした後、フォトレジストＱ４を除去する（Ｊｌ
〜Ｊ３）。
以上の工程で、第１の配線層（２）上に自己整合的にコ
ンタクトホール（６）を形成することができる。
ンタクトホール（６）を形成することができる。
すなわち、この方法によれば第１の配線層（２）と、コ
ンタクトホールパターンとの重ね合せ精度が容易に出せ
るものである。
ンタクトホールパターンとの重ね合せ精度が容易に出せ
るものである。
また、第３図は配線上にコンタクトホールを形成するこ
の発明の他の実施例の半導体装置の製造方法を示す模式
図で、中央は各工程の平面図、左右はそれぞれの平面図
に図示した方向の断面図である。又、第４図は第３図に
示した方法による２層配線形成後の装置を示す斜視図で
ある。
の発明の他の実施例の半導体装置の製造方法を示す模式
図で、中央は各工程の平面図、左右はそれぞれの平面図
に図示した方向の断面図である。又、第４図は第３図に
示した方法による２層配線形成後の装置を示す斜視図で
ある。
前述の実施例と異なるのは、第３図のＤ工程とＥ工程で
あり、■、）〜（Ｄ、）及び（Ｅ、）〜α、）に図示す
るように第２の絶縁膜（ＩＱ９例えばＣＶＤ酸化膜を厚
く形成させた後、フォトレジスト（ト）を塗布し第２の
絶縁膜αＱであるＣＶＤ酸化膜とフォトレジスト膜（ト
）のエツチング速度をほぼ等しくして、第１の絶縁膜（
９）が露出するまで、全面にエツチング（エッチバック
）していく点に特徴がある。この方法によれば第２の絶
縁膜α１が平担になり第２の配線層（５）が容易にパタ
ーニングできる効果がある。
あり、■、）〜（Ｄ、）及び（Ｅ、）〜α、）に図示す
るように第２の絶縁膜（ＩＱ９例えばＣＶＤ酸化膜を厚
く形成させた後、フォトレジスト（ト）を塗布し第２の
絶縁膜αＱであるＣＶＤ酸化膜とフォトレジスト膜（ト
）のエツチング速度をほぼ等しくして、第１の絶縁膜（
９）が露出するまで、全面にエツチング（エッチバック
）していく点に特徴がある。この方法によれば第２の絶
縁膜α１が平担になり第２の配線層（５）が容易にパタ
ーニングできる効果がある。
なお、上述の２つの実施例では第１の配線層（２）およ
び第２の配線層（５）にりんドープした多結晶シリコン
を用いたが、各配線層にモリブデン（Ｍｏ）。
び第２の配線層（５）にりんドープした多結晶シリコン
を用いたが、各配線層にモリブデン（Ｍｏ）。
タングステン（Ｗ）等の高融点金属やそれらのシリサイ
ドあるいはアルミニウムＣＡＪ’）等の金属配線を用い
てもよい。又、第１の絶縁膜（９）にＣＶＤ窒化膜を、
第２の絶縁膜αＱにＣＶＤ酸化膜を用いたが、各絶縁膜
には配線材料に応じて、プラズマＣＶＤ酸化膜やプラズ
マＣＶＤ窒化膜あるいはスパッタによる酸化膜やスパッ
タによる窒化膜を用いてもよい。
ドあるいはアルミニウムＣＡＪ’）等の金属配線を用い
てもよい。又、第１の絶縁膜（９）にＣＶＤ窒化膜を、
第２の絶縁膜αＱにＣＶＤ酸化膜を用いたが、各絶縁膜
には配線材料に応じて、プラズマＣＶＤ酸化膜やプラズ
マＣＶＤ窒化膜あるいはスパッタによる酸化膜やスパッ
タによる窒化膜を用いてもよい。
以とのように、この発明の方法によれば、基板上に第１
の配線層と第１の絶縁膜とを重ねて形成させると共に、
それらの周囲に第２の絶縁膜の壁面を形成し、その状態
で第１の絶縁膜を選択的に除去するものであるため、第
１の配線層上に自己整合的にコンタクトホールを形成す
ることができ、コンタクトホールパターンの重ね合せ精
度が容易に出せるものである。
の配線層と第１の絶縁膜とを重ねて形成させると共に、
それらの周囲に第２の絶縁膜の壁面を形成し、その状態
で第１の絶縁膜を選択的に除去するものであるため、第
１の配線層上に自己整合的にコンタクトホールを形成す
ることができ、コンタクトホールパターンの重ね合せ精
度が容易に出せるものである。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す模式図、第２図は第１図に示した方法による２
層配線形成後の装置を示す斜視図、第３図はこの発明の
他の実施例による半導体装置の製造方法を示す模式図、
第４図は第３図に示した方法による２層配線形成後の装
置を示す斜視図、第５図は従来の半導体装置の製造方法
を示す模式図、第６図は第５図に示した方法による２層
配線形成後の装置を示す斜視図である。 図において、（１）は基板、（２）は第１の配線層、（
３）は絶縁膜、（９）は第１の絶縁膜、αＱは第２の絶
縁膜、（４）、（ロ）はコンタクトホール、（５）は第
２の配線層、（６）〜（８）、（６）〜αＯはフォトレ
ジストである。 なお、図中同一符号は同−又は相当部分を示す。 代理人 弁理士 大 岩 増 雄 第１図（イのり 第１図（□２） 第１図（←３） Ｉ 基数 １０ 第１ｎ紀沫項２
賃Ｉり乙ノ襄着 ｌＩ フンタクトホール
５ ’ｆｔ２５ｍ１ｊ＊４ ｎ、１
３．ｔ４．７ｉ）ｋジｇｆ４；／ｓ、紀陣梗 第２図 第３図（（呻り 第３図。、、２） 第３図（イリ） 第４図 第５図（その２） （＋＃ ／） （’ｒ ２’） （
Ｇ３）第５図（ぞ・３） Ｉ 基Ｊ瓦 ４ コンタクＬオ、−ル
２ ： ’ＭＩ Ｉ）ａ１７ｔ４
５ ： ｌ ２ｔ＋４１ｉ、％４３ 紀球
狭 １．７．ｌ フォトレジストｌ
法を示す模式図、第２図は第１図に示した方法による２
層配線形成後の装置を示す斜視図、第３図はこの発明の
他の実施例による半導体装置の製造方法を示す模式図、
第４図は第３図に示した方法による２層配線形成後の装
置を示す斜視図、第５図は従来の半導体装置の製造方法
を示す模式図、第６図は第５図に示した方法による２層
配線形成後の装置を示す斜視図である。 図において、（１）は基板、（２）は第１の配線層、（
３）は絶縁膜、（９）は第１の絶縁膜、αＱは第２の絶
縁膜、（４）、（ロ）はコンタクトホール、（５）は第
２の配線層、（６）〜（８）、（６）〜αＯはフォトレ
ジストである。 なお、図中同一符号は同−又は相当部分を示す。 代理人 弁理士 大 岩 増 雄 第１図（イのり 第１図（□２） 第１図（←３） Ｉ 基数 １０ 第１ｎ紀沫項２
賃Ｉり乙ノ襄着 ｌＩ フンタクトホール
５ ’ｆｔ２５ｍ１ｊ＊４ ｎ、１
３．ｔ４．７ｉ）ｋジｇｆ４；／ｓ、紀陣梗 第２図 第３図（（呻り 第３図。、、２） 第３図（イリ） 第４図 第５図（その２） （＋＃ ／） （’ｒ ２’） （
Ｇ３）第５図（ぞ・３） Ｉ 基Ｊ瓦 ４ コンタクＬオ、−ル
２ ： ’ＭＩ Ｉ）ａ１７ｔ４
５ ： ｌ ２ｔ＋４１ｉ、％４３ 紀球
狭 １．７．ｌ フォトレジストｌ
Claims (1)
- 基板の主面上に第１の配線層を形成し、この第１の配
線層上に第１の絶縁膜を形成する工程、上記第１の配線
層と第１の絶縁膜の所定部分を残して除去する工程、第
１の配線層と第１の絶縁膜を覆つて第２の絶縁膜を形成
する工程、第１の絶縁膜を露出すると共に上記第１の配
線層と第１の絶縁膜の側壁の第２の絶縁膜を残すように
第２の絶縁膜を除去する工程、上記第１の絶縁膜を選択
的に除去して、第１の絶縁膜と上記第２の絶縁膜で囲ま
れたコンタクトホールを形成する工程、コンタクトホー
ル、第１の絶縁膜および第２の絶縁膜を覆いコンタクト
ホールを通じ第１の配線層と電気的に接続するように第
２の配線層を形成する工程、上記第２の配線層の所定部
分を残して除去する工程を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9215288A JPH0777233B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9215288A JPH0777233B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01262645A true JPH01262645A (ja) | 1989-10-19 |
| JPH0777233B2 JPH0777233B2 (ja) | 1995-08-16 |
Family
ID=14046449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9215288A Expired - Lifetime JPH0777233B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777233B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014039059A (ja) * | 2013-10-21 | 2014-02-27 | Rohm Co Ltd | 半導体装置およびその製造方法 |
-
1988
- 1988-04-13 JP JP9215288A patent/JPH0777233B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014039059A (ja) * | 2013-10-21 | 2014-02-27 | Rohm Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0777233B2 (ja) | 1995-08-16 |
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