JPS62256435A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62256435A JPS62256435A JP10060486A JP10060486A JPS62256435A JP S62256435 A JPS62256435 A JP S62256435A JP 10060486 A JP10060486 A JP 10060486A JP 10060486 A JP10060486 A JP 10060486A JP S62256435 A JPS62256435 A JP S62256435A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- film
- silicon substrate
- stepped part
- molybdenum silicide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000005530 etching Methods 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 abstract description 8
- 229910021344 molybdenum silicide Inorganic materials 0.000 abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 238000001020 plasma etching Methods 0.000 abstract description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に係わり、特にドラ
イエツチング法に関するものである。
イエツチング法に関するものである。
を説明するための半導体ウェーハの断面図であり同図（
−）は、レジスタパターン形成後の断面図、同図（ｂ）
はエツチング途中での一層目の膜を取り去った状態の断
面図、同図（ｃ）は二層目の膜をジャストエッチした状
態の断面図である。まず、同図（息）に示すようにシリ
コン基板１上にポリシリコン膜２る成膜し、次いでシリ
サイド膜３を成膜した後、このシリサイド膜３上にフォ
トレジストを塗布し、露光、現偉を経て所望のレジスト
パターン４を得る。次に同図Φ）に示すようＫこのレジ
ストパターン４をマスクとしてエツチングを行なうが、
高い寸法精度を得るためにはりアクティブ・イオン−エ
ッチ（以下、ＲｒＥと呼ぶ）を用い、異方性エツチング
を行なう。その結果、同図（ｃ）に示すようにレジスト
パターン４からのシフト量を最小限に押えた断面構造を
もつエツチングパターン５る得ることができる。
−）は、レジスタパターン形成後の断面図、同図（ｂ）
はエツチング途中での一層目の膜を取り去った状態の断
面図、同図（ｃ）は二層目の膜をジャストエッチした状
態の断面図である。まず、同図（息）に示すようにシリ
コン基板１上にポリシリコン膜２る成膜し、次いでシリ
サイド膜３を成膜した後、このシリサイド膜３上にフォ
トレジストを塗布し、露光、現偉を経て所望のレジスト
パターン４を得る。次に同図Φ）に示すようＫこのレジ
ストパターン４をマスクとしてエツチングを行なうが、
高い寸法精度を得るためにはりアクティブ・イオン−エ
ッチ（以下、ＲｒＥと呼ぶ）を用い、異方性エツチング
を行なう。その結果、同図（ｃ）に示すようにレジスト
パターン４からのシフト量を最小限に押えた断面構造を
もつエツチングパターン５る得ることができる。
従来の半導体装置の製造方法は以上のように行なってい
たので、異方性エツチングによる段差部のエツチング残
渣５が発生し易すく、このため、オーバエッチの追加あ
るいは等方性エツチングによる後処理を行って、エツチ
ング残渣５を除去しなければならなかった。しかしなが
ら、下地の削れやサイドエッチの問題を新たに誘因する
こととなシ、寸法制御および下地にダメージを与える点
で大きな問題となっていた。
たので、異方性エツチングによる段差部のエツチング残
渣５が発生し易すく、このため、オーバエッチの追加あ
るいは等方性エツチングによる後処理を行って、エツチ
ング残渣５を除去しなければならなかった。しかしなが
ら、下地の削れやサイドエッチの問題を新たに誘因する
こととなシ、寸法制御および下地にダメージを与える点
で大きな問題となっていた。
この発明は、上記のような問題点を解決するためになさ
れたもので、ＲＩＥによる異方性エツチングにおける段
差部の残渣発生をなくすと共に、サイドエッチのない高
寸法精度のエツチングパターンが得られる半導体装置の
製造方法を提供することを目的としている。
れたもので、ＲＩＥによる異方性エツチングにおける段
差部の残渣発生をなくすと共に、サイドエッチのない高
寸法精度のエツチングパターンが得られる半導体装置の
製造方法を提供することを目的としている。
この発明に係る半導体装置の製造方法は、半導体基板上
の段差部の斜面を除く全域に適当な厚さのエツチング被
膜を形成し、段差物と平坦部との膜厚差を解消し、ジャ
ストエッチ時において段差部のエツチング残渣を生じさ
せないようにしたものである。
の段差部の斜面を除く全域に適当な厚さのエツチング被
膜を形成し、段差物と平坦部との膜厚差を解消し、ジャ
ストエッチ時において段差部のエツチング残渣を生じさ
せないようにしたものである。
この発明においては、段差部の斜面を除く全域に形成し
たエツチング被膜がそのエツチングレートと膜厚の適切
な設定によシ、平坦部と段差部との膜厚の差がエツチン
グにおいて実質的に解消され、段差部に残渣を生じない
異方性エツチングが達成される。
たエツチング被膜がそのエツチングレートと膜厚の適切
な設定によシ、平坦部と段差部との膜厚の差がエツチン
グにおいて実質的に解消され、段差部に残渣を生じない
異方性エツチングが達成される。
以下、この発明の一実施例を図について説明する。まず
、第１図（、）に示すようにシリコン基板１上に、ポリ
シリコン膜２．モリブデンシリサイド膜３を順次被着形
成した後、このシリコン基板１の平坦部に例えば膜厚の
薄いホトレジストを塗布し、シリコン基板１０段差部を
露出させる耐エツチング被膜６を形成する。この後、所
望の部位にレジストパターン４を形成する。次に異方性
プラズマエツチングを行々つてシリコン基板１段差部モ
リブデンシリサイド膜３と耐エツチング被膜６との選択
比によりレジストパターン４の下部を残して他の耐エツ
チング被膜６をエツチング除去した状態で、同図（ｂ）
に示すようにシリコン基板１段差部のモリブデンシリサ
イド膜３のみエツチング除去されることとなる。次いで
平坦部のモリブデンシリサイド膜３とポリシリコン膜２
とをＲＩＥによシエッチングし、ジャストエッチ時間で
同図（Ｃ）に示すように所要のエツチングパターンが形
成され、段差部が清浄に除去される。
、第１図（、）に示すようにシリコン基板１上に、ポリ
シリコン膜２．モリブデンシリサイド膜３を順次被着形
成した後、このシリコン基板１の平坦部に例えば膜厚の
薄いホトレジストを塗布し、シリコン基板１０段差部を
露出させる耐エツチング被膜６を形成する。この後、所
望の部位にレジストパターン４を形成する。次に異方性
プラズマエツチングを行々つてシリコン基板１段差部モ
リブデンシリサイド膜３と耐エツチング被膜６との選択
比によりレジストパターン４の下部を残して他の耐エツ
チング被膜６をエツチング除去した状態で、同図（ｂ）
に示すようにシリコン基板１段差部のモリブデンシリサ
イド膜３のみエツチング除去されることとなる。次いで
平坦部のモリブデンシリサイド膜３とポリシリコン膜２
とをＲＩＥによシエッチングし、ジャストエッチ時間で
同図（Ｃ）に示すように所要のエツチングパターンが形
成され、段差部が清浄に除去される。
このような方法によれば、シリコン基板１の平坦部より
も段差部が先にエツチングされ、耐エツチング被膜６の
膜厚、エッチレートを適切に設定すれば、耐エツチング
被膜６の除去後、段差部と平坦部とのエツチング物質の
膜厚差をほぼ零にできる。このだめ、ジャストエッチ時
点での段差部の残渣発生を抑えることが可能となる。あ
るいはわずかなオーバエッチによシ残渣を除去できる。
も段差部が先にエツチングされ、耐エツチング被膜６の
膜厚、エッチレートを適切に設定すれば、耐エツチング
被膜６の除去後、段差部と平坦部とのエツチング物質の
膜厚差をほぼ零にできる。このだめ、ジャストエッチ時
点での段差部の残渣発生を抑えることが可能となる。あ
るいはわずかなオーバエッチによシ残渣を除去できる。
以上のように、この発明によれば、段差部の斜面のみを
露出させた耐エツチング被膜を形成したので、段差部の
み先にエツチングされて膜厚を薄くすることが出来るの
で、所望のパターンのジャストエッチ時で残渣のないエ
ツチングが達成されるという極めて優れた効果が得られ
る。
露出させた耐エツチング被膜を形成したので、段差部の
み先にエツチングされて膜厚を薄くすることが出来るの
で、所望のパターンのジャストエッチ時で残渣のないエ
ツチングが達成されるという極めて優れた効果が得られ
る。
第１図（−） 、 （ｂ） 、 （−）はこの発明の一
実施例による半導体装置の製造方法を説明する断面図、
第２図０ 、 （ｂ） 、 （Ｃ）は従来の半導体装置
の製造方法を説明する断面図である。 １・Φ拳・シリコン基板、２・Ｏの・ポリシリコン膜、
３・・拳・モリブデンシリサイド膜、４・・―・ホトレ
ジスト、５・・・−エツチング残渣、６−拳・・耐エツ
チング被膜。 なお、図中同一符号は同一、又は相当部分を示す。
実施例による半導体装置の製造方法を説明する断面図、
第２図０ 、 （ｂ） 、 （Ｃ）は従来の半導体装置
の製造方法を説明する断面図である。 １・Φ拳・シリコン基板、２・Ｏの・ポリシリコン膜、
３・・拳・モリブデンシリサイド膜、４・・―・ホトレ
ジスト、５・・・−エツチング残渣、６−拳・・耐エツ
チング被膜。 なお、図中同一符号は同一、又は相当部分を示す。
Claims (2)
- （１）半導体基板上に絶縁層あるいは導電層を成膜し、
ホトレジスト層をマスクとしてエッチングし、所望のパ
ターンを得る半導体装置の製造方法において、前記半導
体基板段差部の斜面のみを露出する耐エッチング被膜を
形成した後、該段差部のみを部分的にエッチングし、そ
の後所望のホトレジストパターンを形成してエッチング
することを特徴とした半導体装置の製造方法。 - （２）半導体基板段差部の斜面のみを露出する耐エッチ
ング被膜を形成した後、ホトレジストパターンを形成し
、該耐エッチング被膜と下部層とを同時にエッチングす
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10060486A JPS62256435A (ja) | 1986-04-28 | 1986-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10060486A JPS62256435A (ja) | 1986-04-28 | 1986-04-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62256435A true JPS62256435A (ja) | 1987-11-09 |
Family
ID=14278465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10060486A Pending JPS62256435A (ja) | 1986-04-28 | 1986-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62256435A (ja) |
-
1986
- 1986-04-28 JP JP10060486A patent/JPS62256435A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2574045B2 (ja) | プラズマ散乱現象を利用した蝕刻方法 | |
| JP2001230233A (ja) | 半導体装置の製造方法 | |
| JPH0281426A (ja) | 半導体装置の製造方法 | |
| JPH03108330A (ja) | 半導体装置の製造方法 | |
| JPS62256435A (ja) | 半導体装置の製造方法 | |
| JP2946719B2 (ja) | 半導体装置の製造方法 | |
| JPH01208831A (ja) | 半導体装置の製造方法 | |
| JPH05259182A (ja) | 自己整列した接点窓 | |
| JP2695249B2 (ja) | 半導体装置の製造方法 | |
| JPS63258020A (ja) | 素子分離パタ−ンの形成方法 | |
| KR100257770B1 (ko) | 반도체 소자의 미세한 전도막 패턴 형성 방법 | |
| JPH0497523A (ja) | 半導体装置の製造方法 | |
| JPH07135198A (ja) | エッチング方法 | |
| KR100202657B1 (ko) | 트랜지스터의 제조방법 | |
| KR20010060984A (ko) | 반도체 장치의 콘택홀 형성방법 | |
| JPH0327521A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPS63213930A (ja) | 半導体装置の製造方法 | |
| JPS61114536A (ja) | 半導体装置の製造方法 | |
| JPH09181077A (ja) | 半導体装置およびその製造方法 | |
| JPH04317357A (ja) | 半導体装置の製造方法 | |
| JP2773770B2 (ja) | 半導体装置の製造方法 | |
| JPS62234333A (ja) | 微細溝加工用マスクの形成方法 | |
| JPH0286130A (ja) | 半導体装置の製造方法 | |
| JPH03125427A (ja) | 半導体装置の製造方法 | |
| JPH1032264A (ja) | 半導体装置及び半導体装置の製造方法 |