JPH05259182A - 自己整列した接点窓 - Google Patents
自己整列した接点窓Info
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- JPH05259182A JPH05259182A JP4343916A JP34391692A JPH05259182A JP H05259182 A JPH05259182 A JP H05259182A JP 4343916 A JP4343916 A JP 4343916A JP 34391692 A JP34391692 A JP 34391692A JP H05259182 A JPH05259182 A JP H05259182A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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Abstract
(57)【要約】
【目的】 本発明は、２個のゲート電極間の区域で基板
に自己整列接点を形成する、集積回路の製造方法に関す
る。 【構成】 ２個のゲート電極（例えば３）間の区域に、
整合誘電体層（例えば１３）を堆積させ、パターン化し
て接触窓（例えば１７）を形成することにより、基板に
対する自己整列接点を形成する。整合誘電体（例えば１
３）とゲート構造（例えば３）の絶縁部分（例えば１
１）との間のエッチング速度の差により、ゲート電極
（例えば３）の導電性部分は接触しない。
に自己整列接点を形成する、集積回路の製造方法に関す
る。 【構成】 ２個のゲート電極（例えば３）間の区域に、
整合誘電体層（例えば１３）を堆積させ、パターン化し
て接触窓（例えば１７）を形成することにより、基板に
対する自己整列接点を形成する。整合誘電体（例えば１
３）とゲート構造（例えば３）の絶縁部分（例えば１
１）との間のエッチング速度の差により、ゲート電極
（例えば３）の導電性部分は接触しない。
Description
【０００１】
【産業上の利用分野】本発明は一般的に、自己整列した
電気接点を有する集積回路の分野に関する。
電気接点を有する集積回路の分野に関する。
【０００２】
【従来の技術】現在の集積回路における大部分のデバイ
スは、電気的に接続しなければならない。例えば、フイ
ールド効果トランジスターは電気的に接触したソース／
ドレン区域およびゲート電極を有する。集積回路がます
ます複雑になるにつれて、デバイスの数が増加し、その
大きさが小さくなり、その様な電気的な接触がより困難
になる。接点に使用できる表面積が小さくなり、表面の
間違った部分の接触を不注意に引き起こすことがある誤
った不整列による誤差を避けるために、小型の接点を使
用する必要がある。例えば、１９８９年７月４日にＫ−
Ｈリー、Ｃ−Ｙリューおよびデービッドヤネーに与えら
れた、ソース／ドレン区域上のソース／ドレン接点に関
する米国特許第４，８４４，７７６号を参照するとよ
い。
スは、電気的に接続しなければならない。例えば、フイ
ールド効果トランジスターは電気的に接触したソース／
ドレン区域およびゲート電極を有する。集積回路がます
ます複雑になるにつれて、デバイスの数が増加し、その
大きさが小さくなり、その様な電気的な接触がより困難
になる。接点に使用できる表面積が小さくなり、表面の
間違った部分の接触を不注意に引き起こすことがある誤
った不整列による誤差を避けるために、小型の接点を使
用する必要がある。例えば、１９８９年７月４日にＫ−
Ｈリー、Ｃ−Ｙリューおよびデービッドヤネーに与えら
れた、ソース／ドレン区域上のソース／ドレン接点に関
する米国特許第４，８４４，７７６号を参照するとよ
い。
【０００３】以前の平版印刷パターン形成では、表面に
レジストを堆積させ、そのレジストのある部分を選択的
に放射に露出することにより、好適なエッチング剤また
は現像剤に露出した時のレジストの溶解性を変えてい
る。レジストをパターン化してその下にある材料の選択
された部分を露出した後、その材料の露出した部分をエ
ッチングにより除去している。この形態では、予め決め
た時間が経過した時に、あるいはその下にある材料が露
出した時などにエッチングを終らせる。その様にして形
成した接点の面積は、最初に除去したレジストの面積と
同じである。
レジストを堆積させ、そのレジストのある部分を選択的
に放射に露出することにより、好適なエッチング剤また
は現像剤に露出した時のレジストの溶解性を変えてい
る。レジストをパターン化してその下にある材料の選択
された部分を露出した後、その材料の露出した部分をエ
ッチングにより除去している。この形態では、予め決め
た時間が経過した時に、あるいはその下にある材料が露
出した時などにエッチングを終らせる。その様にして形
成した接点の面積は、最初に除去したレジストの面積と
同じである。
【０００４】しかし、レジスト中に限定された接点より
も小さい接点の製造が望ましい場合が多く、そのため
に、自己整列接点が開発された。その様な接点の製造で
は、エッチング剤が、開口部のある部分を覆っている、
エッチング剤に対して比較的不透過性の材料を最終的に
露出させるので、接点の大きさはレジスト中に最初に露
出された開口部よりも小さくなる。開口部の残りの部分
だけが腐食される。
も小さい接点の製造が望ましい場合が多く、そのため
に、自己整列接点が開発された。その様な接点の製造で
は、エッチング剤が、開口部のある部分を覆っている、
エッチング剤に対して比較的不透過性の材料を最終的に
露出させるので、接点の大きさはレジスト中に最初に露
出された開口部よりも小さくなる。開口部の残りの部分
だけが腐食される。
【０００５】
【発明が解決しようとする課題】半ミクロン以下の小さ
な寸法で形成するのが困難な接点は、２個のゲート電極
またはランナーの間の基板に対する接点である。この接
点面積は小さいので、基板への腐食が多過ぎない様に、
あるいはゲート電極を過剰腐食させずに接点を形成しな
ければならない。前者はソース／ドレン区域を劣化させ
ることがあり、後者は、ゲート電極の導電層がエッチン
グ過程により露出した場合、ゲート電極に対する短絡を
引き起こすことがある。
な寸法で形成するのが困難な接点は、２個のゲート電極
またはランナーの間の基板に対する接点である。この接
点面積は小さいので、基板への腐食が多過ぎない様に、
あるいはゲート電極を過剰腐食させずに接点を形成しな
ければならない。前者はソース／ドレン区域を劣化させ
ることがあり、後者は、ゲート電極の導電層がエッチン
グ過程により露出した場合、ゲート電極に対する短絡を
引き起こすことがある。
【０００６】
【課題を解決するための手段】２個のゲート電極の間の
区域で基板に自己整列接点を形成する、集積回路の製造
方法を開示する。導電性構造に加えて、ゲート電極は絶
縁性側壁および絶縁性最上層を有する。基板表面および
ゲート電極の上に整合(conformal) 誘電体の層を堆積さ
せ、望ましい接点面積よりも大きな開口部をレジスト中
に限定する。部分エッチングにより、整合誘電体の大部
分を接触面積から除去するが、エッチング速度の差によ
り、ゲート電極の導電性構造は露出しない。フォトレジ
ストを剥離し、湿式エッチングにより残留する整合誘電
体を除去する。金属を堆積させ、パターン化してランデ
ィングパッド(landing pad) と呼ばれる接点を形成す
る。
区域で基板に自己整列接点を形成する、集積回路の製造
方法を開示する。導電性構造に加えて、ゲート電極は絶
縁性側壁および絶縁性最上層を有する。基板表面および
ゲート電極の上に整合(conformal) 誘電体の層を堆積さ
せ、望ましい接点面積よりも大きな開口部をレジスト中
に限定する。部分エッチングにより、整合誘電体の大部
分を接触面積から除去するが、エッチング速度の差によ
り、ゲート電極の導電性構造は露出しない。フォトレジ
ストを剥離し、湿式エッチングにより残留する整合誘電
体を除去する。金属を堆積させ、パターン化してランデ
ィングパッド(landing pad) と呼ばれる接点を形成す
る。
【０００７】
【実施例】本発明を特別な実施態様に関して説明する。
図１に基板１、ゲート酸化物５、導電性構造７、絶縁性
最上層９、および誘電性側壁１１からなるゲート構造
３、および整合誘電体層１３を示す。基板の用語は、一
番下に位置し、他の材料を支持する材料を意味する。し
たがって、基板には、エピタキシャル層を備えた、また
は備えていないシリコンウエハーが含まれる。その上、
表面は、ドーピング剤を加えて変性し、材料の導電性を
変えてあってもよい。ゲート構造は、当業者なら容易に
製造できる。ゲート酸化物も容易に製造できる。導電性
構造は、ケイ化物／ポリシリコンの積み重ねでもよい
し、ポリシリコン層、等のみでもよい。絶縁性最上層
は、湿式エッチング速度が比較的低い誘電体、一般的に
酸化物または窒化物からなる。ＰＥＴＥＯＳ（プラズマ
強化ＴＥＯＳ）を選択するのが適当であるが、当業者な
ら他の組成物も選択できる。側壁は、一般的に誘電体層
を堆積させ、側壁を残す様にエッチングすることにより
形成する。側壁用には、湿式エッチング速度の低い組成
物を選択すべきである。代表的な組成物には、ケイ素の
酸化物および窒化物がある。整合誘電体層１３は、整合
的に堆積させることができる酸化物または窒化物からな
る。低圧化学蒸着により堆積させたＴＥＯＳが好適であ
る。
図１に基板１、ゲート酸化物５、導電性構造７、絶縁性
最上層９、および誘電性側壁１１からなるゲート構造
３、および整合誘電体層１３を示す。基板の用語は、一
番下に位置し、他の材料を支持する材料を意味する。し
たがって、基板には、エピタキシャル層を備えた、また
は備えていないシリコンウエハーが含まれる。その上、
表面は、ドーピング剤を加えて変性し、材料の導電性を
変えてあってもよい。ゲート構造は、当業者なら容易に
製造できる。ゲート酸化物も容易に製造できる。導電性
構造は、ケイ化物／ポリシリコンの積み重ねでもよい
し、ポリシリコン層、等のみでもよい。絶縁性最上層
は、湿式エッチング速度が比較的低い誘電体、一般的に
酸化物または窒化物からなる。ＰＥＴＥＯＳ（プラズマ
強化ＴＥＯＳ）を選択するのが適当であるが、当業者な
ら他の組成物も選択できる。側壁は、一般的に誘電体層
を堆積させ、側壁を残す様にエッチングすることにより
形成する。側壁用には、湿式エッチング速度の低い組成
物を選択すべきである。代表的な組成物には、ケイ素の
酸化物および窒化物がある。整合誘電体層１３は、整合
的に堆積させることができる酸化物または窒化物からな
る。低圧化学蒸着により堆積させたＴＥＯＳが好適であ
る。
【０００８】さらに処理することにより、図２に示す構
造が得られる。フォトレジスト１５の層を堆積させる。
フォトレジストは、放射に露出することにより、好適な
エッチング剤に露出した時に異なった除去速度を有する
材料の層である。放射とは、電磁放射または電子の様な
粒子放射を意味する。フォトレジストは、標準的な平版
印刷によるパターン化技術を使用してパターン化し、水
平寸法でゲート構造１３の間の間隔よりも大きい窓１７
を形成する。ここで整合誘電体を、ゲート構造間の基板
表面の一部が露出するまで異方的にエッチングする。側
壁上の整合誘電体の一部が残留することに注意する。こ
の部分はエッチング剤により除去できようが、完全に除
去すると基板の著しい、好ましくない過剰腐食が起きる
ことがあるので、除去しない方がよい。
造が得られる。フォトレジスト１５の層を堆積させる。
フォトレジストは、放射に露出することにより、好適な
エッチング剤に露出した時に異なった除去速度を有する
材料の層である。放射とは、電磁放射または電子の様な
粒子放射を意味する。フォトレジストは、標準的な平版
印刷によるパターン化技術を使用してパターン化し、水
平寸法でゲート構造１３の間の間隔よりも大きい窓１７
を形成する。ここで整合誘電体を、ゲート構造間の基板
表面の一部が露出するまで異方的にエッチングする。側
壁上の整合誘電体の一部が残留することに注意する。こ
の部分はエッチング剤により除去できようが、完全に除
去すると基板の著しい、好ましくない過剰腐食が起きる
ことがあるので、除去しない方がよい。
【０００９】次にフォトレジストを剥離し、側壁上の整
合誘電体層の残留部分を好適な溶剤に短時間さらして除
去する。例えば、ウエハー全体を１００：１のＨＦに約
２分間浸漬する。この工程のすぐ後に窓の金属被覆を施
し、表面の汚染を防止するのが好ましい。金属被覆のた
めの代表的な材料はＷＳｉ2 である。金属は全面的に堆
積させ、次いでパターン化してランディングパッドを形
成する。得られる構造を図３に示す。最初のエッチング
剤はゲート電極間の整合誘電体層のすべてを除去する訳
ではないので、好適な溶剤に露出する工程は重要であ
る。この材料が残っていると、接触面積を減少させるの
で、接触抵抗が著しく増加することがある。
合誘電体層の残留部分を好適な溶剤に短時間さらして除
去する。例えば、ウエハー全体を１００：１のＨＦに約
２分間浸漬する。この工程のすぐ後に窓の金属被覆を施
し、表面の汚染を防止するのが好ましい。金属被覆のた
めの代表的な材料はＷＳｉ2 である。金属は全面的に堆
積させ、次いでパターン化してランディングパッドを形
成する。得られる構造を図３に示す。最初のエッチング
剤はゲート電極間の整合誘電体層のすべてを除去する訳
ではないので、好適な溶剤に露出する工程は重要であ
る。この材料が残っていると、接触面積を減少させるの
で、接触抵抗が著しく増加することがある。
【００１０】さらに処理することにより集積回路の製造
は完了する。別の誘電体層を堆積させ、パターン化して
窓パッドの部分を露出させ、接触金属被覆を施し、パタ
ーン化する。これらの工程は、当業者には良く知られて
おり、これ以上説明する必要はない。
は完了する。別の誘電体層を堆積させ、パターン化して
窓パッドの部分を露出させ、接触金属被覆を施し、パタ
ーン化する。これらの工程は、当業者には良く知られて
おり、これ以上説明する必要はない。
【００１１】当業者には、上記の実施態様の変形は容易
である。例えば、ＴＥＯＳ以外の堆積させた誘電体を使
用することができる。
である。例えば、ＴＥＯＳ以外の堆積させた誘電体を使
用することができる。
【図１】本発明の１実施態様による製造の異なった工程
における、集積回路の部分の断面を表わす図である。
における、集積回路の部分の断面を表わす図である。
【図２】本発明の１実施態様による製造の異なった工程
における、集積回路の部分の断面を表わす図である。
における、集積回路の部分の断面を表わす図である。
【図３】本発明の１実施態様による製造の異なった工程
における、集積回路の部分の断面を表わす図である。
における、集積回路の部分の断面を表わす図である。
１ 基板３ ゲート構造 ５ ゲート酸化物 ７ 導電性構造 ９ 絶縁性最上層 １１ 誘電性側壁 １３ 整合誘電体層 １５ フォトレジスト １７ 窓
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クオ−ファ リー アメリカ合衆国 18106 ペンシルヴァニ ア，ウェスコスヴィル，カントリー クラ ブ ロード 1308 (72)発明者 チェン−ファ ダグラス ユー アメリカ合衆国 18103 ペンシルヴァニ ア，アレンタウン，ヒルヴュー ドライヴ 1019
Claims (5)
- 【請求項１】 集積回路の製造方法であって、 導電性構造（例えば７）、絶縁性最上層（例えば９）、
および誘電体側壁（例えば１１）からなる、複数の間隔
を置いて配置されたゲート電極（例えば３）を形成する
工程、 前記ゲート電極（例えば３）の少なくとも一部およびゲ
ート電極（例えば３）間の基板（例えば１）に接触する
整合誘電体（例えば１３）の層を堆積させる工程、 フォトレジスト（例えば１５）の層を堆積させる工程、 前記フォトレジスト（例えば１５）中に、前記ゲート構
造（例えば３）間の前記整合誘電体（例えば１３）の一
部を露出する、望ましい接点面積よりも大きい開口部
（例えば１７）を形成する工程、 前記整合誘電体層（例えば１３）の少なくとも一部をエ
ッチングして前記ゲート構造（例えば３）間の基板（例
えば１）の一部を露出する工程、および前記基板（例え
ば１）に接触するランディングパッド（例えば１９）を
形成する工程からなることを特徴とする方法。 - 【請求項２】 請求項１に記載の方法において、前記エ
ッチングの後、さらに、前記整合誘電体（例えば３）の
残留する露出部分を除去するための、溶剤中で湿式エッ
チングする工程を含むことを特徴とする方法。 - 【請求項３】 請求項２に記載の方法において、前記湿
式エッチングがＨＦを使用することを特徴とする方法。 - 【請求項４】 請求項１に記載の方法において、前記整
合誘電体（例えば１３）および前記誘電体層（例えば１
１）が、ケイ素の酸化物および窒化物からなる群から選
択された少なくとも１種類の物質を含むことを特徴とす
る方法。 - 【請求項５】 請求項４に記載の方法において、前記酸
化ケイ素がＴＥＯＳであることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US815316 | 1991-12-30 | ||
| US07/815,316 US5880022A (en) | 1991-12-30 | 1991-12-30 | Self-aligned contact window |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259182A true JPH05259182A (ja) | 1993-10-08 |
Family
ID=25217437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4343916A Pending JPH05259182A (ja) | 1991-12-30 | 1992-12-24 | 自己整列した接点窓 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5880022A (ja) |
| EP (1) | EP0550174B1 (ja) |
| JP (1) | JPH05259182A (ja) |
| DE (1) | DE69227438T2 (ja) |
| ES (1) | ES2123543T3 (ja) |
| HK (1) | HK1003460A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103612A (en) * | 1998-09-02 | 2000-08-15 | Micron Technology, Inc. | Isolated interconnect studs and method for forming the same |
| US6767797B2 (en) | 2002-02-01 | 2004-07-27 | Agere Systems Inc. | Method of fabricating complementary self-aligned bipolar transistors |
| JP2004200400A (ja) * | 2002-12-18 | 2004-07-15 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7169676B1 (en) * | 2005-05-23 | 2007-01-30 | Advanced Micro Devices, Inc. | Semiconductor devices and methods for forming the same including contacting gate to source |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130461A (en) * | 1981-02-06 | 1982-08-12 | Hitachi Ltd | Semiconductor memory storage |
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