JPH0590420A - 接続孔の形成方法 - Google Patents
接続孔の形成方法Info
- Publication number
- JPH0590420A JPH0590420A JP27484291A JP27484291A JPH0590420A JP H0590420 A JPH0590420 A JP H0590420A JP 27484291 A JP27484291 A JP 27484291A JP 27484291 A JP27484291 A JP 27484291A JP H0590420 A JPH0590420 A JP H0590420A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- film
- interlayer insulating
- hole
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 下地導電体を覆う層間絶縁膜にレジスト膜を
マスクとしてエッチングすることにより該層間絶縁膜表
面を露出させる接続孔（スルーホール）を形成する接続
孔の形成方法において、エッチング時間の短縮を図りつ
つ上層配線膜のステップカバレッジが良くなるようにす
る。 【構成】 先ず、異方性エッチングにより層間絶縁膜に
下地導電体が露出しない深さの接続孔を形成し、その
後、等方性エッチングにより接続孔を下地導電体が露出
する深さにする。
マスクとしてエッチングすることにより該層間絶縁膜表
面を露出させる接続孔（スルーホール）を形成する接続
孔の形成方法において、エッチング時間の短縮を図りつ
つ上層配線膜のステップカバレッジが良くなるようにす
る。 【構成】 先ず、異方性エッチングにより層間絶縁膜に
下地導電体が露出しない深さの接続孔を形成し、その
後、等方性エッチングにより接続孔を下地導電体が露出
する深さにする。
Description
【０００１】
【産業上の利用分野】本発明は、接続孔の形成方法、特
に下地導電体を覆う層間絶縁膜に対してレジスト膜をマ
スクとしてエッチングをすることにより該層間絶縁膜表
面を露出させる接続孔を形成する接続孔の形成方法に関
する。
に下地導電体を覆う層間絶縁膜に対してレジスト膜をマ
スクとしてエッチングをすることにより該層間絶縁膜表
面を露出させる接続孔を形成する接続孔の形成方法に関
する。
【０００２】
【従来の技術】半導体集積回路装置の製造には、下地導
電体、例えばアルミニウム配線膜を覆う層間絶縁膜に対
してレジスト膜をマスクとしてエッチングをすることに
より該層間絶縁膜表面を露出させる接続孔、例えばスル
ーホールを形成する技術が不可欠であり、そのスルーホ
ールの形成方法として図２（Ａ）乃至（Ｃ）に示す方法
が知られている。この方法について説明すると次のとお
りである。
電体、例えばアルミニウム配線膜を覆う層間絶縁膜に対
してレジスト膜をマスクとしてエッチングをすることに
より該層間絶縁膜表面を露出させる接続孔、例えばスル
ーホールを形成する技術が不可欠であり、そのスルーホ
ールの形成方法として図２（Ａ）乃至（Ｃ）に示す方法
が知られている。この方法について説明すると次のとお
りである。
【０００３】（Ａ）下地絶縁膜１上に例えばアルミニウ
ムからなる配線膜（下地配線膜）２を形成した後、該下
地配線膜２を覆う例えばＳｉＯ2 からなる層間絶縁膜３
を全面的に形成し、その後、レジスト膜４を塗布し、こ
れに対しての露光、現像をし、しかる後、このレジスト
膜４をマスクとして酸化膜系層間絶縁膜（例えばＳｉＯ
2 膜）３に対して等方性エッチング（例えばプラズマエ
ッチング）を行うことによりスルーホール５を形成す
る。但し、このスルーホール５はこの段階では下地配線
膜２表面を露出させるに至っていない。即ち、この等方
性エッチングは接続孔５が下地配線膜２を露出しない深
さになるように行う。図２（Ａ）は等方性エッチング終
了後の状態を示す。尚、図２（Ａ）において、２点鎖線
は等方性エッチング終了後におけるレジスト膜４表面を
示す。該レジスト膜４はこの等方性エッチングにおける
層間絶縁膜３によりこの２点鎖線に示す位置まで後退す
るのである。
ムからなる配線膜（下地配線膜）２を形成した後、該下
地配線膜２を覆う例えばＳｉＯ2 からなる層間絶縁膜３
を全面的に形成し、その後、レジスト膜４を塗布し、こ
れに対しての露光、現像をし、しかる後、このレジスト
膜４をマスクとして酸化膜系層間絶縁膜（例えばＳｉＯ
2 膜）３に対して等方性エッチング（例えばプラズマエ
ッチング）を行うことによりスルーホール５を形成す
る。但し、このスルーホール５はこの段階では下地配線
膜２表面を露出させるに至っていない。即ち、この等方
性エッチングは接続孔５が下地配線膜２を露出しない深
さになるように行う。図２（Ａ）は等方性エッチング終
了後の状態を示す。尚、図２（Ａ）において、２点鎖線
は等方性エッチング終了後におけるレジスト膜４表面を
示す。該レジスト膜４はこの等方性エッチングにおける
層間絶縁膜３によりこの２点鎖線に示す位置まで後退す
るのである。
【０００４】（Ｂ）次に、上記レジスト膜４をマスクと
して異方性エッチング（例えばＲＩＥ）を行うことによ
り図２（Ｂ）に示すように接続孔５を下地配線膜２表面
を露出させる。 （Ｃ）その後、図２（Ｃ）に示すようにレジスト膜４を
除去する。
して異方性エッチング（例えばＲＩＥ）を行うことによ
り図２（Ｂ）に示すように接続孔５を下地配線膜２表面
を露出させる。 （Ｃ）その後、図２（Ｃ）に示すようにレジスト膜４を
除去する。
【０００５】
【発明が解決しようとする課題】上記の従来の方法は、
スルーホール５の微細化を図ると共に、スルーホール５
を通して下地配線膜２と接続される図示しない上層アル
ミニウム配線膜のステップカバレッジを良くすることが
できる方法として採用されていたものである。
スルーホール５の微細化を図ると共に、スルーホール５
を通して下地配線膜２と接続される図示しない上層アル
ミニウム配線膜のステップカバレッジを良くすることが
できる方法として採用されていたものである。
【０００６】しかしながら、この従来方法には下記の問
題があった。第１に、等方性エッチングをプラズマエッ
チングにより行うと、主としてＦラジカルの化学反応に
よってエッチングが進行するので酸化膜系の層間絶縁膜
に対してエッチングレートが遅く、作業性が劣るのみな
らず、層間絶縁膜に対するレジスト膜との選択比が小さ
く、エッチング中にレジスト膜４が大きく後退するの
で、微細加工性の向上が阻まれるという問題がある。
題があった。第１に、等方性エッチングをプラズマエッ
チングにより行うと、主としてＦラジカルの化学反応に
よってエッチングが進行するので酸化膜系の層間絶縁膜
に対してエッチングレートが遅く、作業性が劣るのみな
らず、層間絶縁膜に対するレジスト膜との選択比が小さ
く、エッチング中にレジスト膜４が大きく後退するの
で、微細加工性の向上が阻まれるという問題がある。
【０００７】尚、等方性エッチングをウェットエッチン
グにより行った場合には、エッチングレートが遅く作業
性が劣るということはないが、その反面エッチングレー
トが不安定で、プロセス制御性が劣るという問題に直面
するし、スルーホール５が小さい場合には層間絶縁膜の
濡れ性の関係で薬液がスルーホール５内に入りにくくエ
ッチングが困難となるので、微細なスルーホール５を形
成する場合には採用できないのである。
グにより行った場合には、エッチングレートが遅く作業
性が劣るということはないが、その反面エッチングレー
トが不安定で、プロセス制御性が劣るという問題に直面
するし、スルーホール５が小さい場合には層間絶縁膜の
濡れ性の関係で薬液がスルーホール５内に入りにくくエ
ッチングが困難となるので、微細なスルーホール５を形
成する場合には採用できないのである。
【０００８】第２の問題は、ＲＩＥによる異方性エッチ
ング中にプラズマ中のイオンによる衝撃で下地配線膜２
の表面がスパッタリングされ、それがスルーホール５及
びレジスト膜４の側壁に付着したまま残り、それが上層
配線膜のステップカバレッジの低下を招くことにある。
尚、図２（Ｂ）（Ｃ）の６は、そのスパッタリング物
（例えばアルミニウム）を示す。
ング中にプラズマ中のイオンによる衝撃で下地配線膜２
の表面がスパッタリングされ、それがスルーホール５及
びレジスト膜４の側壁に付着したまま残り、それが上層
配線膜のステップカバレッジの低下を招くことにある。
尚、図２（Ｂ）（Ｃ）の６は、そのスパッタリング物
（例えばアルミニウム）を示す。
【０００９】本発明はこのような問題点を解決すべく為
されたものであり、生産性、微細加工性の低下を伴うこ
となく上層配線膜のステップカバレッジが良くなるよう
にすることを目的とする。
されたものであり、生産性、微細加工性の低下を伴うこ
となく上層配線膜のステップカバレッジが良くなるよう
にすることを目的とする。
【００１０】
【課題を解決するための手段】本発明接続孔の形成方法
は、先ず、異方性エッチングにより層間絶縁膜に下地導
電体が露出しない深さの接続孔を形成し、その後、等方
性エッチングにより該接続孔を上記下地導電体が露出す
る深さにすることを特徴とする。
は、先ず、異方性エッチングにより層間絶縁膜に下地導
電体が露出しない深さの接続孔を形成し、その後、等方
性エッチングにより該接続孔を上記下地導電体が露出す
る深さにすることを特徴とする。
【００１１】
【実施例】以下、本発明接続孔の形成方法を図示実施例
に従って詳細に説明する。図１（Ａ）乃至（Ｃ）は本発
明接続孔の形成方法の一つの実施例を工程順に示す断面
図である。 （Ａ）下地絶縁膜１上に例えばアルミニウムからなる下
地配線膜２を形成した後、該下地配線膜２を覆う例えば
ＳｉＯ2 からなる層間絶縁膜３を全面的に形成し、その
後、レジスト膜４を塗布し、これに対しての露光、現像
をし、しかる後、このレジスト膜４をマスクとして層間
絶縁膜３に対してＲＩＥによる異方性エッチングを行う
ことによりスルーホール５を形成する。但し、このスル
ーホール５はこの段階では下地配線膜２表面を露出させ
るに至っていない。即ち、この等方性エッチングはスル
ーホール５が下地導電体２を露出しない深さになるよう
に行う。
に従って詳細に説明する。図１（Ａ）乃至（Ｃ）は本発
明接続孔の形成方法の一つの実施例を工程順に示す断面
図である。 （Ａ）下地絶縁膜１上に例えばアルミニウムからなる下
地配線膜２を形成した後、該下地配線膜２を覆う例えば
ＳｉＯ2 からなる層間絶縁膜３を全面的に形成し、その
後、レジスト膜４を塗布し、これに対しての露光、現像
をし、しかる後、このレジスト膜４をマスクとして層間
絶縁膜３に対してＲＩＥによる異方性エッチングを行う
ことによりスルーホール５を形成する。但し、このスル
ーホール５はこの段階では下地配線膜２表面を露出させ
るに至っていない。即ち、この等方性エッチングはスル
ーホール５が下地導電体２を露出しない深さになるよう
に行う。
【００１２】異方性エッチングを下地配線膜２が露出す
るまで行わないのは、イオンにより下地配線膜２がスパ
ッタリングされるのを防止するためである。尚、この異
方性エッチングによりレジスト膜４も僅かにエッチング
されるが、ＲＩＥによれば、レジスト膜４と層間絶縁膜
３との間に充分に大きな選択比をとることができるので
レジスト膜４のエッチング量は無視できる程度に僅かで
ある。従って、レジスト膜の後退により微細加工性が低
下するという問題は生じない。
るまで行わないのは、イオンにより下地配線膜２がスパ
ッタリングされるのを防止するためである。尚、この異
方性エッチングによりレジスト膜４も僅かにエッチング
されるが、ＲＩＥによれば、レジスト膜４と層間絶縁膜
３との間に充分に大きな選択比をとることができるので
レジスト膜４のエッチング量は無視できる程度に僅かで
ある。従って、レジスト膜の後退により微細加工性が低
下するという問題は生じない。
【００１３】（Ｂ）次に、プラズマエッチングによる等
方性エッチングを行い、スルーホール５を下地配線膜２
表面が露出する深さにする。図１（Ｂ）は等方性エッチ
ング終了後の状態を示す。このプラズマエッチングは、
平行平板型プラズマ装置を用い、反応ガスとしてＳＦ6
又はＳＦ6 ／Ｏ2 を使用し、ＲＦパワーを６Ｗ／ｃｍ2
以上、圧力を４０〜２００パスカル（Ｐａ）にして行
う。このようにすると、プラズマエッチングとしてはエ
ッチングレートを高くすることができるし、等方性エッ
チングにより必然的に生じるサイドエッチングのエッチ
ング速度よりもレジスト膜４の後退速度の方が速くな
る。
方性エッチングを行い、スルーホール５を下地配線膜２
表面が露出する深さにする。図１（Ｂ）は等方性エッチ
ング終了後の状態を示す。このプラズマエッチングは、
平行平板型プラズマ装置を用い、反応ガスとしてＳＦ6
又はＳＦ6 ／Ｏ2 を使用し、ＲＦパワーを６Ｗ／ｃｍ2
以上、圧力を４０〜２００パスカル（Ｐａ）にして行
う。このようにすると、プラズマエッチングとしてはエ
ッチングレートを高くすることができるし、等方性エッ
チングにより必然的に生じるサイドエッチングのエッチ
ング速度よりもレジスト膜４の後退速度の方が速くな
る。
【００１４】その結果、等方性エッチング中においてレ
ジスト膜４が徐々に後退することによってスルーホール
５の上部にテーパーがつく。従って、後に形成される上
層配線膜のステップカバレッジを良くすることが可能に
なる。尚、テーパーの程度はプラズマエッチング時間に
よって制御できる。尚、２点鎖線は等方性エッチング開
始前のレジスト膜４を示す。
ジスト膜４が徐々に後退することによってスルーホール
５の上部にテーパーがつく。従って、後に形成される上
層配線膜のステップカバレッジを良くすることが可能に
なる。尚、テーパーの程度はプラズマエッチング時間に
よって制御できる。尚、２点鎖線は等方性エッチング開
始前のレジスト膜４を示す。
【００１５】そして、スルーホール５を等方性エッチン
グによって深くして下地配線膜２を露出させるけれど
も、等方性エッチングによればイオンの持つエネルギー
がＲＩＥの場合と比較して小さいので下地配線膜２がス
パッタリングされることはほとんどない。従って、従来
のようにスパッタリング物６（図２参照）が生じステッ
プカバレッジを低下させるという問題が生じることはな
い。 （Ｃ）その後、図１（Ｃ）に示すようにレジスト膜４を
除去する。
グによって深くして下地配線膜２を露出させるけれど
も、等方性エッチングによればイオンの持つエネルギー
がＲＩＥの場合と比較して小さいので下地配線膜２がス
パッタリングされることはほとんどない。従って、従来
のようにスパッタリング物６（図２参照）が生じステッ
プカバレッジを低下させるという問題が生じることはな
い。 （Ｃ）その後、図１（Ｃ）に示すようにレジスト膜４を
除去する。
【００１６】このような接続孔の形成方法によれば、先
ず、エッチングレートが速く層間絶縁膜とレジスト膜と
の間で選択比を充分にとることができる異方性エッチン
グを駆使してスルーホール５を下地配線膜２表面が露出
しない程度の深さに形成するので、生産性の低下を伴う
ことなくスルーホール５を形成することができるし、微
細加工性が低下することもない。
ず、エッチングレートが速く層間絶縁膜とレジスト膜と
の間で選択比を充分にとることができる異方性エッチン
グを駆使してスルーホール５を下地配線膜２表面が露出
しない程度の深さに形成するので、生産性の低下を伴う
ことなくスルーホール５を形成することができるし、微
細加工性が低下することもない。
【００１７】そして、その後、層間絶縁膜とレジスト膜
との間の選択比が小さくイオンのエネルギーの低い等方
性エッチングによってスルーホール５を下地配線膜２表
面が露出する深さにするので、等方性エッチング途中で
スルーホール５上部にテーパーがつくし、また下地配線
膜２表面がスパッタリングされることもない。従って、
ステップカバレッジを良くすることができる。尚、等方
性エッチングは異方性エッチングに比較してエッチング
レートが低いが、下地配線膜２が露出する直前までエッ
チングレートの高い異方性エッチングによりスルーホー
ル５を形成し、僅かな残りを等方性エッチングにより除
去して下地配線膜２表面を露出させるので、従来よりも
エッチングに要する時間を短かくすることができ、作業
性を高めることができる。
との間の選択比が小さくイオンのエネルギーの低い等方
性エッチングによってスルーホール５を下地配線膜２表
面が露出する深さにするので、等方性エッチング途中で
スルーホール５上部にテーパーがつくし、また下地配線
膜２表面がスパッタリングされることもない。従って、
ステップカバレッジを良くすることができる。尚、等方
性エッチングは異方性エッチングに比較してエッチング
レートが低いが、下地配線膜２が露出する直前までエッ
チングレートの高い異方性エッチングによりスルーホー
ル５を形成し、僅かな残りを等方性エッチングにより除
去して下地配線膜２表面を露出させるので、従来よりも
エッチングに要する時間を短かくすることができ、作業
性を高めることができる。
【００１８】尚、本発明は、スルーホールを形成する方
法のみならず、半導体基板表面部に形成された拡散層表
面を露出させるコンタクトホールを形成する方法にも適
用することができる。
法のみならず、半導体基板表面部に形成された拡散層表
面を露出させるコンタクトホールを形成する方法にも適
用することができる。
【００１９】
【発明の効果】本発明接続孔の形成方法は、レジスト膜
をマスクとして上記層間絶縁膜に対して先ず異方性エッ
チングにより上記層間絶縁膜表面を露出させるに至らな
い深さの接続孔を形成し、次に、上記レジスト膜をマス
クとして等方性エッチングを行うことにより上記接続孔
を上記下地導電体表面が露出する深さにすることを特徴
とするものである。従って、本発明接続孔の形成方法に
よれば、下地導電体表面がスパッタリングされる虞れを
なくすことができ、また、等方性エッチングの過程でレ
ジスト膜の後退により接続孔の上部にテーパーがつくよ
うにできる。従って、ステップカバレッジを向上させる
ことができる。
をマスクとして上記層間絶縁膜に対して先ず異方性エッ
チングにより上記層間絶縁膜表面を露出させるに至らな
い深さの接続孔を形成し、次に、上記レジスト膜をマス
クとして等方性エッチングを行うことにより上記接続孔
を上記下地導電体表面が露出する深さにすることを特徴
とするものである。従って、本発明接続孔の形成方法に
よれば、下地導電体表面がスパッタリングされる虞れを
なくすことができ、また、等方性エッチングの過程でレ
ジスト膜の後退により接続孔の上部にテーパーがつくよ
うにできる。従って、ステップカバレッジを向上させる
ことができる。
【００２０】そして、エッチングの大部分をエッチング
レートの高い異方性エッチングにより行うことができる
ので、それにより図２に示す従来の場合よりもエッチン
グに要する時間を短縮できる。また、異方性エッチング
は層間絶縁膜とレジスト膜との間に大きな選択比がとれ
るので、異方性エッチング中にレジスト膜が後退して微
細加工性が低下することはない。従って、本発明接続孔
の形成方法によれば従来よりも生産性、微細加工性を高
めることができる。
レートの高い異方性エッチングにより行うことができる
ので、それにより図２に示す従来の場合よりもエッチン
グに要する時間を短縮できる。また、異方性エッチング
は層間絶縁膜とレジスト膜との間に大きな選択比がとれ
るので、異方性エッチング中にレジスト膜が後退して微
細加工性が低下することはない。従って、本発明接続孔
の形成方法によれば従来よりも生産性、微細加工性を高
めることができる。
【図１】（Ａ）乃至（Ｃ）は本発明接続孔の形成方法の
一つの実施例を工程順に示す断面図である。
一つの実施例を工程順に示す断面図である。
【図２】（Ａ）乃至（Ｃ）は従来例を工程順に示す断面
図である。
図である。
２ 下地導電体 ３ 層間絶縁膜 ４ レジスト膜 ５ 接続孔（スルーホール）
Claims (1)
- 【請求項１】 下地導電体を覆う層間絶縁膜に対してレ
ジスト膜をマスクとしてエッチングをすることにより該
層間絶縁膜表面を露出させる接続孔を形成する接続孔の
形成方法において、 上記レジスト膜をマスクとして上記層間絶縁膜に対して
先ず異方性エッチングにより上記層間絶縁膜表面を露出
させるに至らない深さの接続孔を形成し、 次に、上記レジスト膜をマスクとして等方性エッチング
を行うことにより上記接続孔を上記下地導電体表面が露
出する深さにすることを特徴とする接続孔の形成方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27484291A JPH0590420A (ja) | 1991-09-25 | 1991-09-25 | 接続孔の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27484291A JPH0590420A (ja) | 1991-09-25 | 1991-09-25 | 接続孔の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590420A true JPH0590420A (ja) | 1993-04-09 |
Family
ID=17547347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27484291A Pending JPH0590420A (ja) | 1991-09-25 | 1991-09-25 | 接続孔の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590420A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005049884A (ja) * | 1995-11-27 | 2005-02-24 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及びｅｌ表示装置 |
| US7238609B2 (en) | 2003-02-26 | 2007-07-03 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| JP2008306208A (ja) * | 1995-11-27 | 2008-12-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1991
- 1991-09-25 JP JP27484291A patent/JPH0590420A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005049884A (ja) * | 1995-11-27 | 2005-02-24 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及びｅｌ表示装置 |
| JP2008306208A (ja) * | 1995-11-27 | 2008-12-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2014078762A (ja) * | 1995-11-27 | 2014-05-01 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7238609B2 (en) | 2003-02-26 | 2007-07-03 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10189482A (ja) | コンタクトホール内の導電性プラグ形成方法 | |
| US6008121A (en) | Etching high aspect contact holes in solid state devices | |
| US6124208A (en) | Method of preventing bowing in a via formation process | |
| JPH02219227A (ja) | プラズマ散乱現象を利用した蝕刻方法 | |
| JPH0590420A (ja) | 接続孔の形成方法 | |
| KR0161878B1 (ko) | 반도체장치의 콘택홀 형성방법 | |
| KR20000045442A (ko) | 반도체소자의 콘택 형성방법 | |
| KR100282416B1 (ko) | 반도체소자의제조방법 | |
| KR100682167B1 (ko) | 금속 배선 형성 방법 | |
| JPH1012868A (ja) | 半導体装置及びその製造方法 | |
| KR100604759B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100329766B1 (ko) | 반도체소자제조방법 | |
| KR19990003924A (ko) | 콘택홀 형성을 위한 반도체 장치 제조 방법 | |
| KR100338605B1 (ko) | 반도체디바이스의콘택홀형성방법 | |
| KR100209279B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100505442B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100632071B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100259071B1 (ko) | 반도체소자의 식각방법 | |
| KR100456421B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100560294B1 (ko) | 반도체 소자의 자기정렬 콘택 형성 방법 | |
| KR20030091452A (ko) | 피팅 현상을 방지하는 패턴 형성 방법 | |
| KR20040001967A (ko) | 반도체 소자의 금속배선 제조방법 | |
| JPH05206125A (ja) | 半導体装置の製造方法 | |
| KR20000003342A (ko) | 반도체 장치의 자기정렬 콘택홀 형성방법 | |
| KR20030002714A (ko) | 반도체 소자의 콘택홀 형성 방법 |