KR100329766B1 - 반도체소자제조방법 - Google Patents

반도체소자제조방법 Download PDF

Info

Publication number
KR100329766B1
KR100329766B1 KR1019950003729A KR19950003729A KR100329766B1 KR 100329766 B1 KR100329766 B1 KR 100329766B1 KR 1019950003729 A KR1019950003729 A KR 1019950003729A KR 19950003729 A KR19950003729 A KR 19950003729A KR 100329766 B1 KR100329766 B1 KR 100329766B1
Authority
KR
South Korea
Prior art keywords
tungsten
forming
film
tungsten film
semiconductor device
Prior art date
Application number
KR1019950003729A
Other languages
English (en)
Other versions
KR960032605A (ko
Inventor
박상훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019950003729A priority Critical patent/KR100329766B1/ko
Publication of KR960032605A publication Critical patent/KR960032605A/ko
Application granted granted Critical
Publication of KR100329766B1 publication Critical patent/KR100329766B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32131—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Abstract

본 발명은 반도체 기술에 관한 것으로, 텅스텐 플러그 형성 시 단자 상에 잔류하는 텅스텐막을 제거하여 소자간의 단락을 방지할 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는 데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 소정의 하부공정이 완료된 하부층 상부에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택식각하여 콘택홀을 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 상부에 텅스텐막을 형성하되, 상기 콘택홀 내부가 충분히 매립되도록 형성하는 제3 단계; 상기 콘택홀 내부의 상기 텅스텐막을 제외한 상기 텅스텐막을 제거하여 텅스텐 플러그를 형성하는 제4 단계; 상기 제4 단계 수행 후 상기 층간절연막 상부에 잔류하는 상기 텅스텐막을 산화시켜 텅스텐 산화막을 형성하는 제5 단계; 및 고주파 스퍼터링법으로 상기 텅스텐 산화막을 제거하는 제6단계를 포함하여 이루어진다.

Description

반도체 소자 제조 방법{A method for forming of semiconductor device}
본 발명은 반도체 기술에 관한 것으로, 특히 금속배선 형성 시 텅스텐막을 사용한 텅스텐 플러그 형성방법에 관한 것이다.
일반적으로, 반도체 소자 제조 시 텅스텐막은 다층금속배선의 연결을 목적으로 형성하는 텅스텐 플러그 또는 미세 금속배선을 형성하기 위하여 주로 사용된다.
제 1 도는 종래기술에 따른 금속배선 형성을 위한 텅스텐 플러그 형성 공정을 도시한 도면이다.
이하, 이를 참조하여 종래기술에 따른 금속배선 형성을 위한 텅스텐 플러그 형성 공정을 살펴보기로 한다.
먼저, 소자분리막(FOX) 및 소정의 하부공정이 완료된 반도체 기판(10) 상부에 워드라인(11)과 같은 전도층을 형성한 후 전체 구조 상부에 층간절연산화막(12)을 형성한다. 이어서, 층간절연산화막(12)을 선택식각하여 반도체 기판(10) 및 워드라인(11)을 노출시키는 콘택홀을 각각 형성한다. 계속하여, 전체 구조 상부에 텅스텐막을 형성하되, 콘택홀이 매립되도록 형성한 후 비등방성 식각을 통해 층간절연산화막(12)상부에 잔류하는 텅스텐막을 제거하여 금속배선 형성을 위한 텅스텐 플러그(13)를 형성한다.
그러나, 상기 종래기술에 따른 텅스텐 플러그 형성방법은 층간절연산화막(12) 상부에 잔류하는 텅스텐막을 제거하기 위한 비등방성 식각 시 전체 구조 상부중 단차가 큰 부분, 즉 경사가 진 부분에 형성되어 있는 텅스텐막(13a)의 제거가 용이하지 않은 문제점이 발생하고 있다.
이와 같이, 제거되지 않고 남아있게 되는 텅스텐막(13a)으로 인하여 후속 공정인 금속배선 형성 시 단락 등의 문제점이 발생하게 되며, 이에 따라 반도체 소자의 신뢰성을 저하시키는 문제점이 대두되고 있다.
본 발명은 텅스텐 플러그 형성 시 단차 상에 잔류하는 텅스텐막을 제거하여소자간의 단락을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는 데 그 목적이 있다.
제 1 도는 종래기술에 따른 금속배선 형성을 위한 텅스텐 플러그 형성 공정을 도시한 도면.
제 2A 도 내지 제 2C 도는 본 발명의 일실시예에 따른 금속배선 형성을 위한 텅스텐 플러그 형성 공정을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
20 : 반도체 기판 21 : 워드라인
22: 층간절연산화막 23 : 텅스텐막
23a : 텅스텐 산화막 24 : 텅스텐 플러그
25 : 금속배선 패턴
상기 목적을 달성하기 위한 본 발명은, 소정의 하부공정이 완료된 하부층 상부에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택식각하여 콘택홀을 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 상부에 텅스텐막을 형성하되, 상기 콘택홀 내부가 충분히 매립되도록 형성하는 제3 단계; 상기 콘택홀 내부의 상기 텅스텐막을 제외한 상기 텅스텐막을 제거하여 텅스텐 플러그를 형성하는 제4 단계; 상기 제4 단계 수행 후 상기 층간절연막 상부에 잔류하는 상기 텅스텐막을 산화시켜 텅스텐 산화막을 형성하는 제5 단계; 및 고주파 스퍼터링법으로 상기 텅스텐 산화막을 제거하는 제6 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제 2A 도 내지 제 2C 도는 본 발명의 일실시예에 따른 금속배선 형성을 위한 텅스텐 플러그 형성 공정을 도시한 도면이다.
본 발명은 먼저, 제 2A 도에 도시된 바와 같이 소자분리막(FOX) 및 소정의 하부공정이 완료된 반도체 기판(20) 상부에 워드라인(21)과 같은 전도층을 형성한 후 전체 구조 상부에 층간절연산화막(22)을 형성한다. 이어서, 층간절연산화막(22)을 선택식각하여 반도체 기판(20) 및 워드라인(21)을 노출시키는 콘택홀을 각각 형성한다. 계속하여, 전체 구조 상부에 텅스텐막(23)을 형성하되, 콘택홀이 매립되도록 형성한 후 비등방성 식각을 통해 층간절연산화막(22) 상부의 텅스텐막(23)을 제거하여 금속배선 형성을 위한 텅스텐 플러그(24)를 형성한다. 이때, 층간절연산화막(22) 상부 프로파일의 단차가 심하게 진 부분에 형성된 텅스텐막(23)은 비등방성 식각으로 완전히 제거가 되지 않고 남아있게 된다.
다음으로, 제 2B 도에 도시된 바와 같이 잔류된 텅스텐막(23)을 제거하기 위하여 비등방성 식각 시 사용한 동일한 챔버 내에서 진공도를 10mTorr 이하로 조절한 후, 오존(O3) 가스를 1000mTorr(실제, 1000mTorr 이하 중 어느 한 값이면 가능)가 될 때까지 주입하여 잔류된 텅스텐막(23)을 산화시켜 텅스텐 산화막(23a)으로 변형시킨다. 이때, 텅스텐 플러그(24)의 상부 일부분도 산화가 되어 텅스텐 산화막(23a)으로 변형되게 된다.
다음으로, 제 2C 도에 도시된 바와 같이 아르곤(Ar) 가스를 사용한 고주파 (radio freqency, RF) 스퍼터링(sputtering)법을 사용하여 층간절연산화막(22) 상부의 단차진 영역에 잔류되어 있는 텅스텐 산화막(23a)을 제거한다. 이때, 텅스텐 플러그(24) 상부 일부에 형성되어 있는 텅스텐 산화막(23a)도 함께 제거된다. 이어서, 통상적인 방법으로 텅스텐 플러그(24) 상부를 덮는 금속배선 패턴(25)을 형성한다.
이렇듯 본 발명은 금속배선 형성을 위한 텅스텐 플러그 형성 후 층간절연산화막 상부의 단차진 영역에 잔류하는 텅스텐막의 제거를 위하여 텅스텐막을 산화시킨 후 아르곤 가스를 사용한 고주파 스퍼터링법으로 잔류하는 텅스텐막을 완전히 제거하므로써, 후속 공정인 금속배선 형성 시 잔류된 텅스텐막에 의한 소자의 단락을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 소자의 단락을 방지하는 효과가 있으며, 이에 따라 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (6)

  1. 소정의 하부공정이 완료된 하부층 상부에 층간절연막을 형성하는 제1 단계;
    상기 층간절연막을 선택식각하여 콘택홀을 형성하는 제2 단계;
    상기 제2 단계를 마친 전체 구조 상부에 텅스텐막을 형성하되, 상기 콘택홀 내부가 충분히 매립되도록 형성하는 제3 단계;
    상기 콘택홀 내부의 상기 텅스텐막을 제외한 상기 텅스텐막을 제거하여 텅스텐 플러그를 형성하는 제4 단계;
    상기 제4 단계 수행 후 상기 층간절연막 상부에 잔류하는 상기 텅스텐막을 산화시켜 텅스텐 산화막을 형성하는 제5 단계; 및
    고주파 스퍼터링법으로 상기 텅스텐 산화막을 제거하는 제6 단계
    를 포함하여 이루어지는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제5 단계는,
    상기 챔버내의 진공도를 10mTorr 이하로 설정하여 수행하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 제5 단계는,
    상기 제4 단계 수행시와 동일한 챔버 내에서 수행하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 제5 단계는,
    오존(O3) 가스를 사용하여 수행하되, 상기 챔버 압력이 1000mTorr 이하 중 어느 하나의 값을 갖도록 주입하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 고주파 스퍼터링법은,
    아르곤(Ar) 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 제4 단계의 상기 텅스텐막의 제거는,
    비등방성 건식식각법으로 수행하는 것을 특징으로 하는 반도체 소자 제조 방법.
KR1019950003729A 1995-02-24 1995-02-24 반도체소자제조방법 KR100329766B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950003729A KR100329766B1 (ko) 1995-02-24 1995-02-24 반도체소자제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950003729A KR100329766B1 (ko) 1995-02-24 1995-02-24 반도체소자제조방법

Publications (2)

Publication Number Publication Date
KR960032605A KR960032605A (ko) 1996-09-17
KR100329766B1 true KR100329766B1 (ko) 2002-11-22

Family

ID=37479181

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950003729A KR100329766B1 (ko) 1995-02-24 1995-02-24 반도체소자제조방법

Country Status (1)

Country Link
KR (1) KR100329766B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990057826A (ko) * 1997-12-30 1999-07-15 김영환 반도체 소자의 금속 배선 형성 방법

Also Published As

Publication number Publication date
KR960032605A (ko) 1996-09-17

Similar Documents

Publication Publication Date Title
US6479884B2 (en) Interim oxidation of silsesquioxane dielectric for dual damascene process
KR100287173B1 (ko) 포토레지스트제거방법및이들을이용한반도체장치의제조방법
KR100471410B1 (ko) 반도체소자의 비트라인 콘택 형성방법
KR100427153B1 (ko) 반도체 장치의 제조 방법
KR100329766B1 (ko) 반도체소자제조방법
US6348736B1 (en) In situ formation of protective layer on silsesquioxane dielectric for dual damascene process
US6753265B2 (en) Method for manufacturing bit line
KR20000002719A (ko) 실리사이드의 콘택저항 개선을 위한 반도체소자 제조방법
JPH0590420A (ja) 接続孔の形成方法
KR100411026B1 (ko) 반도체 소자의 제조 방법
KR19990057892A (ko) 반도체 소자의 콘택 형성 방법
KR100399935B1 (ko) 반도체장치제조방법
KR100340072B1 (ko) 반도체소자의금속배선형성방법
KR100248805B1 (ko) 반도체 소자의 금속배선 형성방법
KR100274337B1 (ko) 반도체소자의제조방법
KR100870332B1 (ko) 반도체 소자의 컨택트 홀 형성 방법
KR100223766B1 (ko) 반도체 장치의 콘택홀 형성방법
KR20040102410A (ko) 반도체 장치
KR20030002525A (ko) 금속 배선 형성 방법
KR19990029284A (ko) 바이어를 형성하는 자기 정렬식 방법
KR20010061518A (ko) 반도체 소자의 제조 방법
KR20020058436A (ko) 반도체소자의 콘택홀 형성 방법
KR20020058589A (ko) 반도체 소자의 콘택 형성 방법
KR20040045184A (ko) 반도체장치의 콘택홀 형성방법
KR20030002714A (ko) 반도체 소자의 콘택홀 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050221

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee