KR100427153B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100427153B1
KR100427153B1 KR10-2001-0079166A KR20010079166A KR100427153B1 KR 100427153 B1 KR100427153 B1 KR 100427153B1 KR 20010079166 A KR20010079166 A KR 20010079166A KR 100427153 B1 KR100427153 B1 KR 100427153B1
Authority
KR
South Korea
Prior art keywords
film
oxide film
semiconductor device
etching
trench
Prior art date
Application number
KR10-2001-0079166A
Other languages
English (en)
Other versions
KR20020057789A (ko
Inventor
나가타니히로유키
다니구치고지
Original Assignee
료덴 세미컨덕터 시스템 엔지니어링 (주)
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 료덴 세미컨덕터 시스템 엔지니어링 (주), 미쓰비시덴키 가부시키가이샤 filed Critical 료덴 세미컨덕터 시스템 엔지니어링 (주)
Publication of KR20020057789A publication Critical patent/KR20020057789A/ko
Application granted granted Critical
Publication of KR100427153B1 publication Critical patent/KR100427153B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

실리콘 기판(1)상에 형성된 패드 산화막, 폴리실리콘막(3a) 및 실리콘 질화막(4a)을 포함하는 마스크 패턴을 마스크로 하여, 실리콘 기판(1)에 이방성 에칭을 실시함으로써 트렌치를 형성한다. 다음에, 폴리실리콘막(3a)의 측면에 형성되는 산화막 부분이 패드 산화막의 측면에 형성되는 산화막 부분에 대하여 오버행(overhang) 형상으로 되지 않도록 폴리실리콘막(3a)의 측면을 에칭에 의해 후퇴시킨다. 다음에, 노출하고 있는 폴리실리콘막(3a)의 측면을 포함하는 트렌치의 내벽면에 열산화 처리를 실시함으로써 산화막(7)을 형성한다. 이것에 의해, 트렌치 분리 구조에 있어서 공극(空隙)이 형성되는 것을 방지하는 반도체 장치를 얻는다.

Description

반도체 장치의 제조 방법{METHOD OF PRODUCING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 트렌치 분리 구조를 형성하기 위한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치에 있어서의 분리 구조에 트렌치 분리가 있다. 트렌치 분리에 있어서 버즈 비크(bird's beak)를 형성하기 위해서, 트렌치를 형성한 후에 트렌치의 노출한 내벽을 산화시키는 내벽 산화 처리가 실시된다.
그래서, 이러한 종래의 트렌치 분리 구조를 형성하기 위한 반도체 장치의 제조 방법의 일례에 대하여 설명한다. 우선, 도 18에 도시하는 바와 같이, 실리콘 기판(101)상에 실리콘 산화막으로 이루어지는 패드 산화막을 형성한다. 그 패드 산화막상에 폴리실리콘막을 형성한다. 그 폴리실리콘막상에 실리콘 질화막을 형성한다. 그 실리콘 질화막상에 포토레지스트 패턴(도시하지 않음)을 형성한다.
그 포토레지스트 패턴을 마스크로 하여, 실리콘 질화막, 폴리실리콘막 및 패드 산화막에 이방성 에칭을 실시하여 실리콘 기판(101)의 표면을 노출시키는 것에 의해, 트렌치를 형성하기 위한 실리콘 질화막(104a), 폴리실리콘막(103a) 및 패드 산화막(102a)을 포함하는 마스크 패턴을 형성한다. 그 마스크 패턴을 마스크로 하여, 실리콘 기판(101)에 이방성 에칭을 실시하는 것에 의해 트렌치(106)를 형성한다.
다음에, 도 19에 도시하는 바와 같이, 열처리(내벽 산화 처리)를 실시하는 것에 의해, 노출한 트렌치(106)의 표면, 패드 산화막의 측면 및 폴리실리콘막(103a)의 측면상에 산화막(107)을 형성한다.
다음에, 도 20에 도시하는 바와 같이 트렌치(106)를 메우도록 실리콘 산화막(108)을 형성한다. 이 후, 화학적 기계 연마 처리를 실시하는 것에 의해, 실리콘 산화막(108)의 표면을 연마한다. 다음에, 도 21에 도시하는 바와 같이, 실리콘 산화막(108)에 습식 에칭을 실시하는 것에 의해, 실리콘 질화막(104a)을 거의 완전히 노출시킨다.
그 후, 노출한 실리콘 질화막(104a)을 제거하고, 또한 폴리실리콘막(103a) 및 패드 산화막(102a)을 순차적으로 제거한다. 이렇게 하여, 도 22에 도시하는 바와 같이, 트렌치 분리 산화막(109)에 있어서 버즈 비크가 형성된다.
다음에, 도 23에 도시하는 바와 같이, 트렌치 분리 산화막(109)에 의해 실리콘 기판(101)의 표면에 형성된 소자 형성 영역(114)을 가로지르도록 게이트 전극(113)을 형성한다. 이 후, 예를 들면 메모리 셀 등을 소자 형성 영역(114)에 형성함으로써, 다이나믹 랜덤 액세스 메모리(DRAM) 등의 반도체 장치가 형성된다.
그러나, 상술한 종래의 제조 방법에서는 다음과 같은 문제가 있었다. 상기한 바와 같이, 도 19에 도시하는 내벽 산화는, 도 18에 도시하는 바와 같이 폴리실리콘막(103a)의 측면이 패드 산화막(102a) 및 트렌치(106)의 측면과 거의 동일 평면상에 있는 상태에서 행하여진다.
내벽 산화에 있어서, 폴리실리콘막(103a)과 실리콘 기판(101)(트렌치(106)의 표면)의 산화 레이트는 실질적으로 동일 레벨이지만, 패드 산화막(102a)의 산화 레이트는 폴리실리콘막(103a)의 산화 레이트보다도 작다. 이 때문에, 실리콘 기판(101)의 표면 및 폴리실리콘막(103a)의 표면에서는 패드 산화막(102a)의 표면보다도 빠르게 산화막이 성장하게 되어, 폴리실리콘막(103a)의 측면에 성장한 산화막 부분이 패드 산화막(102a)의 측면에 성장한 산화막에 대하여 오버행(overhang) 형상으로 된다.
그 결과, 도 19에 도시하는 바와 같이, 산화막(107)중 실리콘 기판(101)의 표면에 성장한 부분과 폴리실리콘막(103a)의 표면에 성장한 부분과의 사이에 오목부(120)가 형성되게 된다. 오목부(120)가 형성된 상태에서, 도 20에 나타내는 공정에서 매립 산화막(108)이 트렌치(106)에 매립되면, 오목부(120) 부분은 매립 산화막(108)에 의해서 매립되지 않아, 공극(121)으로서 남게 된다.
이 공극(121)은, 도 22에 도시하는 바와 같이, 실리콘 질화막(104a), 폴리실리콘막(103a) 및 패드 산화막(102a)을 순차적으로 제거한 후에, 트렌치 분리 산화막(109)에서 오목부(122)로 된다. 이러한 오목부(122)가 트렌치 분리 산화막(109)에 형성된 상태에서 게이트 전극(113)을 형성하고자 하면, 게이트 전극을 패터닝할 때에 오목부(122)에 존재하는 게이트 전극을 형성하기 위한 도전성 재료(116)를 제거할 수 없게 된다.
이 때문에, 도 23에 도시하는 바와 같이, 이웃하는 게이트 전극끼리가 오목부(122)에 남은 도전성 재료(116)에 의해서 서로 전기적으로 단락되는 경우가 있었다. 그 결과, 반도체 장치가 소망하는 동작을 행하지 않게 되는 일이 있었다.
본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로, 그 목적은, 트렌치 분리 구조에 있어서 공극이 형성되는 것을 방지하는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도,
도 2는 동일 실시예에 있어서, 도 1에 나타내는 공정 후에 행하여지는 공정을 나타내는 단면도,
도 3은 동일 실시예에 있어서, 도 2에 나타내는 공정 후에 행하여지는 공정을 나타내는 단면도,
도 4는 동일 실시예에 있어서, 도 3에 나타내는 공정 후에 행하여지는 공정을 나타내는 단면도,
도 5는 동일 실시예에 있어서, 도 4에 나타내는 공정 후에 행하여지는 공정을 나타내는 단면도,
도 6은 동일 실시예에 있어서, 도 5에 나타내는 공정의 부분 확대 단면도,
도 7은 동일 실시예에 있어서, 도 5에 나타내는 공정 후에 행하여지는 공정을 나타내는 단면도,
도 8은 동일 실시예에 있어서, 도 7에 나타내는 공정 후에 행하여지는 공정을 나타내는 단면도,
도 9는 동일 실시예에 있어서, 도 8에 나타내는 공정 후에 행하여지는 공정을 나타내는 단면도,
도 10은 동일 실시예에 있어서, 도 9에 나타내는 공정 후에 행하여지는 공정을 나타내는 단면도,
도 11은 동일 실시예에 있어서, 도 10에 나타내는 공정 후에 행하여지는 공정을 나타내는 단면도,
도 12는 동일 실시예에 있어서, 도 11에 나타내는 공정 후에 행하여지는 공정을 나타내는 단면도,
도 13은 동일 실시예에 있어서, 도 12에 나타내는 공정에서의 일 평면도,
도 14는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도,
도 15는 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도,
도 16은 동일 실시예에 있어서, 도 15에 나타내는 공정 후에 행하여지는 공정을 나타내는 단면도,
도 17은 동일 실시예에 있어서, 도 16에 나타내는 공정 후에 행하여지는 공정을 나타내는 단면도,
도 18은 종래의 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도,
도 19는 도 18에 나타내는 공정 후에 행하여지는 공정을 나타내는 단면도,
도 20은 도 19에 나타내는 공정 후에 행하여지는 공정을 나타내는 단면도,
도 21은 도 20에 나타내는 공정 후에 행하여지는 공정을 나타내는 단면도,
도 22는 도 21에 나타내는 공정 후에 행하여지는 공정을 나타내는 단면도,
도 23은 도 22에 나타내는 공정 후에 행하여지는 공정을 나타내는 일 평면도.
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판 2, 2a : 패드 산화막
3, 3a : 폴리실리콘막 4, 4a : 실리콘 질화막
5 : 포토레지스트 패턴 6 : 트렌치
7 : 산화막 8 : HDP 산화막
9 : 트렌치 분리 산화막 10 : 게이트 산화막
11 : 폴리실리콘막 12 : 텅스텐 실리사이드막
13 : 게이트 전극 14 : 소자 형성 영역
15 : 포토레지스트 패턴 20 : 마스크 패턴
본 발명에 따른 반도체 장치의 제조 방법은 이하의 공정을 포함하고 있다. 반도체 기판상에, 절연성을 갖는 제 1 막, 그 제 1 막과는 산화 특성이 다른 제 2 막 및 마스크재로 되는 막을 순차적으로 형성한다. 제 1 막, 제 2 막 및 마스크재로 되는 층에 에칭을 실시하는 것에 의해, 반도체 기판에 홈부를 형성하기 위한 마스크 패턴을 형성한다. 그 마스크 패턴을 마스크로 해서, 반도체 기판에 에칭을 실시하는 것에 의해 홈부를 형성한다. 에칭을 실시하는 것에 의해, 마스크 패턴의 측면에 노출한 제 2 막의 측면 위치를 제 1 막의 측면 위치보다도 후퇴시킨다. 열처리를 실시하는 것에 의해, 후퇴한 제 2 막의 측면을 포함하는 제 1 막 및 홈부의 표면상에 산화막을 형성한다. 홈부를 메우도록 산화막상에 매립 절연막을 형성한다. 제 2 막의 측면 위치를 제 1 막의 측면 위치보다도 후퇴시키는 후퇴 공정에서는, 열처리에 의해 산화막을 형성하는 열처리 공정 후에 제 2 막의 측면상에 성장한 산화막이 제 1 막의 측면상에 성장한 산화막에 대하여 오버행 형상으로 되지 않도록 미리 상기 제 2 막의 측면을 후퇴시킨다.
이 제조 방법에 따르면, 제 2 막의 측면상에 성장한 산화막이 제 1 막의 측면상에 성장한 산화막에 대하여 오버행 형상으로 되지 않도록 미리 제 2 막의 측면을 소정의 길이 분만큼 후퇴시키고 있기 때문에, 매립 절연막을 홈부에 매립했을 때에 공극(void)이 발생하는 것을 방지할 수 있다. 이것에 의해, 트렌치 분리 구조에 있어서, 예를 들면 트렌치 분리 구조를 가로지르도록 나란히 뻗어 있는 2개의 게이트 전극을 형성할 때에 종래의 반도체 장치와 같이 에칭의 남은 찌꺼기가 생기는 것을 방지하여, 2개의 게이트 전극이 전기적으로 단락되는 것을 방지할 수 있다.
후퇴 공정에서, 제 2 막은 건식 에칭에 의해 후퇴시키는 것이 바람직하다.
이 경우에는, 제 2 막의 후퇴량(에칭량)의 제어가 용이하고, 또한 반도체 기판의 면내에서의 후퇴량의 균일성도 양호하게 된다.
또한, 후퇴 공정에서, 제 2 막은 습식 에칭에 의해 후퇴시키는 것이 바람직하다.
이 경우에는, 처리 시간을 보다 단축할 수 있다.
또한, 후퇴 공정은 홈부를 형성하는 공정 전에 행하여지는 것이 바람직하다.
이 경우에는, 홈부를 형성하기 전에 제 2 막의 측면을 후퇴시켜 둠으로써, 홈부의 내벽 부분에 있어서의 에칭을 방지할 수 있어, 소망하는 형상의 산화막 및 매립 산화막을 포함하는 분리 산화막을 형성할 수 있다.
또한, 제 1 막, 제 2 막 및 마스크재로 되는 막은, 구체적으로는 각각 실리콘 산화막, 폴리실리콘막 및 실리콘 질화막을 포함하고 있는 것이 바람직하다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(실시예 1)
본 발명의 실시예 1에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 우선, 도 1에 도시하는 바와 같이, 예를 들면 열산화법에 의해 실리콘 기판(1)상에실리콘 산화막으로 이루어지는 패드 산화막(2)을 형성한다. 그 패드 산화막(2)상에, 예를 들면 CVD법에 의해 폴리실리콘막(3)을 형성한다. 그 폴리실리콘막(3)상에, 예를 들면 CVD법에 의해 실리콘 질화막(4)을 형성한다.
다음에, 도 2에 도시하는 바와 같이, 실리콘 질화막(4)상에 포토레지스트 패턴(5)을 형성한다. 그 포토레지스트 패턴(5)을 마스크로 해서, 예를 들면 CHF3, CF4, Ar 및 O2를 포함하는 가스를 이용하여 압력 약 700mTorr, RF 파워 약 200W하에서 실리콘 질화막(4)에 이방성 에칭을 실시한다.
바로 계속해서 동일한 가스를 이용하여, 압력 약 200mTorr, RF 파워 약 500W하에서 폴리실리콘막(3)에 이방성 에칭을 실시한다. 이 때 에칭에 의해, 폴리실리콘막(3) 아래에 위치하는 패드 산화막(2)도 다소 에칭된다. 그 후, 포토레지스트 패턴(5)을 제거한다. 이것에 의해, 실리콘 기판(1)에 트렌치를 형성하기 위한 실리콘 질화막(4a), 폴리실리콘막(3a) 및 패드 산화막(2a)으로 이루어지는 마스크 패턴(20)이 형성된다.
다음에, 도 3에 도시하는 바와 같이, 마스크 패턴(20)을 마스크로 해서, 예를 들면 Cl2및 O2를 포함하는 가스를 이용하여 압력 약 0.6Pa, RF 파워 약 80W하에서 실리콘 기판(1)에 이방성 에칭을 실시함으로써 트렌치(6)를 형성한다. 또, 이 때, 실리콘 기판(1)상에 남아 있던 패드 산화막(2)도 에칭된다.
다음에, 도 4에 도시하는 바와 같이, 예를 들면 Cl2및 O2를 포함하는 가스를 이용하여 압력 약 0.8Pa, RF 파워 약 60W하에서 마스크 패턴(20)의 측면에 노출되어 있는 폴리실리콘막(3a)의 측면에 에칭(등방성)을 실시함으로써 그 측면을 소정의 길이 L(약 10∼20㎚)분만큼 후퇴시킨다.
다음에, 도 5에 도시하는 바와 같이, 산소 분위기 및 온도 1100℃하에서, 노출되어 있는 트렌치(6)의 내벽면에 산화 처리(내벽 산화 처리)를 실시한다. 도 6에 도시하는 바와 같이, 이 산화 처리에 의해 트렌치(6)의 내벽면을 이루는 실리콘 기판 부분에 형성되는 산화막의 두께 L1은 약 35∼50㎚이고, 폴리실리콘막(3a)의 측면에 형성되는 산화막의 두께 L2는 약 45∼60㎚이다.
이 때, 폴리실리콘막(3a)의 측면을 미리 소정의 길이 L분만큼 후퇴시키고 있음으로써 폴리실리콘막(3a)의 측면에 형성되는 산화막 부분이 패드 산화막(2a)의 측면에 형성되는 산화막 부분에 대하여 오버행 형상으로 되지 않는다. 이것에 의해, 산화막(7)에 있어서 패드 산화막(2a)이 위치하는 부분에 오목부가 형성되는 일이 없게 된다.
다음에, 도 7에 도시하는 바와 같이, 트렌치(6)를 메우도록 고밀도 플라즈마(High Density Plasma)법에 의해 HDP 산화막(8)을 형성한다. 다음에, 도 8에 도시하는 바와 같이, 화학적 기계 연마법에 의해 HDP 산화막(8)을 연마한다. 이 때, 실리콘 질화막(4a)의 표면이 노출된 단계에서 연마 처리를 정지시킨다.
다음에, 도 9에 도시하는 바와 같이, HF 등에 의해 습식 에칭을 실시함으로써, HDP 산화막(8)의 표면을 실리콘 질화막(4a)과 폴리실리콘막(3a)의 계면 부근까지 후퇴시킨다. 다음에, 도 10에 도시하는 바와 같이, 실리콘 질화막(4a)을 제거하고, 또한 폴리실리콘막(3a)을 제거한다.
그 후, 도 11에 도시하는 바와 같이, HF 등에 의해 습식 에칭을 실시함으로써 패드 산화막(2a)을 제거한다. 이 습식 에칭에 의해, 패드 산화막(2a) 근방에 위치하는 HDP 산화막(8)도 동시에 에칭되어 버즈 비크를 갖는 트렌치 분리 산화막(9)이 형성된다.
다음에, 도 12에 도시하는 바와 같이, 실리콘 기판(1)상에 게이트 절연막(10)을 개재시키고, 폴리실리콘막(11) 및 텅스텐 실리사이드 등의 금속 실리사이드막(12)을 포함하는 게이트 전극(13)을 형성한다. 이 게이트 전극(13)은, 도 13에 도시하는 바와 같이, 트렌치 분리 산화막(9)에 의해서 둘러싸인 소자 형성 영역(14)을 가로지르도록 형성된다.
그 후, 소자 형성 영역(14)에 메모리 셀 등을 형성함으로써, 반도체 장치로서, 예를 들면 DRAM이 완성된다.
상술한 반도체 장치의 제조 방법에서는, 산화 처리(내벽 산화 처리)를 실시하기 전에, 미리 폴리실리콘막(3a)의 측면을 소정의 길이 L분만큼 후퇴시키고 있음으로써, 산화 처리 후에 있어서의 폴리실리콘막(3a)의 측면에 형성되는 산화막 부분이 패드 산화막(2a)의 측면에 형성되는 산화막 부분에 대하여 오버행 형상으로 되지 않는다. 이것에 의해, 산화막(7)에 있어서 패드 산화막(2a)이 위치하는 부분에 오목부가 형성되는 일이 없게 된다.
이것에 의해, 종래의 반도체 장치의 제조 방법과 비교하면, 산화막(7)에 있어서 패드 산화막(2a)이 위치하는 부분에 오목부가 형성되는 일이 없게 되어, HDP 산화막(8)에 의해 트렌치(6)를 매립할 때에 공극이 형성되는 일이 없게 된다. 공극이 형성되어 없어짐으로써, 패드 산화막(2a)을 제거한 후에, 트렌치 분리 산화막(9)에 있어서 도 21에 도시하는 오목부가 형성되는 일이 없게 된다.
오목부가 형성되어 없어짐으로써, 게이트 전극을 형성하기 위한 패터닝을 실시할 때에, 트렌치 분리 산화막(9)과 소자 형성 영역(14)과의 경계 근방에 게이트 전극을 형성하기 위한 도전성 재료로 이루어지는 막이 제거되지 않아서 남는 일이 없게 된다.
그 결과, 도 22에 도시하는 바와 같은 인접하는 게이트 전극 사이가 남은 도전성 재료로 이루어지는 막을 거쳐서 전기적으로 단락되는 경우가 없어져, 반도체 장치의 소망하는 동작이 확보된다. 특히, DRAM 등에 있어서는, 메모리 셀 영역에는 다수의 트랜지스터가 형성되기 때문에, 이러한 트랜지스터의 게이트 전극이 다른 게이트 전극과 전기적으로 단락되는 것을 방지하여 DRAM 등을 확실히 동작시킬 수 있다.
또한, 폴리실리콘막(3a)의 측면을 소정의 길이 L분만큼 후퇴시킬 때에, 등방성 건식 에칭에 의해 후퇴시키고 있음으로써 그 후퇴량의 제어가 용이하고, 또한 실리콘 웨이퍼면내에서의 후퇴량의 균일성도 양호하게 된다.
(실시예 2)
본 발명의 실시예 2에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 실시예 1에 있어서는 폴리실리콘막(3a)의 측면을 소정의 길이 L분만큼 후퇴시키는데 등방성 건식 에칭에 의해 실행하는 경우에 대하여 설명했다. 본 실시예에서는이것을 습식 에칭에 의해 실행하는 경우에 대하여 설명한다.
즉, 도 3에 도시하는 트렌치(6)를 형성한 후에, 실리콘 웨이퍼(1)를 NH4OH 용액에 침지(浸漬)함으로써, 도 14에 도시하는 바와 같이 폴리실리콘막(3a)의 측면을 길이 L분만큼 후퇴시킨다. 그 후, 실시예 1에서 설명한 도 7∼도 12에 나타내는 공정과 마찬가지의 공정을 거침으로써, 트렌치 분리 구조를 갖는 반도체 장치가 얻어진다.
상술한 반도체 장치의 제조 방법에서는, 실시예 1에서 설명한 바와 같이, 인접하는 게이트 전극간의 전기적인 단락을 방지하여 반도체 장치의 소망하는 동작이 확보되는 것에 부가해서, 특히 다음과 같은 효과가 얻어진다.
즉, 이 반도체 장치의 제조 방법에서는, 폴리실리콘막(3a)의 측면을 후퇴시키는데 습식 에칭에 의해 실행함으로써 처리 시간의 단축을 도모할 수 있다.
(실시예 3)
본 발명의 실시예 3에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 우선, 실시예 l에서 설명한 도 1 및 도 2에 나타내는 공정과 마찬가지의 공정을 거침으로써 도 15에 도시한 구조를 얻는다.
다음에, 도 16에 도시하는 바와 같이, 건식 에칭 또는 습식 에칭을 실시하는 것에 의해 폴리실리콘막(3)의 측면을 소정의 길이분만큼 후퇴시킨다. 이 때, 건식 에칭을 실시하는 경우에는, 실시예 1에서 설명한 도 4에 나타내는 공정과 마찬가지의 처리를 행하는 것이 바람직하다. 또한, 습식 에칭을 실시하는 경우에는, 실시예 2에서 설명한 도 13에 나타내는 공정과 마찬가지의 처리를 행하는 것이 바람직하다.
다음에, 도 17에 도시하는 바와 같이, 실리콘 질화막(4a) 등을 마스크로 해서 실리콘 기판(1)에 이방성 에칭을 실시하는 것에 의해 트렌치(6)를 형성한다. 이방성 에칭의 조건은, 실시예 1에 있어서의 도 3에 나타내는 공정에서 설명한 조건과 마찬가지의 조건을 적용하는 것이 바람직하다.
그 후, 실시예 1에서 설명한 도 7∼도 12에 나타내는 공정과 마찬가지의 공정을 거침으로써 트렌치 분리 구조를 갖는 반도체 장치가 얻어진다.
상술한 반도체 장치의 제조 방법에서는, 실시예 1에서 설명한 바와 같이, 인접하는 게이트 전극간의 전기적인 단락을 방지하여 반도체 장치의 소망하는 동작이 확보되는 것에 부가하여, 특히 다음과 같은 효과가 얻어진다.
이 반도체 장치의 제조 방법에서는, 폴리실리콘막(3a)의 측면을 후퇴시킨 후에 실리콘 기판(1)에 트렌치(6)를 형성한다. 트렌치(6)를 형성한 후에 폴리실리콘막(3a)의 측면을 후퇴시키면, 그 때에 트렌치(6)의 내벽 부분(실리콘 기판(1) 부분)도 다소 에칭되게 된다.
이 때문에, 트렌치(6)를 형성하기 전에 폴리실리콘막(3a)의 측면을 후퇴시켜 둠으로써, 이러한 트렌치(6)의 내벽 부분에 있어서의 에칭을 방지할 수 있어, 소망하는 형상의 트렌치 분리 산화막(9)을 형성할 수 있다.
금회 개시된 실시예는 모든 점에서 예시로서, 제한적인 것이 아니라고 생각해야 할 것이다. 본 발명은 상기의 설명이 아니라 특허청구범위에 의해서 나타내어지고, 특허청구의 범위와 균등의 의미 및 범위내에서의 모든 변경이 포함되는 것을 의도한다.
이상 설명한 바와 같이, 본 발명에 의하면, 트렌치 분리 구조에 있어서 공극이 형성되는 것을 방지하는 반도체 장치의 제조 방법을 얻을 수 있다.

Claims (3)

  1. 반도체 기판상에, 절연성을 갖는 제 1 막, 상기 제 1 막과는 산화 특성이 다른 제 2 막 및 마스크재로 되는 막을 순차적으로 형성하는 공정과,
    상기 제 1 막, 상기 제 2 막 및 상기 마스크재로 되는 막에 에칭을 실시하는 것에 의해, 상기 반도체 기판에 홈부를 형성하기 위한 마스크 패턴을 형성하는 공정과,
    상기 마스크 패턴을 마스크로 해서, 상기 반도체 기판에 에칭을 실시하는 것에 의해 홈부를 형성하는 공정과,
    에칭을 실시하는 것에 의해, 상기 마스크 패턴의 측면에 노출된 상기 제 2 막의 측면 위치를 상기 제 1 막의 측면 위치보다도 후퇴시키는 후퇴 공정과,
    열처리를 실시하는 것에 의해, 후퇴한 상기 제 2 막의 측면을 포함하는 상기 제 1 막 및 상기 홈부의 표면상에 산화막을 형성하는 열처리 공정과,
    상기 홈부를 메우도록 상기 산화막상에 매립 절연막을 형성하는 공정
    을 포함하되,
    상기 후퇴 공정에서는, 상기 열처리 공정 후에 상기 제 2 막의 측면상에 성장한 산화막이 상기 제 1 막의 측면상에 성장한 산화막에 대하여 오버행(overhang) 형상으로 되지 않도록, 미리 상기 제 2 막의 측면을 후퇴시키는
    반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 후퇴 공정에서는 상기 제 2 막을 건식 에칭에 의해 후퇴시키는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 후퇴 공정에서는 상기 제 2 막을 습식 에칭에 의해 후퇴시키는 반도체 장치의 제조 방법.
KR10-2001-0079166A 2001-01-04 2001-12-14 반도체 장치의 제조 방법 KR100427153B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001000161A JP2002203894A (ja) 2001-01-04 2001-01-04 半導体装置の製造方法
JPJP-P-2001-00000161 2001-01-04

Publications (2)

Publication Number Publication Date
KR20020057789A KR20020057789A (ko) 2002-07-12
KR100427153B1 true KR100427153B1 (ko) 2004-04-14

Family

ID=18869022

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0079166A KR100427153B1 (ko) 2001-01-04 2001-12-14 반도체 장치의 제조 방법

Country Status (3)

Country Link
US (1) US6716718B2 (ko)
JP (1) JP2002203894A (ko)
KR (1) KR100427153B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7722539B2 (en) * 1998-09-18 2010-05-25 University Of Washington Treatment of unwanted tissue by the selective destruction of vasculature providing nutrients to the tissue
KR100426487B1 (ko) * 2001-12-28 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 소자의 플로팅 게이트 형성 방법
KR100546852B1 (ko) * 2002-12-28 2006-01-25 동부아남반도체 주식회사 반도체 소자의 제조 방법
JP2004228421A (ja) * 2003-01-24 2004-08-12 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
KR100949865B1 (ko) * 2003-02-14 2010-03-25 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 제조 방법
US6905943B2 (en) * 2003-11-06 2005-06-14 Texas Instruments Incorporated Forming a trench to define one or more isolation regions in a semiconductor structure
JP4473651B2 (ja) * 2004-06-18 2010-06-02 株式会社東芝 半導体装置の製造方法
KR100613372B1 (ko) * 2004-07-13 2006-08-21 동부일렉트로닉스 주식회사 반도체 장치의 소자 분리 영역 형성 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193121A (ja) * 1993-12-27 1995-07-28 Toshiba Corp 半導体装置の製造方法
KR0183854B1 (ko) * 1996-05-15 1999-04-15 김광호 반도체 장치의 트렌치 소자 분리 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2955459B2 (ja) * 1993-12-20 1999-10-04 株式会社東芝 半導体装置の製造方法
US5712185A (en) * 1996-04-23 1998-01-27 United Microelectronics Method for forming shallow trench isolation
JP3904676B2 (ja) * 1997-04-11 2007-04-11 株式会社ルネサステクノロジ トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造
JP3602313B2 (ja) * 1997-06-30 2004-12-15 富士通株式会社 半導体装置の製造方法
JPH11230385A (ja) 1998-02-19 1999-08-27 Mitsubishi Electric Corp 弁装置
JP2908420B1 (ja) 1998-04-01 1999-06-21 メトロ開発株式会社 シールド掘進機による地中障害物切断方法とその装置
KR100280107B1 (ko) * 1998-05-07 2001-03-02 윤종용 트렌치 격리 형성 방법
KR100292616B1 (ko) 1998-10-09 2001-07-12 윤종용 트렌치격리의제조방법
JP2000269322A (ja) 1999-01-14 2000-09-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2000323563A (ja) * 1999-05-14 2000-11-24 Nec Corp 半導体装置の製造方法
KR100308793B1 (ko) * 1999-10-18 2001-11-02 윤종용 반도체 소자 제조방법
JP2001144170A (ja) * 1999-11-11 2001-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6277710B1 (en) * 1999-11-15 2001-08-21 Chartered Semiconductor Manufacturing Ltd. Method of forming shallow trench isolation
KR100335999B1 (ko) * 2000-07-25 2002-05-08 윤종용 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법
US6355538B1 (en) * 2000-09-18 2002-03-12 Vanguard International Semiconductor Corporation Method of forming isolation material with edge extension structure
JP2002313905A (ja) * 2001-04-12 2002-10-25 Mitsubishi Electric Corp 半導体装置の製造方法
US6566225B2 (en) * 2001-08-06 2003-05-20 Macronix International Co., Ltd. Formation method of shallow trench isolation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193121A (ja) * 1993-12-27 1995-07-28 Toshiba Corp 半導体装置の製造方法
KR0183854B1 (ko) * 1996-05-15 1999-04-15 김광호 반도체 장치의 트렌치 소자 분리 방법

Also Published As

Publication number Publication date
KR20020057789A (ko) 2002-07-12
JP2002203894A (ja) 2002-07-19
US6716718B2 (en) 2004-04-06
US20020086496A1 (en) 2002-07-04

Similar Documents

Publication Publication Date Title
KR100459724B1 (ko) 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법
US5880004A (en) Trench isolation process
US20020048897A1 (en) Method of forming a self-aligned shallow trench isolation
KR100427153B1 (ko) 반도체 장치의 제조 방법
KR100480636B1 (ko) 반도체 장치의 제조방법
US20080213967A1 (en) Trench capacitor and method for manufacturing the same
JP3407023B2 (ja) 半導体装置の製造方法
KR100471410B1 (ko) 반도체소자의 비트라인 콘택 형성방법
KR100668843B1 (ko) 반도체 소자의 스토리지 노드 콘택 형성방법
KR100289661B1 (ko) 반도체 소자의 제조방법
KR100523919B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100691484B1 (ko) 반도체소자의 플러그 제조 방법
KR100274355B1 (ko) 반도체소자의워드라인형성방법
JP2000260871A (ja) 半導体装置の製造方法
KR100459928B1 (ko) 반도체 소자의 제조 방법
KR20080010996A (ko) 반도체 소자의 랜딩플러그 형성방법
KR100520514B1 (ko) 반도체 소자 및 그의 제조방법
KR100336793B1 (ko) 반도체소자의 제조방법
KR20080062011A (ko) 반도체 소자의 제조방법
KR20030058634A (ko) 반도체소자의 제조방법
KR100799123B1 (ko) 반도체 소자의 높은 종횡비를 갖는 콘택 플러그 형성 방법
KR100290779B1 (ko) 디램 디바이스의 전하 저장 전극 형성방법
KR20010063864A (ko) 반도체소자의 제조방법
KR20010065187A (ko) 반도체 소자의 패턴 단차 완화 방법
JP2001053139A (ja) 半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080328

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee