KR100308793B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
STI(shallow trench isolation) 에지부에서의 홈 발생을 억제하여 트랜지스터의 동작 특성 저하를 막을 수 있도록 한 반도체 소자 제조방법이 개시된다.
이를 위하여 본 발명에서는, 필드영역이 노출되도록 반도체 기판 상의 액티브영역에 패드 산화막과 폴리실리콘막 및 산화방지막을 순차적으로 형성하는 단계와; 상기 기판의 표면 노출부를 일정 두께 식각하여 상기 기판 내에 트랜치를 형성하는 단계와; 산화 공정을 이용하여 상기 트랜치의 내측 계면을 따라 제 1 절연막을 형성하는 단계와; 상기 결과물 전면에 스트레스 완충막을 형성하는 단계와; 상기 트랜치 내부가 충분히 채워지도록 상기 스트레스 완충막 상에 제 2 절연막을 형성하는 단계와; 상기 기판 상의 액티브영역에 상기 산화방지막이 소정 두께 잔존되도록 상기 제 2 절연막을 평탄화하여 상기 트랜치 내에 STI를 형성하는 단계; 및 상기 잔존된 산화방지막과 그 하단의 상기 폴리실리콘막 및 상기 패드 산화막을 순차적으로 제거하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.
Description
본 발명은 STI(shallow trench isolation) 에지부에서의 홈 발생을 억제하여 트랜지스터의 동작 특성이 저하되는 것을 막을 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 소자 제조시 미세 패턴이 요구되어졌고, 트랜지스터의 채널 길이(channel length)와 소자분리(isolation)를 위한 필드 산화막의 폭(width) 또한 줄어들게 되었다. 이에 따라, 소자분리방법도 로커스(LOCOS)법, 모디파이드 로커스(MODIFIED LOCOS)법, TI(trench isolation)법 등과 같은 다양한 기술들이 개발되게 되었다.
이중, 로커스 기술은 열산화 공정 진행시 액티브영역쪽으로 치고 들어와 성장되는 산화막의 버즈 빅(bird's beak) 현상 유발로 인해 액티브영역의 사이즈가 줄어들게 되어 게이트 산화막의 두께 조절이 용이하지 않다는 단점을 지니므로, 그 적용에 있어 많은 제약이 따르고 있는 상태이다.
따라서, 현재는 소자분리시 실리콘 기판을 국부적으로 식각해 내어 트랜치를 형성한 후, 절연막(예컨대, 산화막)을 증착하고, 에치 백(etch back) 공정이나 CMP(chemical mechanical polishing) 공정을 이용하여 액티브영역 위의 절연막을 식각해 주어 필드영역에만 절연막이 남도록 하는 TI(trench isolation) 기술이 주로 이용되고 있다.
도 1 내지 도 6에는 TI 기술을 적용한 종래의 반도체 소자분리방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다.
도 1에 도시된 바와 같이, 반도체 기판(예컨대, 실리콘 기판)(10) 상에 열산화막 재질의 패드 산화막(12)과 SiN 재질의 산화방지막(14)을 순차적으로 형성한다.
도 2에 도시된 바와 같이, 필드영역으로 사용되어질 부분의 산화방지막(14) 표면이 노출되도록 상기 산화방지막(14) 상에 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 산화방지막(14)과 패드 산화막(12)을 순차 식각한 다음, 감광막 패턴을 제거하여 능동소자가 형성될 액티브영역에만 산화방지막(14)과 패드 산화막(12)을 남긴다. 이어, 식각처리된 산화방지막(14)을 마스크로 이용하여 상기기판(10)의 표면 노출부를 일정 두께 식각하여 트랜치(t)를 형성한다.
도 3에 도시된 바와 같이, 트랜치(t) 내부 계면을 따라 열산화막 재질의 제 1 절연막(16)을 형성한다. 이와 같이 트랜치(t) 내부에 제 1 절연막(16)을 형성한 것은 트랜치(t) 형성을 위한 식각 공정 진행시 야기될 수 있는 실리콘 기판(10)의 식각면 손상을 보상하기 위함이다. 이어, 상기 결과물 전면에 SiN 재질의 스트레스 완충막(일명, 질화막 라이너라고도 한다)(18)을 형성하고, 트랜치(t) 내부가 충분히 채워지도록 상기 트랜치(t)를 포함한 스트레스 완충막(18) 상에 USG 재질의 제 2 절연막(20)을 형성한다.
도 4에 도시된 바와 같이, 액티브영역 상에 소정 두께의 산화방지막(14)이 잔존하도록 제 2 절연막(20)을 CMP 처리하여 기판 전체를 평탄화한다. 이 과정에서 스트레스 완충막(18)도 일부 함께 식각된다.
도 5에 도시된 바와 같이, 등방성 식각 공정을 이용하여 액티브영역의 산화방지막(14)을 제거한다. 이 과정에서 제 2 절연막(20) 상단의 스트레스 완충막(18)도 일부 함께 식각된다.
도 6에 도시된 바와 같이, 습식식각법으로 액티브영역의 패드 산화막(12)을 제거하여, 스트레스 완충막(18)과 제 1 및 제 2 절연막(16),(20)으로 이루어진 STI를 형성하고, 기판(10) 상의 액티브영역에 버퍼 산화막(미 도시)을 형성한 다음, 웰(well) 형성용 이온주입 공정 및 문턱전압(Vth) 조절용 이온주입 공정을 실시하고 버퍼 산화막을 제거해 주므로써, 소자분리공정을 완료한다. 패드 산화막(12)과 버퍼 산화막을 제거하는 과정에서 필드영역의 제 2 절연막(20)도 일부 함께 식각이이루어지게 되므로, 소자분리공정이 완료되면 도시된 바와 같이 STI의 단차가 액티브영역의 단차가 거의 동등한 수준으로 내려가게 된다.
그러나, 이러한 일련의 제조 공정을 통해 STI를 제조할 경우에는 소자 제조시 다음과 같은 문제가 발생하게 된다.
액티브영역의 산화방지막(14)을 제거하는 과정에서 트랜치(t) 내부의 스트레스 완충막(18)이 일부 함께 식각되므로, 액티브영역과 필드영역의 경계면 근처에서 STI를 이루는 제 1 절연막(16)과 제 2 절연막(20) 사이에 오목한 형상의 홈(grooving)(g)이 만들어지는 불량이 발생된다. 상기 홈(g)은 패드 산화막(12)을 제거하는 과정에서 더욱 심화되어 그 크기가 더욱 커지게 된다. 도 5 및 도 6에는 이해를 돕기 위하여 이러한 불량이 발생된 경우에 있어서의 Ⅰ 및 Ⅱ 부분을 확대 도시한 요부상세도를 제시해 놓았다.
홈(g)이 형성된 부분에 게이트 전극 물질이 증착되어져 트랜지스터가 형성될 경우, 소자 구동시 이 부분에 전계(electric field)가 집중적으로 걸리게 되어 게이트 산화막이 열화되는 불량이 야기되어질 뿐 아니라 심할 경우에는 트랜지스터가 마치 두 개의 Vth를 갖는 것처럼 보이는 험프(hump) 현상이 나타나게 되어 트랜지스터의 특성이 저하되는 결과가 초래되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, STI 제조시 산화방지막과 패드 산화막 사이에 서로다른 산화율(oxidation rate)을 갖는 이중 구조의 폴리실리콘막('도프드 폴리실리콘막/언도프드 폴리실리콘막')을 더 형성해 주므로써, STI 에지부에서의 홈 발생을 근본적으로 억제하고, 전계 집중과 험프 현상 유발로 인해 야기되는 트랜지스터의 동작 특성 저하를 막을 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.
도 1 내지 도 6은 종래의 반도체 소자분리방법을 도시한 공정수순도,
도 7 내지 도 12는 본 발명에 의한 반도체 소자분리방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 필드영역이 노출되도록 반도체 기판 상의 액티브영역에 패드 산화막과 폴리실리콘막 및 산화방지막을 순차적으로 형성하는 단계와; 상기 기판의 표면 노출부를 일정 두께 식각하여 상기 기판 내에 트랜치를 형성하는 단계와; 산화 공정을 이용하여 상기 트랜치의 내측 계면을 따라 제 1 절연막을 형성하는 단계와; 상기 결과물 전면에 스트레스 완충막을 형성하는 단계와; 상기 트랜치 내부가 충분히 채워지도록 상기 스트레스 완충막 상에 제 2 절연막을 형성하는 단계와; 상기 기판 상의 액티브영역에 상기 산화방지막이 소정 두께 잔존되도록 상기 제 2 절연막을 평탄화하여 상기 트랜치 내에 STI를 형성하는 단계; 및 상기 잔존된 산화방지막과 그 하단의 상기 폴리실리콘막 및 상기 패드 산화막을 순차적으로 제거하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.
이때, 상기 폴리실리콘막은 '도프드 폴리실리콘막/언도프드 폴리실리콘막'의 이중 구조를 가지도록 형성되며, 상기 폴리실리콘막의 제거(strip)는 NH4OH를 에천트로 이용한 습식식각법으로 진행된다.
상기 공정을 적용하여 STI를 제조할 경우, 액티브영역에 잔존된 산화방지막을 제거하는 과정에서 스트레스 완충막(일명, 질화막 라이너)이 일부 함께 식각되기는 하나, 산화방지막 하단에 이중 구조의 폴리실리콘막과 상기 폴리실리콘막의 산화에 의해 형성된 제 1 절연막이 놓여져 있어 그 두께에 해당 만큼의 높이를 보상받은 상태이므로, 트랜치 내측벽의 스트레스 완충막까지는 식각이 이루어지지 않게 된다. 그 결과, STI 에지부에서의 홈 발생을 막을 수 있게 되므로 전계 집중이나 험프 현상 유발로 인해 야기되는 트랜지스터의 동작 특성 저하를 방지할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 7 내지 도 12는 본 발명에서 제안된 TI 기술을 적용한 반도체 소자분리방법을 도시한 공정수순도를 나타낸 것이다. 이를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다.
도 7에 도시된 바와 같이, 반도체 기판(예컨대, 실리콘 기판)(100) 상에 열산화막 재질의 패드 산화막(102)을 형성하고, 그 위에 '도프드 폴리실리콘막(104a)/언도프드 폴리실리콘막(104b)'의 이중 구조를 갖는 폴리실리콘막(104)을 형성한 다음, 상기 폴리실리콘막(104) 상에 질화막 재질의 산화방지막(106)을 형성한다. 이때, 도프드 폴리실리콘막(104a)과 언도프드 폴리실리콘막(104b)은 각각 300 ~ 700Å의 두께를 가지도록 형성되며, 산화방지막은 1000 ~ 2000Å의 두께를 가지도록 형성된다. 본 발명에서는 일 예로서, 산화방지막(106)이 SiN의 단층 구조로 형성된 경우에 한하여 도시되어 있으나 상기 막질은 SiN 위에 산화막 계열의 질화막 즉, SiON이 더 형성되어 있는 적층막 구조를 가지도록 형성할 수도 있다. 이와 같이, 패드 산화막(102)과 산화방지막(106) 사이에 이중 구조의 폴리실리콘막(104)을 더 형성한 것은, 후속 공정 진행시 홈 발생 부위를 트랜치의 내측벽이 아닌 그 상단쪽으로 충분히 끌어 올려 주어, 액티브영역과 필드영역의 경계면 상에서 STI의 양 에지부에 홈이 발생되는 것을 막기 위함이다.
도 8에 도시된 바와 같이, 산화방지막 상에 필드영역을 한정하는 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 산화방지막(106)과 폴리실리콘막(104) 및 패드 산화막(102)을 순차 식각하여 필드영역으로 사용되어질 부분의 기판(100) 표면을 노출시킨다. 이어, 감광막 패턴을 마스크로 이용하여 기판(10)의 표면 노출부를 일정 두께 식각하여 상기 기판(100) 내에 트랜치(t)를 형성하고, 감광막 패턴을 제거한다. 그 결과, 기판(100) 상의 액티브영역에만 산화방지막(106)과 폴리실리콘막(104) 및 패드 산화막(102)이 남게 된다. 이때, 상기 트랜치(t) 형성 공정은 기언급된 방법과는 달리 감광막 패턴을 마스크로 이용하여 산화방지막(106)을 식각한 후 감광막 패턴을 제거하고, 식각처리된 상기 산화방지막(106)을 마스크로 이용하여 하지막을 식각해 주는 방식으로 진행해 주어도 무방하다.
도 9에 도시된 바와 같이, 트랜치(t) 형성 과정에서 야기된 실리콘 기판의 식각면 손상을 치유(curing)할 목적으로 산화 공정을 이용하여 트랜치(t)의 내부 계면을 따라 열산화막 재질의 제 1 절연막(108)을 형성한다. 이때, 상기 제 1 절연막(108)은 폴리실리콘막(104)이 형성되어 있는 트랜치(t) 상단쪽(특히, 도프드 폴리실리콘막(104a)이 형성되어 있는 부분)이 다른 부분에 비해 상대적으로 두껍게 형성되는데, 이는 실리콘 기판(100)보다는 언도프드 폴리실리콘막(104b)이, 그리고 언도프드 폴리실리콘막(104a)보다는 도프드 폴리실리콘막(104a)이 산화율(oxidation rate)이 빨라 산화 공정 진행시 다른 부분에 비해 더 빠르게 산화가 이루어지기 때문이다. 이어, 상기 결과물 전면에 SiN 재질의 스트레스 완충막(일명, 질화막 라이너라고도 한다)(110)을 형성하고, 트랜치(t) 내부가 충분히 채워지도록 상기 트랜치(t)를 포함한 스트레스 완충막(110) 상에 CVD 산화막 재질의 제 2 절연막(112)을 형성한다. 이와 같이, 제 1 절연막(108)과 제 2 절연막(112) 사이에 별도의 스트레스 완충막(110)을 더 형성한 것은 제 2 절연막(112) 증착후 상기 막질의 덴시피케이션(densification)을 위하여 실시하는 어닐링 공정이나 후속 산화 공정 진행시 야기되는 스트레스로 인해 트랜치(t) 저면 가장자리부의 기판(100) 내에 디스로케이션(dislocation) 형태의 결함이 발생되는 것을 막기 위함이다.
도 10에 도시된 바와 같이, 액티브영역 상에 소정 두께(예컨대, 산화방지막의 총 두께를 T라 했을 때 4/5 ~6/5T에 해당되는 두께)의 산화방지막(106)이 잔존하도록 제 2 절연막(112)을 CMP 처리하여 기판 전체를 평탄화한다. 이 과정에서 스트레스 완충막(110)도 일부 함께 식각된다.
도 11에 도시된 바와 같이, 등방성 식각 공정을 이용하여 액티브영역에 잔존된 산화방지막(106)과 폴리실리콘막(104)을 순차 제거한다. 이때, 산화방지막은 인산을 에천트로 이용한 습식식각법으로 제거되고, 폴리실리콘막(104)은 제 2 절연막(112)에 대해 우수한 식각 선택비를 갖는 에천트 예컨대, NH4OH를 이용한 습식식각법으로 제거된다. 이 과정에서 질화막 라이너로 사용되는 스트레스 완충막(110)도 일부 함께 식각되기는 하나, 산화방지막(106) 하단에 이중 구조의 폴리실리콘막(104)과 이의 산화에 의해 형성된 제 1 절연막(108)이 놓여져 있어 폴리실리콘막(104)의 두께에 해당하는 만큼의 높이를 보상받은 상태이므로, 트랜치(t) 내측벽의 스트레스 완충막(110)까지 식각되는 현상은 발생되지 않는다. 도 11의 Ⅰ에는 이해를 돕기 위하여 스트레스 완충막(110)의 식각 정도를 보인 요부상세도를 제시해 놓았다. 상기 요부상세도에서 g는 스트레스 완충막(110)의 식각에 의해 형성된 오목한 형상의 홈을 나타낸다. 상기 요부상세도에 의하면 스트레스 완충막(110)의 식각에 의해 홈(g)이 생성되기는 하나, 홈 형성 부위가 트랜치(t)의 내측벽이 아닌 그 상단임을 확인할 수 있다.
도 12에 도시된 바와 같이, 습식식각법으로 액티브영역의 패드 산화막(102)을 제거하여, 스트레스 완충막(110)과 제 1 및 제 2 절연막(108),(112)으로 이루어진 STI를 형성하고, 기판(100) 상의 액티브영역에 버퍼 산화막(미 도시)을 형성한 다음, 웰 형성용 이온주입 공정 및 Vth 조절용 이온주입 공정을 실시하고 버퍼 산화막을 제거해 주므로써, 소자분리공정을 완료한다. 패드 산화막(102)과 버퍼 산화막을 제거하는 과정에서 필드영역의 제 2 절연막(112)도 일부 함께 식각이 이루어지므로, 소자분리공정이 완료되면 도시된 바와 같이 STI의 단차가 액티브영역의 단차가 거의 동등한 수준으로 내려가게 된다. 이때, 제 2 절연막(108) 중 폴리실리콘막(104)이 산화되어져 형성된 부분은 막질 특성상 트랜치(t) 내부를 채우고 있는 제 2 절연막(112)에 비해 식각 속도가 떨어져 식각이 더디게 이루어지므로, 이의 식각에 의한 불량 발생은 고려하지 않아도 된다.
이와 같이 STI를 제조할 경우, 도 11의 Ⅰ에 보인 요부상세도에서 알 수 있듯이 액티브영역 상에 잔존된 산화방지막(106) 제거시에 스트레스 완충막(110)이 일부 함께 제거되기는 하나 이중 구조의 폴리실리콘막(104)으로 인해 그 식각량이 트랜치(t)의 내측벽까지는 미치지 못하므로, 홈(g)이 트랜치(t)의 내측벽이 아닌 상단쪽에 형성되게 된다.
따라서, 이 상태에서 패드 산화막(102)을 제거하기 위한 식각 공정과 버퍼 산화막의 증착 및 제거 등과 같은 일련의 후속 공정을 진행하게 되면, 식각 공정 중에 상기 홈(g) 주변의 제 2 절연막(112)과 제 1 절연막(108)이 일부 함께 식각되어져 홈(g)의 크기가 커지더라도 스트레스 완충막(110) 상단에 위치한 제 1 및 제 2 절연막(108),(112)은 모두 제거되어질 부분이므로 고려할 필요가 없게 된다.
이로 인해, 필드영역과 액티브영역의 경계면 상에서 STI의 에지부를 따라 형성되던 홈 발생을 제거할 수 있게 되므로, 소자 구동시 전계 집중이나 험프 현상이 유발되는 것을 막을 수 있게 되어 트랜지스터의 동작 특성을 향상시킬 수 있게 된다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식으로그 변형이나 개량이 가능함은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, STI 제조시 질화막 재질의 산화방지막과 패드 산화막 사이에 '도프드 폴리실리콘막/언도프드 폴리실리콘막'으로 구성된 이중 구조의 폴리실리콘막을 더 형성해 주므로써 홈 발생 부위를 트랜치의 내측벽이 아닌 그 상단쪽으로 끌어올릴 수 있게 되므로, 1) STI 에지부에서의 홈 발생을 막을 수 있게 되고, 2) 전계 집중 현상과 험프 현상 유발로 인해 야기되던 트랜지스터의 동작 특성 저하를 방지할 수 있게 된다.
Claims (10)
- 필드영역이 노출되도록 반도체 기판 상의 액티브영역에 패드 산화막과 폴리실리콘막 및 산화방지막을 순차적으로 형성하는 단계와;상기 기판의 표면 노출부를 일정 두께 식각하여 상기 기판 내에 트랜치를 형성하는 단계와;산화 공정을 이용하여 상기 트랜치의 내측 계면을 따라 제 1 절연막을 형성하는 단계와;상기 결과물 전면에 스트레스 완충막을 형성하는 단계와;상기 트랜치 내부가 충분히 채워지도록 상기 스트레스 완충막 상에 제 2 절연막을 형성하는 단계와;상기 기판 상의 액티브영역에 상기 산화방지막이 소정 두께 잔존되도록 상기 제 2 절연막을 평탄화하여 상기 트랜치 내에 STI를 형성하는 단계; 및상기 잔존된 산화방지막과 그 하단의 상기 폴리실리콘막 및 상기 패드 산화막을 순차적으로 제거하는 단계로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 산화방지막은 SiN의 단층 구조나 'SiN/SiON'의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 스트레스 완충막은 SiN으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 폴리실리콘막은 '도프드 폴리실리콘막/언도프드 폴리실리콘막'의 이중 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 4항에 있어서, 상기 도프드 폴리실리콘막은 300 ~ 700Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 4항에 있어서, 상기 언도프드 폴리실리콘막은 300 ~ 700Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 제 2 절연막의 평탄화는 CMP 공정을 적용하여 상기 기판 상의 액티브영역에 4/5 ~6/5T(여기서, T는 산화방지막의 총 두께를 나타낸다)두께의 산화방지막이 잔존되도록 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 7항에 있어서, 상기 두께 T는 1000 ~ 2000Å의 범위 내에서 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 산화방지막은 인산을 에천트로 사용한 습식식각법으로 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 폴리실리콘막은 NH4OH를 에천트로 이용한 습식식각법으로 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
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