KR100283469B1 - 반도체소자제조방법 - Google Patents

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Abstract

트랜치 내측 계면에 형성되는 산화방지막(SiN liner)의 두께를 상대적으로 두껍게 가져가더라도 TI(trench isolation)의 안정된 프로파일(profile)을 확보할 수 있도록 한 반도체 소자 제조방법이 개시된다. 반도체 기판 표면이 소정 부분 노출되도록 상기 기판 상에 제 1 절연막과 제 1 산화방지막을 순차적으로 형성하고, 상기 제 1 산화방지막을 마스크로 이용하여 상기 기판의 표면 노출부를 부분식각하여 트랜치를 형성한 다음, 상기 트랜치 내측 계면을 따라 제 2 절연막을 형성한다. 상기 제 1 산화방지막을 소정 두께 등방성 식각한 뒤, 식각처리된 상기 제 1 산화방지막을 포함한 상기 제 2 절연막 상에 제 2 산화방지막(SiN liner)을 형성하고, 상기 트랜치 내부를 포함한 상기 제 2 산화방지막 상에 제 3 절연막을 형성한 다음, 평탄화 목적으로 상기 제 3 절연막과 상기 제 1 및 제 2 산화방지막을 소정 두께 CMP 처리한 후, 상기 제 1 산화방지막을 제거한다. 그 결과, 제 2 산화방지막과 제 2 및 제 3 절연막으로 이루어진 TI의 양 에지부 소정 부분에 오목한 형상의 골이 형성되는 불량이 발생되지 않으므로, 게이트 전극 형성시 원하지 않는 부위에 폴리실리콘이 잔존되는 것을 막을 수 있게 되고, 동시에 후속 산화 공정 진행시 O2가 트랜치 측벽의 실리콘 기판쪽으로 침투하는 것을 차단할 수 있게 되어 스트레스로 인해 트랜치 측벽의 기판이 손상되는 것을 막을 수 있게 된다.

Description

반도체 소자 제조방법
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 소자분리공정 진행시 트랜치 내측 계면에 형성되는 산화방지막(질화막 라이너(SiN liner))의 두께를 상대적으로 두껍게 가져가더라도 TI(trench isolation)의 안정된 프로파일(profile)을 확보할 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 소자 제조시 미세 패턴이 요구되어졌고, 트랜지스터의 채널 길이(channel length)와 소자분리(isolation)를 위한 필드 산화막의 폭(width) 또한 줄어들게 되었다. 이에 따라, 소자분리(isolation) 방법도 로커스(LOCOS) 방법, 모디파이드 로커스(MODIFIED LOCOS) 방법, TI(trench isolation) 방법 등과 같은 다양한 기술들이 개발되게 되었다.
도 1 내지 도 6에는 본 발명과 직접적으로 관련되는 TI 기술을 적용한 종래 반도체 소자의 소자분리방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 6 단계로 구분하여 개략적으로 살펴보면 다음과 같다.
제 1 단계로서, 도 1에 도시된 바와 같이 반도체 기판(예컨대, 실리콘 기판)(10) 상에 열산화막 재질의 제 1 절연막(12)과 질화막 재질의 제 1 산화방지막(14)을 순차적으로 형성하고, 그 위에 비활성영역의 제 1 산화방지막(14) 표면이 노출되도록 감광막 패턴(미 도시)을 형성한다. 이때, 제 1 절연막(12)은 120 ~ 180Å의 두께로 형성되고, 제 1 산화방지막(14)은 약 1300 ~ 1700Å의 두께로 형성된다. 이어, 감광막 패턴을 마스크로 이용하여 비활성영역의 기판(10) 표면이 노출되도록 제 1 산화방지막(14)과 제 1 절연막(12)을 순차적으로 식각하고, 감광막 패턴을 제거하여 능동소자가 형성될 활성영역에만 제 1 산화방지막(14)과 제 1 절연막(12)을 남긴 뒤, 식각처리된 제 1 산화방지막(14)을 마스크로 이용하여 기판(10)의 표면 노출부를 부분식각하여 트랜치(t)를 형성한다.
제 2 단계로서, 도 2에 도시된 바와 같이 트랜치(t) 내부 계면을 따라 열산화막 재질의 제 2 절연막(16)을 형성한다. 이때, 제 2 절연막(16)은 200 ~ 300Å의 두께를 가지도록 형성된다. 이와 같이 트랜치(t) 내부에 제 2 절연막(16)을 형성한 것은 트랜치(t) 형성을 위한 식각 공정 진행시 야기될 수 있는 실리콘 기판(10)의 식각면 손상을 보상하기 위함이다.
제 3 단계로서, 도 3에 도시된 바와 같이 상기 결과물 전면에 질화막 재질의 제 2 산화방지막(일명, 질화막 라이너라고도 한다)(18)을 60 ~ 150Å 두께로 형성하고, 트랜치(t) 내부가 완전하게 채워지도록 상기 트랜치(t)를 포함한 제 2 산화방지막(18) 상에 산화막 재질의 제 3 절연막(20)을 5000 ~ 6000Å의 두께로 형성한다.
이와 같이 트랜치(t) 내측 계면을 따라 형성된 제 2 절연막(16)과 제 3 절연막(20) 사이에 별도의 제 2 산화방지막(18)을 형성해 준 것은, TI 형성후 실시되는 후속 산화 공정 진행으로 인해 트랜치(t) 측벽의 실리콘이 산화되어져 부피가 증가하게 되면 이에 따른 스트레스가 실리콘에 가해지게 되어 기판 내에 디스로케이션(dislocation) 형태의 결함이 유발되므로, 제 2 산화방지막(18)을 이용하여 트랜치(t) 내부에 채워진 제 3 절연막(20)을 통해 트랜치(t) 측벽에 도달되는 O2를 차단시켜 주어 부피 팽창으로 인해 야기되는 스트레스를 감소시켜 주기 위함이다.
제 4 단계로서, 도 4에 도시된 바와 같이 평탄화를 이루기 위하여 제 3 절연막(20)과 제 1 및 제 2 산화방지막(14),(18)을 소정 두께 CMP 처리한다.
제 5 단계로서, 도 5에 도시된 바와 같이 등방성 식각 공정을 이용하여 활성영역의 제 1 산화방지막(14)을 제거한다. 이 과정에서 제 2 산화방지막(18)도 일부가 함께 식각된다.
제 6 단계로서, 도 6에 도시된 바와 같이 습식 세정 공정을 이용하여 활성영역의 제 1 절연막(12)과 비활성영역의 제 3 절연막(20) 상단부 소정 부분을 식각하여 제 2 산화방지막(18)과 제 2 및 제 3 절연막(16),(20)으로 이루어진 TI를 형성하고, 기판(10) 상의 활성영역에 버퍼 산화막(미 도시)을 형성한 다음, 웰(well) 형성용 이온주입 공정 및 문턱전압(Vth) 조절용 이온주입 공정을 실시하고 버퍼 산화막을 제거해 주므로써, 소자분리공정을 완료한다.
그러나, 이러한 일련의 제조 공정을 통해 반도체 소자의 TI를 형성할 경우에는 질화막 라인너로 사용되는 제 2 산화방지막(18) 형성 과정에서 다음과 같은 문제가 발생하게 된다.
제 2 산화방지막(18)의 두께를 기 언급된 바와 같이 60 ~ 150Å 정도로 두껍게 가져갈 경우, 활성영역과 비활성영역의 경계면 근처에서 TI를 이루는 제 2 절연막(16)과 제 3 절연막(20) 사이에 오목한 형상의 골(참조부호 Ⅰ으로 표시된 부분)이 형성되는 불량이 발생된다. 상기 불량은 도 5에서 알 수 있듯이 활성영역의 제 1 산화방지막(14) 식각시에 제 3 절연막(20) 측면의 제 2 산화방지막(18)과 트랜치(t) 내부의 제 2 산화방지막(18)이 일부 함께 식각되기 때문에 발생하는 것으로, 이러한 현상은 제 1 절연막(12)과 제 3 절연막(20) 상단부를 식각해 주는 과정에서 더욱 심화된다. 이와 같이 TI의 양 에지부 소정 부분에 오목한 형상의 골이 형성될 경우, 이후 게이트 전극을 형성하기 위한 폴리실리콘막 식각 공정 진행시 이 부분에 폴리실리콘이 일부 잔존되어져 게이트 전극의 쇼트 불량(short fail)이 초래되므로, 원하지 않는 특성이 유발되는 등의 문제가 발생된다.
이를 해결하기 위하여 제 2 산화방지막(18)의 두께를 50Å 이하로 가져가게 되면 TI 형성후 실시되는 후속 산화 공정(예컨대, 이온주입용 버퍼 산화막을 형성하는 공정과 게이트 절연막을 형성하는 공정 및 게이트 전극 표면에 산화막을 형성해 주는 공정 등) 진행시 상기 산화방지막(18)을 이용하여 O2가 트랜치 측벽에 도달하는 것을 충분히 차단할 수 없게 되므로, 트랜치(t) 측벽의 실리콘이 일부 산화되어져 부피 팽창으로 인해 실리콘 기판에 스트레스가 가해지게 되고, 이로 인해 트랜치(t) 측벽의 실리콘 격자가 뒤틀리게 되어 기판 내에 디스로케이션(dislocation) 형태의 불량이 발생하게 된다. 이러한 불량이 발생될 경우, 후속 공정 진행시 정션 영역의 결함이 초래되어져 누설 전류가 야기되고, 트랜지스터의 전체적인 동작 특성이 저하되는 현상이 발생된다.
즉, 부피 팽창에 의한 스트레스를 감소시키기 위하여 도입된 제 2 산화방지막의 두께가 얇을 경우에는 트랜치(t) 측벽으로의 O2침투를 차단하기 힘들어 트랜치 측벽의 산화를 충분히 방지할 수 없게 되고, 반면 그 두께가 두꺼울 경우에는 트랜치(t) 형성시 마스크로 사용된 제 1 산화방지막(14)을 등방성 식각하는 과정에서 제 2 산화방지막이 일부 식각되어져 이 부분에 오목한 형상의 골이 형성되는 불량이 발생되므로, 그 두께 설정에 많은 어려움이 따름을 확인할 수 있다.
이에 본 발명의 목적은, TI 제조시 트랜치 내측 계면에 산화방지막(질화막 라이너)을 두껍게 형성해 주더라도 TI의 양 에지부 소정 부분에 오목한 형상의 골이 형성되지 않도록 공정을 변경해 주므로써, 게이트 전극 형성시 잔존 폴리실리콘으로 인해 야기되는 원하지 않는 특성 유발과 후속 산화 공정 진행시 발생되는 트랜치 측벽의 기판 손상을 동시에 제거할 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.
도 1 내지 도 6은 종래 반도체 소자의 소자분리방법을 도시한 공정수순도,
도 7 내지 도 12는 본 발명의 제 1 실시예에 의한 반도체 소자의 소자분리방법을 도시한 공정수순도,
도13 내지 도 18은 본 발명의 제 2 실시예에 의한 반도체 소자의 소자분리방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시예에서는, 반도체 기판 표면이 소정 부분 노출되도록, 상기 기판 상에 제 1 절연막과 제 1 산화방지막을 순차적으로 형성하는 공정과; 상기 제 1 산화방지막을 마스크로 이용하여 상기 기판의 표면 노출부를 부분식각하여 트랜치를 형성하는 공정과; 상기 트랜치 내측 계면을 따라 제 2 절연막을 형성하는 공정과; 상기 제 1 산화방지막을 소정 두께 등방성 식각하는 공정과; 식각처리된 상기 제 1 산화방지막을 포함한 상기 제 2 절연막 상에 제 2 산화방지막을 형성하는 공정과; 상기 트랜치 내부를 포함한 상기 제 2 산화방지막 상에 제 3 절연막을 형성하는 공정과; 평탄화 목적으로 상기 제 3 절연막과 상기 제 1 및 제 2 산화방지막을 소정 두께 CMP 처리하는 공정; 및 상기 제 1 산화방지막을 제거하는 공정으로 이루어진 반도체 소자 제조방법이 제공된다.
상기 목적을 달성하기 위하여 본 발명의 제 2 실시예에서는, 반도체 기판 표면이 소정 부분 노출되도록, 상기 기판 상에 제 1 절연막과 제 1 산화방지막을 순차적으로 형성하고, 그 측벽에 스페이서를 형성하는 공정과; 상기 제 1 산화방지막과 상기 스페이서를 마스크로 이용하여 상기 기판의 표면 노출부를 부분식각하여 트랜치를 형성하고, 상기 스페이서를 제거하는 공정과; 상기 트랜치 내측 계면을 따라 제 2 절연막을 형성하는 공정과; 상기 제 1 산화방지막과 상기 제 1 절연막을 포함한 상기 제 2 절연막 상에 제 2 산화방지막을 형성하는 공정과; 상기 트랜치 내부를 포함함 상기 제 2 산화방지막 상에 제 3 절연막을 형성하는 공정과; 평탄화 목적으로 상기 제 3 절연막과 상기 제 1 및 제 2 산화방지막을 소정 두께 CMP 처리하는 공정; 및 상기 제 1 산화방지막을 제거하는 공정으로 이루어진 반도체 소자 제조방법이 제공된다.
상기와 같이 반도체 소자를 제조할 경우, 트랜치 내측 계면에 산화방지막을 두껍게 형성해 주더라도 TI의 양 에지부 특정 부분(예컨대, 열산화막 재질의 제 2 절연막과 질화막 재질의 제 2 산화방지막의 경계면 상단부)에 오목한 형상의 골이 형성되는 불량이 발생하지 않게 된다. 이로 인해, 게이트 전극 형성시 원하지 않는 부위에 폴리실리콘이 잔존되는 것을 막을 수 있게 되고, 동시에 후속 산화 공정 진행시 O2가 트랜치 측벽의 실리콘 기판쪽으로 침투하는 것을 차단할 수 있게 되어 스트레스로 인해 트랜치 측벽의 기판이 손상되는 것을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 질화막 라이너인 제 2 산화방지막의 두께가 두꺼워도 TI의 양 에지부 소정 부분에 오목한 형상의 골이 형성되지 않도록 공정을 변경해 주므로써, 트랜치 형성후의 산화 공정(예컨대, 이온주입용 버퍼 산화막을 형성하는 공정과 게이트 절연막을 형성하는 공정 및 게이트 전극 표면에 산화막을 형성하는 공정 등) 진행시 O2에 의한 트랜치 측벽의 실리콘 산화를 방지할 수 있도록 하는데 주안점을 둔 기술로서, 이를 도 7 내지 도 18에 제시된 도면을 참조하여 구체적으로 살펴보면 다음과 같다.
여기서, 도 7 내지 도 12는 본 발명의 제 1 실시예에 의한 반도체 소자의 소자분리방법을 도시한 공정수순도를 나타내고, 도 13 내지 도 18은 본 발명의 제 2 실시예에 의한 반도체 소자의 소자분리방법을 도시한 공정수순도를 나타낸다.
먼저, 도 7 내지 도 12를 참조하여 본 발명의 제 1 실시예부터 살펴본다. 여기서는 편의상, 상기 공정을 제 6 단계로 구분하여 설명한다.
제 1 단계로서, 도 7에 도시된 바와 같이 반도체 기판(예컨대, 실리콘 기판)(100) 상에 열산화막 재질의 제 1 절연막(102)과 질화막 재질의 제 1 산화방지막(104)을 순차적으로 형성하고, 그 위에 비활성영역의 제 1 산화방지막(104) 표면이 노출되도록 감광막 패턴(미 도시)을 형성한다. 이때, 제 1 절연막(102)은 120 ~ 180Å의 두께로 형성되고, 제 1 산화방지막(104)은 약 1300 ~ 1700Å의 두께로 형성된다. 이어, 감광막 패턴을 마스크로 이용하여 비활성영역의 기판(100) 표면이 노출되도록 제 1 산화방지막(104)과 제 1 절연막(102)을 순차적으로 식각하고, 감광막 패턴을 제거하여 능동소자가 형성될 활성영역에만 제 1 산화방지막(104)과 제 1 절연막(102)을 남긴 뒤, 식각처리된 제 1 산화방지막(104)을 마스크로 이용하여 기판(100)의 표면 노출부를 부분식각하여 트랜치(t)를 형성한다.
이때, 상기 트랜치(t) 형성 공정은 기언급된 방법과 달리 감광막 패턴을 마스크로 이용하여 제 1 산화방지막(104)과 제 1 절연막(102)을 순차적으로 식각한 뒤, 이 상태에서 곧 바로 기판(100)의 표면 노출부를 부분식각하여 트랜치(t)를 형성하고, 이후에 감광막 패턴을 제거해 주는 방식으로 공정을 진행해 주어도 무방하다.
제 2 단계로서, 도 8에 도시된 바와 같이 트랜치(t) 내부 계면을 따라 열산화막 재질의 제 2 절연막(106)을 형성한다. 이때, 제 2 절연막(106)은 150 ~ 300Å의 두께를 가지도록 형성된다. 이와 같이 트랜치(t) 내부에 제 2 절연막(106)을 형성한 것은 트랜치(t) 형성을 위한 식각 공정 진행시 야기될 수 있는 실리콘 기판(100)의 식각면 손상을 보상하기 위함이다.
제 3 단계로서, 도 9에 도시된 바와 같이 제 1 산화방지막(104)을 소정 두께 등방성 식각하고, 상기 결과물 전면에 질화막 재질의 제 2 산화방지막(108)을 형성한다. 이때, 상기 등방성 식각 공정은 제 1 절연막(102) 상에 1/2 ~ 9/10T(여기서, T란 기 형성된 제 1 산화방지막의 총 두께를 나타낸다) 두께의 제 1 산화방지막(104)이 잔존되도록 실시되며, 제 2 산화방지막(108)은 60 ~ 150Å의 두께로 형성된다.
이와 같이 제 1 산화방지막(108)을 소정 두께 등방성 식각처리한 것은, 활성영역의 제 1 산화방지막(104) 식각시 제 2 산화방지막(108)이 일부 함께 식각되더라도 트랜치(t) 내부의 제 2 산화방지막(108)은 식각되지 않도록 하여 TI 내부에 오목한 형상의 골이 형성되는 것을 방지하기 위함이다.
여기서, 제 2 산화방지막(108)은 TI 형성후 실시되는 산화 공정중에 트랜치(t) 내부를 채우는 제 3 절연막(110)을 통해 O2가 트랜치(t) 측벽에 도달하는 것을 차단시켜 주어 트랜치 측벽의 실리콘 기판이 산화되는 것을 막아주는 역할을 한다.
이어, 트랜치(t) 내부가 완전하게 채워지도록 상기 트랜치(t)를 포함한 제 2 산화방지막(108) 상에 산화막 재질의 제 3 절연막(110)을 5000 ~ 6000Å의 두께로 형성한다. 이때, 제 3 절연막(110)은 TEOS의 단층 구조나 ″USG/TEOS″의 적층 구조로 형성된다.
제 4 단계로서, 도 10에 도시된 바와 같이 CMP 공정을 이용하여 제 3 절연막(110)과 제 1 및 제 2 산화방지막(104),(108)을 소정 두께 식각하여 막질을 평탄화한다. 이때, 상기 CMP 공정은 도 10에서 알 수 있듯이 제 1 절연막(102) 상에 소정 두께의 제 1 산화방지막(104)이 잔존되도록 진행된다.
제 5 단계로서, 도 11에 도시된 바와 같이 등방성 식각 공정을 이용하여 활성영역의 제 1 산화방지막(104)을 제거한다. 이 과정에서 제 3 절연막(110) 측면의 제 2 산화방지막(108)과 제 2 절연막(106) 상면의 제 2 산화방지막(108)도 일부 함께 식각된다.
제 6 단계로서, 도 12에 도시된 바와 같이 습식 세정 공정을 이용하여 활성영역의 제 1 절연막(102)과 비활성영역의 제 3 절연막(110) 상단부 소정 부분을 식각하여 제 2 산화방지막(108)과 제 2 및 제 3 절연막(106),(110)으로 이루어진 TI를 형성하고, 기판(100) 상의 활성영역에 버퍼 산화막(미 도시)을 형성한 다음, 웰 형성용 이온주입 공정 및 문턱전압 조절용 이온주입 공정을 실시하고 버퍼 산화막을 제거해 주므로써, 소자분리공정을 완료한다.
이와 같이 소자분리공정을 진행할 경우, 질화막 라이너인 제 2 산화방지막(108)의 두께를 60 ~ 150Å로 가져가더라도 활성영역의 제 1 산화방지막(104) 제거시 트랜치(t) 내부의 제 2 산화방지막(108)은 식각되지 않으므로, TI의 양 에지부 소정 부분에 오목한 형상의 골이 형성되는 불량이 발생하지 않게 된다.
따라서, 이후 트랜지스터를 형성하기 위하여 버퍼 산화막이 제거된 부분에 게이트 절연막을 형성하고, TI를 포함한 게이트 절연막 상에 폴리실리콘막을 형성한 뒤, 이를 선택식각하여 게이트 전극을 형성하더라도 TI 상의 특정 부분에 폴리실리콘이 잔존되는 현상이 발생하지 않게 된다. 그 결과, 잔존 폴리실리콘으로 인해 초래되는 게이트 전극의 쇼트 불량을 방지할 수 있게 된다.
게다가, 이 경우에는 제 2 산화방지막(108)이 약 60 ~ 150Å의 두께를 가지므로, TI 형성후 실시되는 후속 산화 공정 진행시 상기 산화방지막(108)을 이용하여 트랜치(t) 내부에 채워진 제 3 절연막(110)으로부터 O2가 트랜치 측벽으로 침투하는 것을 충분히 차단할 수 있게 되므로, 상기 산화 공정에 의해 트랜치 측벽의 실리콘 기판이 산화되는 것을 막을 수 있게 된다.
그 결과, 트랜치(t) 측벽의 산화로 인해 야기되었던 부피 팽창에 의한 스트레스 발생을 제거할 수 있게 되므로, 후속 공정 진행시 트랜치(t) 측벽의 실리콘이 손상되는 것을 막을 수 있게 되어 트랜지스터의 동작 특성이 저하되는 것을 방지할 수 있게 된다.
다음으로, 도 13 내지 도 18을 참조하여 본 발명의 제 2 실시예를 살펴본다. 여기서는 편의상, 앞서 제시된 공정과 동일한 방법으로 실시되는 공정에 대해서는 간략하게만 언급하고 차별화되는 부분을 중심으로 상기 공정을 제 6 단계로 구분하여 설명한다.
제 1 단계로서, 도 13에 도시된 바와 같이 반도체 기판(예컨대, 실리콘 기판)(200) 상에 열산화막 재질의 제 1 절연막(202)과 질화막 재질의 제 1 산화방지막(204)을 순차적으로 형성하고, 그 위에 비활성영역의 제 1 산화방지막(204) 표면이 노출되도록 감광막 패턴(미 도시)을 형성한다. 이때, 제 1 절연막(202)은 120 ~ 180Å의 두께로 형성되고, 제 1 산화방지막(204)은 약 1300±1700Å의 두께로 형성된다. 이어, 감광막 패턴을 마스크로 이용하여 비활성영역의 기판(200) 표면이 노출되도록 제 1 산화방지막(204)과 제 1 절연막(202)을 순차적으로 식각하고, 감광막 패턴을 제거하여 능동소자가 형성될 활성영역에만 제 1 산화방지막(204)과 제 1 절연막(202)을 남긴 뒤, 식각처리된 제 1 산화방지막(204)과 제 1 절연막(202)을 포함한 기판(200) 상에 고온산화막 재질의 임의막을 형성하고, 이를 이방성 건식식각하여, 그 측벽에 임의막 재질의 스페이서(206)를 형성한다. 이때, 고온산화막은 400 ~ 600Å의 두께로 형성된다. 그후, 제 1 산화방지막(204)과 스페이서(206)를 마스크로 이용하여 기판(200)의 표면 노출부를 부분식각하여 트랜치(t)를 형성한다.
제 2 단계로서, 도 14에 도시된 바와 같이 상기 스페이서(106)를 제거하고, 트랜치(t) 내부 계면을 따라 열산화막 재질의 제 2 절연막(208)을 형성한다. 이때, 제 2 절연막(208)은 150 ~ 300Å의 두께를 가지도록 형성된다. 이와 같이 트랜치(t) 내부에 제 2 절연막(208)을 형성한 것은 트랜치(t) 형성을 위한 식각 공정 진행시 야기될 수 있는 실리콘 기판(200)의 식각면 손상을 보상하기 위함이다.
제 3 단계로서, 도 15에 도시된 바와 같이 제 1 산화방지막(204)과 제 1 절연막(202)을 포함한 제 2 절연막(208) 상에 질화막 재질의 제 2 산화방지막(210)을 형성한다. 이때, 제 2 산화방지막(210)은 60 ~ 150Å의 두께로 형성된다. 이어, 트랜치(t) 내부가 완전하게 채워지도록 상기 트랜치(t)를 포함한 제 2 산화방지막(210) 상에 산화막 재질의 제 3 절연막(212)을 5000 ~ 6000Å의 두께로 형성한다. 이때, 제 3 절연막(212)은 TEOS의 단층 구조나 ″USG/TEOS″의 적층 구조로 형성된다.
제 4 단계로서, 도 16에 도시된 바와 같이 CMP 공정을 이용하여 제 3 절연막(212)과 제 1 및 제 2 산화방지막(204),(210)을 소정 두께 식각하여 막질을 평탄화한다. 이때, 상기 CMP 공정은 도 16에서 알 수 있듯이 제 1 절연막(202) 상에 소정 두께의 제 1 산화방지막(204)이 잔존되도록 진행된다.
제 5 단계로서, 도 17에 도시된 바와 같이 등방성 식각 공정을 이용하여 활성영역의 제 1 산화방지막(204)을 제거한다. 이 과정에서 제 3 절연막(212) 측면의 제 2 산화방지막(210)과 제 2 절연막(208) 상면의 제 2 산화방지막(210)도 일부 함께 식각된다.
제 6 단계로서, 도 18에 도시된 바와 같이 습식 세정 공정을 이용하여 활성영역의 제 1 절연막(202)과 비활성영역의 제 3 절연막(212) 상단부 소정 부분을 식각하여 제 2 산화방지막(210)과 제 2 및 제 3 절연막(208),(212)으로 이루어진 TI를 형성하고, 기판(200) 상의 활성영역에 버퍼 산화막(미 도시)을 형성한 다음, 웰 형성용 이온주입 공정 및 문턱전압 조절용 이온주입 공정을 실시하고 버퍼 산화막을 제거해 주므로써, 소자분리공정을 완료한다.
이 경우 역시, 질화막 라이너인 제 2 산화방지막(210)의 두께를 60 ~ 150Å로 가져가더라도 활성영역의 제 1 산화방지막(204) 제거시 트랜치(t) 내부의 제 2 산화방지막(210)은 식각되지 않으므로, TI의 양 에지부 소정 부분에 오목한 형상의 골이 형성되는 불량이 발생하지 않게 된다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식으로 그 변형이나 개량이 가능함은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 트랜치 내측 계면에 형성되는 산화방지막(질화막 라이너)의 두께를 두껍게 가져가더라도 TI의 양 에지부 소정 부분에 오목한 형상의 골이 형성되지 않으므로, 1) 게이트 전극을 형성하기 위한 식각 공정 진행시 폴리실리콘이 잔존되는 것을 막을 수 있게 되어 잔존 폴리실리콘으로 인해 원하지 않는 특성이 유발(예컨대, 게이트 전극의 쇼트 불량으로 인한 특성 유발)되는 것을 막을 수 있게 되고, 2) TI 형성후 후속 산화 공정을 진행하더라도 제 2 산화방지막을 이용하여 트랜치 측벽이 산화되는 것을 충분히 막을 수 있게 되므로, 트랜치(t) 측벽의 실리콘 기판이 손상되는 것을 방지할 수 있게 된다.

Claims (19)

  1. 반도체 기판상의 활성영역에 제 1 절연막과 제 1 산화방지막을 순차적으로 형성하는 공정과;
    상기 제 1 산화방지막을 마스크로 이용하여 상기 기판의 표면 노출부를 부분식각하여 트랜치를 형성하는 공정과;
    상기 트랜치 내측 계면을 따라 제 2 절연막을 형성하는 공정과;
    상기 제 1 산화방지막을 소정 두께 등방성 식각하는 공정과;
    식각처리된 상기 제 1 산화방지막을 포함한 상기 제 2 절연막 상에 제 2 산화방지막을 형성하는 공정과;
    상기 트랜치 내부를 포함한 상기 제 2 산화방지막 상에 제 3 절연막을 형성하는 공정과;
    평탄화 목적으로 상기 제 3 절연막과 상기 제 1 및 제 2 산화방지막을 소정 두께 CMP 처리하는 공정; 및
    상기 제 1 산화방지막을 제거하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1항에 있어서, 상기 제 1 절연막은 120 ~ 180Å 두께의 열산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1항에 있어서, 상기 제 2 절연막은 150 ~ 300Å 두께의 열산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제 1항에 있어서, 상기 제 1 산화방지막은 1300±1700Å 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제 1항에 있어서, 상기 제 2 산화방지막은 60 ~ 150Å 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제 1항에 있어서, 상기 제 1 산화방지막은 1/2 ~ 9/10T(여기서, T란 기 형성된 제 1 산화방지막의 총 두께를 나타낸다) 두께 잔존되도록 등방성 식각하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제 1항에 있어서, 상기 제 3 절연막은 5000 ~ 6000Å 두께의 산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제 7항에 있어서, 상기 산화막은 TEOS의 단층 구조나 ″USG/TEOS″의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제 1항에 있어서, 상기 제 1 산화방지막은 등방성 식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 반도체 기판상의 활성영역에 제 1 절연막과 제 1 산화방지막을 순차적으로 형성하고, 그 측벽에 스페이서를 형성하는 공정과;
    상기 제 1 산화방지막과 상기 스페이서를 마스크로 이용하여 상기 기판의 표면 노출부를 부분식각하여 트랜치를 형성하고, 상기 스페이서를 제거하는 공정과;
    상기 트랜치 내측 계면을 따라 제 2 절연막을 형성하는 공정과;
    상기 제 1 산화방지막과 상기 제 1 절연막을 포함한 상기 제 2 절연막 상에 제 2 산화방지막을 형성하는 공정과;
    상기 트랜치 내부를 포함함 상기 제 2 산화방지막 상에 제 3 절연막을 형성하는 공정과;
    평탄화 목적으로 상기 제 3 절연막과 상기 제 1 및 제 2 산화방지막을 소정 두께 CMP 처리하는 공정; 및
    상기 제 1 산화방지막을 제거하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제 10항에 있어서, 상기 제 1 절연막은 120 ~ 180Å 두께의 열산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  12. 제 10항에 있어서, 상기 제 1 산화방지막은 1300 ~ 1700Å 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  13. 제 10항에 있어서, 상기 스페이서는
    상기 제 1 절연막과 상기 제 1 산화방지막을 포함한 상기 기판 상에 소정 두께의 임의막을 형성하는 공정과;
    상기 임의막을 이방성 건식식각하는 공정을 거쳐 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  14. 제 13항에 있어서, 상기 임의막은 400 ~ 600Å 두께의 고온산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  15. 제 10항에 있어서, 상기 제 2 절연막은 150 ~ 300Å 두께의 열산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  16. 제 10항에 있어서, 상기 제 2 산화방지막은 60 ~ 150Å 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  17. 제 10항에 있어서, 상기 제 3 절연막은 5000 ~ 6000Å 두께의 산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  18. 제 17항에 있어서, 상기 산화막은 TEOS의 단층 구조나 ″USG/TEOS″의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  19. 제 10항에 있어서, 상기 제 1 산화방지막은 등방성 식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
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