KR20010046211A - 반도체 소자 제조방법 - Google Patents

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Abstract

STI(shallow trench isolation) 에지부에서의 홈 발생을 억제하여 트랜지스터의 동작 특성 저하를 막을 수 있도록 한 반도체 소자 제조방법이 개시된다.
이를 위하여 본 발명에서는, 필드영역이 노출되도록 반도체 기판 상의 액티브영역에 게이트 산화막과 폴리실리콘막 및 산화방지막을 순차적으로 형성하는 단계와; 상기 기판의 표면 노출부를 일정 두께 식각하여 상기 기판 내에 트랜치를 형성하는 단계와; 산화 공정을 이용하여 상기 트랜치의 내측 계면을 포함한 상기 폴리실리콘막의 측면에 산화막 라이너를 형성하는 단계와; 상기 결과물 전면에 질화막 라이너를 형성하는 단계와; 상기 트랜치 내부가 충분히 채워지도록 상기 질화막 라이너 상에 절연막을 형성하는 단계와; 상기 기판 상의 액티브영역에 상기 산화방지막이 소정 두께 잔존하도록 상기 절연막을 평탄화하여 상기 트랜치 내에 STI를 형성하는 단계와; 상기 잔존 산화방지막을 제거하는 단계와; 웰 형성용 이온주입 공정과 문턱전압 조절용 이온주입 공정을 실시하는 단계; 및 상기 결과물 전면에 게이트 금속막을 형성하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.

Description

반도체 소자 제조방법{method for fabricating semiconductor device}
본 발명은 STI(shallow trench isolation) 에지부에서의 홈 발생을 억제하여 트랜지스터의 동작 특성이 저하되는 것을 막을 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 소자 제조시 미세 패턴이 요구되어졌고, 트랜지스터의 채널 길이(channel length)와 소자분리(isolation)를 위한 필드 산화막의 폭(width) 또한 줄어들게 되었다. 이에 따라, 소자분리방법도 로커스(LOCOS)법, 모디파이드 로커스(MODIFIED LOCOS)법, TI(trench isolation)법 등과 같은 다양한 기술들이 개발되게 되었다.
이중, 로커스 기술은 열산화 공정 진행시 액티브영역쪽으로 치고 들어와 성장되는 산화막의 버즈 빅(bird's beak) 현상 유발로 인해 액티브영역의 사이즈가 줄어들게 되어 게이트 산화막의 두께 조절이 용이하지 않다는 단점을 지니므로, 그 적용에 있어 많은 제약이 따르고 있는 상태이다.
따라서, 현재는 소자분리시 실리콘 기판을 국부적으로 식각해 내어 트랜치를 형성한 후, 절연막(예컨대, 산화막)을 증착하고, 에치 백(etch back) 공정이나 CMP(chemical mechanical polishing) 공정을 이용하여 액티브영역 위의 절연막을 식각해 주어 필드영역에만 절연막이 남도록 하는 TI(trench isolation) 기술이 주로 이용되고 있다.
도 1a 내지 도 1f에는 TI 기술을 적용한 종래의 반도체 소자분리방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다.
도 1a에 도시된 바와 같이, 반도체 기판(예컨대, 실리콘 기판)(10) 상에 열산화막 재질의 패드 산화막(12)과 SiN 재질의 산화방지막(14)을 순차적으로 형성한다.
도 1b에 도시된 바와 같이, 필드영역으로 사용되어질 부분의 산화방지막(14) 표면이 노출되도록 상기 산화방지막(14) 상에 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 산화방지막(14)과 패드 산화막(12)을 순차 식각한 다음, 감광막 패턴을 제거하여 능동소자가 형성될 액티브영역에만 산화방지막(14)과 패드 산화막(12)을 남긴다. 이어, 식각처리된 산화방지막(14)을 마스크로 이용하여 상기 기판(10)의 표면 노출부를 일정 두께 식각하여 트랜치(t)를 형성한다.
도 1c에 도시된 바와 같이, 산화(oxidation) 공정을 통해 트랜치(t)의 내부 계면을 따라 산화막 라이너(16)를 형성한다. 이와 같이 트랜치(t) 내부에 산화막 라이너(16)를 별도 형성한 것은 트랜치(t) 형성을 위한 식각 공정 진행시 야기될 수 있는 실리콘 기판(10)의 식각면 손상을 보상하기 위함이다. 이어, 상기 결과물 전면에 결함(defect) 억제를 위한 질화막 라이너(18)를 형성하고, 트랜치(t) 내부가 충분히 채워지도록 상기 트랜치(t)를 포함한 질화막 라이너(18) 상에 USG 재질의 절연막(20)을 형성한다.
도 1d에 도시된 바와 같이 액티브영역 상에 소정 두께의 산화방지막(14)이 잔존하도록 상기 절연막을 CMP 처리하여 기판 전체를 평탄화한다. 이 과정에서 질화막 라이너(18)도 일부 함께 식각된다.
도 1e에 도시된 바와 같이, 등방성 식각 공정을 이용하여 액티브영역의 산화방지막(14)을 제거한다. 이 과정에서 절연막(20) 상단의 질화막 라이너(18)도 일부 함께 식각된다.
도 1f에 도시된 바와 같이 습식식각법으로 액티브영역의 패드 산화막(12)을 제거하여, 질화막 라이너(18)와 산화막 라이너(16) 및 절연막(20)으로 이루어진 STI를 형성하고, 기판(10) 상의 액티브영역에 버퍼 산화막(미 도시)을 형성한 다음, 웰(well) 형성용 이온주입 공정 및 문턱전압(Vth) 조절용 이온주입 공정을 실시하고, 상기 버퍼 산화막을 제거한다.
이와 같이, STI를 형성한 이후에 웰 형성용 이온주입 공정 및 문턱전압 조절용 이온주입 공정을 실시한 것은 산화막 라이너(16)나 절연막(20) 형성시 수반되는 어닐(anneal) 공정으로 인해 도판트(dopant)(예컨대, 보론)의 세그리게이션(segregation)과 재분배(redistribution)가 일어나므로 이를 방지하기 위함이다. 이어, 기판(10) 상의 액티브영역에 게이트 산화막(22)을 형성하고, 상기 결과물 전면에 폴리실리콘 재질의 게이트 금속막(24)을 형성하므로써, 소자분리공정을 완료한다. 패드 산화막(12)과 버퍼 산화막을 제거하는 과정에서 필드영역의 절연막(20)도 일부 함께 식각이 이루어지게 되므로, 소자분리공정이 완료되면 도시된 바와 같이 STI의 단차가 초기 상태보다 많이 낮아지게 된다.
그러나, 이러한 일련의 제조 공정을 통해 STI를 제조할 경우에는 소자 제조시 다음과 같은 문제가 발생하게 된다.
액티브영역의 산화방지막(14)을 제거하는 과정에서 트랜치(t) 내부의 질화막 라이너(18)가 일부 함께 식각되어져 리세스(recess)되므로, 액티브영역과 필드영역의 경계면상에서 STI를 이루는 절연막(20)과 산화막 라이너(16) 사이에 오목한 형상의 홈(grooving)(g)이 만들어지는 불량이 발생된다.
상기 홈(g)은 후속의 산화막 제거 공정(예컨대, 패드 산화막(12)을 제거하는 공정이나 버퍼 산화막을 제거하는 공정 등)이나 세정 공정을 거치는 과정에서 더욱 심화되어 그 크기가 더욱 커지게 되는데, 이는 상기 공정들을 거치는 과정에서 리세스된 질화막(18)의 틈을 타고 케미컬이 침투되어져 질화막 라이너(18) 근방의 절연막(20)과 산화막 라이너(16)가 일부 함께 소모(consume)되기 때문이다. 도 1e 및 도 1f에는 이해를 돕기 위하여 이러한 불량이 발생된 경우에 있어서의 Ⅰ 및 Ⅱ 부분을 확대 도시한 요부상세도를 제시해 놓았다.
홈(g) 형성 부위에 게이트 금속막(24)이 증착되어져 트랜지스터가 형성될 경우, 소자 구동시 필드영역과 액티브영역의 경계 부분에 전계(electric field)가 집중적으로 걸리게 되어 이 부분의 게이트 산화막(22)이 열화되는 불량이 야기되어질 뿐 아니라 심할 경우에는 트랜지스터가 마치 두 개의 Vth를 갖는 것처럼 보이는 험프(hump) 현상이 나타나게 되어 트랜지스터의 특성이 저하되는 결과가 초래되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, STI 제조시 산화방지막과 게이트 산화막 사이에 폴리실리콘막을 더 형성하되, 액티브영역의 산화방지막 제거후 남는 폴리실리콘막은 게이트 금속막의 일부로 이용하므로써, STI 에지부에서의 홈 발생을 근본적으로 억제하고, 전계 집중과 험프 현상 유발로 인해 야기되는 트랜지스터의 동작 특성 저하를 막을 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.
도 1a 내지 도 1f는 종래의 반도체 소자분리방법을 도시한 공정수순도,
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자분리방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 필드영역이 노출되도록 반도체 기판 상의 액티브영역에 게이트 산화막과 폴리실리콘막 및 산화방지막을 순차적으로 형성하는 단계와; 상기 기판의 표면 노출부를 일정 두께 식각하여 상기 기판 내에 트랜치를 형성하는 단계와; 산화 공정을 이용하여 상기 트랜치의 내측 계면을 포함한 상기 폴리실리콘막의 측면에 산화막 라이너를 형성하는 단계와; 상기 결과물 전면에 질화막 라이너를 형성하는 단계와; 상기 트랜치 내부가 충분히 채워지도록 상기 질화막 라이너 상에 절연막을 형성하는 단계와; 상기 기판 상의 액티브영역에 상기 산화방지막이 소정 두께 잔존하도록 상기 절연막을 평탄화하여 상기 트랜치 내에 STI를 형성하는 단계와; 상기 잔존 산화방지막을 제거하는 단계와; 웰 형성용 이온주입 공정과 문턱전압 조절용 이온주입 공정을 실시하는 단계; 및 상기 결과물 전면에 게이트 금속막을 형성하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.
상기 공정을 적용하여 STI를 제조할 경우, 액티브영역에 잔존된 산화방지막을 제거하는 과정에서 질화막 라이너가 일부 함께 식각되기는 하나 폴리실리콘막으로 인해 케미컬이 침투되는 출구가 기존보다 좁아져 있는 상태이고, 폴리실리콘막의 두께에 해당하는 만큼 산화방지막 두께를 낮게 가져간 상태라 액티브영역의 산화방지막을 제거하는데 걸리는 시간 또한 기존보다 감소시킬 수 있게 되므로, 종래의 경우에 비해 질화막 라이너의 리세스를 크게 억제할 수 있게 된다. 뿐만 아니라 후속 공정 진행시 별도의 패드 산화막 제거 공정과 버퍼 산화막 제거 공정이 요구되지 않으므로, 후속 공정(예컨대, 산화막 제거 공정이나 세정 공정 등)을 거치는 과정에서 야기되던 홈의 크기 증대 또한 억제할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에서 제안된 TI 기술을 적용한 반도체 소자분리방법을 도시한 공정수순도를 나타낸 것이다. 이를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다.
도 2a에 도시된 바와 같이, 희생산화 공정을 거쳐 반도체 기판(예컨대, 실리콘 기판)(100)을 세정(cleaning)하고, 상기 기판(100) 상에 게이트 산화막(102)을 형성한 다음, 그 위에 100 ~ 1000Å 두께의 폴리실리콘막(104)을 형성하고, 상기 폴리실리콘막(104) 상에 SiN이나 SiON 재질의 산화방지막(106)을 100 ~ 2000Å의 두께로 형성한다. 이와 같이, 액티브영역을 정의하기도 전에 게이트 절연막(102)을 먼저 형성한 것은 후단 공정 진행시 상기 폴리실리콘막(104)이 그대로 게이트 금속막으로 이용되기 때문이다. 이와 같이, 게이트 산화막(102)과 산화방지막(106) 사이에 폴리실리콘막(104)을 더 형성한 것은, 후속 공정 진행시 홈 발생 부위를 트랜치의 내측벽이 아닌 그 상단쪽으로 충분히 끌어 올려 주어, 액티브영역과 필드영역의 경계면 상에서 STI의 양 에지부에 홈이 발생되는 것을 막기 위함이다.
도 2b에 도시된 바와 같이, 산화방지막(106) 상에 필드영역을 한정하는 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 산화방지막(106)과 폴리실리콘막(104) 및 게이트 산화막(102)을 순차 식각하여 필드영역으로 사용되어질 부분의 기판(100) 표면을 노출시킨다. 이어, 감광막 패턴을 마스크로 이용하여 기판(100)의 표면 노출부를 일정 두께 식각하여 상기 기판(100) 내에 트랜치(t)를 형성하고, 감광막 패턴을 제거한다. 그 결과, 기판(100) 상의 액티브영역에만 산화방지막(106)과 폴리실리콘막(104) 및 게이트 산화막(102)이 남게 된다.
도 2c에 도시된 바와 같이, 트랜치(t) 형성 과정에서 야기된 실리콘 기판의 식각면 손상을 치유(curing)할 목적으로 산화 공정을 통해 트랜치(t)의 내부 계면을 따라 산화막 라이너(108)를 형성한다. 이때, 상기 산화막 라이너(108)는 트랜치(t)의 측벽 뿐만 아니라 폴리실리콘막(104)의 측벽 및 게이트 산화막(102)의 에지 부위를 따라서도 형성되므로, 후속의 세정 단계에서 케미컬로부터 게이트 산화막(108)을 보호할 수 있게 된다. 이어, 상기 결과물 전면에 결함 억제를 위한 질화막 라이너(110)를 형성하고, 트랜치(t) 내부가 충분히 채워지도록 상기 질화막 라이너(110) 상에 산화막 재질의 절연막(112)을 형성한다.
도 2d에 도시된 바와 같이, 액티브영역 상에 소정 두께의 산화방지막(106)이 잔존하도록 절연막(112)을 CMP 처리하여 기판 전체를 평탄화한다. 이 과정에서 질화막 라이너(110)도 일부 함께 식각된다. 이때, 상기 산화방지막(106)의 잔존 두께는 패턴 덴시티(pattern density) 및 후속의 세정 공정에서 야기되는 STI의 리세스 양에 따라서 적절히 조정되어야 한다.
도 2e에 도시된 바와 같이, 액티브영역에 잔존된 산화방지막(106)을 제거하여, 질화막 라이너(110)와 산화막 라이너(108) 및 절연막(112)으로 이루어진 STI를 형성한다. 이 과정에서 질화막 라이너(110)도 일부 함께 식각되기는 하나, 액티브영역 상에 놓여진 폴리실리콘막(104)으로 인해 이 두께에 해당하는 만큼의 높이를 보상받은 상태이므로, 트랜치(t) 내측벽의 질화막 라이너(110)까지 식각되는 현상은 발생되지 않는다. 도 2e의 Ⅰ에는 이해를 돕기 위하여 질화막 라이너(110)의 식각 정도를 보인 요부상세도를 제시해 놓았다. 상기 요부상세도에서 g는 질화막 라이너(110)의 식각에 의해 형성된 오목한 형상의 홈을 나타낸다. 상기 요부상세도에 의하면 질화막 라이너(110)의 식각에 의해 홈(g)이 생성되기는 하나, 홈 형성 부위가 트랜치(t)의 내측벽이 아닌 그 상단임을 확인할 수 있다.
도 2f에 도시된 바와 같이, 액티브영역에 폴리실리콘막(104)이 남아있는 상태에서 웰 형성용 이온주입 공정 및 문턱전압 조절용 이온주입 공정을 실시하고, 상기 결과물 전면에 폴리실리콘 재질의 게이트 금속막(114)을 형성하므로써, 소자분리공정을 완료한다. 도 2f의 Ⅱ에는 상기 공정 수순에 의거하여 소자분리공정을 진행한 경우에 있어서의 홈(g) 발생 정도를 보인 요부상세도가 제시되어 있다. 상기 요부상세도에 의하면, 도 2e에 제시된 공정 단계에서 발생된 홈이 더 이상의 크기 증가가 이루어지지 않음을 알 수 있다.
이와 같이 STI를 제조할 경우, 액티브영역에 잔존된 산화방지막을 제거하는 과정에서 질화막 라이너가 일부 함께 식각되기는 하나 폴리실리콘막으로 인해 케미컬이 침투되는 출구가 기존보다 좁아져 있는 상태이고, 폴리실리콘막의 두께에 해당하는 만큼 산화방지막 두께를 낮게 가져간 상태라 액티브영역의 산화방지막을 제거하는데 걸리는 시간 또한 기존보다 감소시킬 수 있게 되므로, 종래의 경우에 비해 질화막 라이너의 리세스를 크게 억제할 수 있게 된다.
게다가, 후속 공정 진행시 별도의 패드 산화막 제거 공정과 버퍼 산화막 제거 공정이 요구되지 않으므로, 후속 공정(예컨대, 산화막 제거 공정이나 세정 공정 등)을 거치는 과정에서 야기되던 홈의 크기 증대 또한 억제할 수 있게 된다.
그 결과, 필드영역과 액티브영역의 경계면에서 STI의 에지부를 따라 발생되던 홈 생성을 근본적으로 억제할 수 있게 되므로, 소자 구동시 전계 집중이나 험프 현상이 유발되는 것을 막을 수 있게 되어 트랜지스터의 동작 특성을 향상시킬 수 있게 된다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식으로 그 변형이나 개량이 가능함은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, STI 제조시 산화방지막과 게이트 산화막 사이에 폴리실리콘막을 더 형성하되, 액티브영역의 산화방지막 제거후 남는 폴리실리콘막은 게이트 금속막의 일부로 이용하므로써, STI 에지부에서의 홈 발생을 최대한 억제할 수 있게 되므로, 전계 집중과 험프 현상 유발로 인해 야기되는 트랜지스터의 동작 특성 저하를 막을 수 있게 된다.

Claims (1)

  1. 필드영역이 노출되도록 반도체 기판 상의 액티브영역에 게이트 산화막과 폴리실리콘막 및 산화방지막을 순차적으로 형성하는 단계와;
    상기 기판의 표면 노출부를 일정 두께 식각하여 상기 기판 내에 트랜치를 형성하는 단계와;
    산화 공정을 이용하여 상기 트랜치의 내측 계면을 포함한 상기 폴리실리콘막의 측면에 산화막 라이너를 형성하는 단계와;
    상기 결과물 전면에 질화막 라이너를 형성하는 단계와;
    상기 트랜치 내부가 충분히 채워지도록 상기 질화막 라이너 상에 절연막을 형성하는 단계와;
    상기 기판 상의 액티브영역에 상기 산화방지막이 소정 두께 잔존하도록 상기 절연막을 평탄화하여 상기 트랜치 내에 STI를 형성하는 단계와;
    상기 잔존 산화방지막을 제거하는 단계와;
    웰 형성용 이온주입 공정과 문턱전압 조절용 이온주입 공정을 실시하는 단계; 및
    상기 결과물 전면에 게이트 금속막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100408862B1 (ko) * 2001-06-29 2003-12-06 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR100487638B1 (ko) * 2002-11-18 2005-05-03 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100615570B1 (ko) * 2004-07-05 2006-08-25 삼성전자주식회사 둥근 활성코너를 갖는 리세스 채널 모스 트랜지스터의제조방법
CN104517884A (zh) * 2013-09-27 2015-04-15 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100408862B1 (ko) * 2001-06-29 2003-12-06 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR100487638B1 (ko) * 2002-11-18 2005-05-03 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100615570B1 (ko) * 2004-07-05 2006-08-25 삼성전자주식회사 둥근 활성코너를 갖는 리세스 채널 모스 트랜지스터의제조방법
US7462544B2 (en) 2004-07-05 2008-12-09 Samsung Electronics Co., Ltd. Methods for fabricating transistors having trench gates
CN104517884A (zh) * 2013-09-27 2015-04-15 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN104517884B (zh) * 2013-09-27 2017-11-14 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法

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