KR100487638B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판의 필드 영역에 STI 공정을 통해 상단 가장자리에 이중 프로파일의 모트가 발생된 트렌치형의 소자분리막을 형성하는 단계와, 상기 이중 프로파일의 모트가 발생된 소자분리막을 포함한 기판의 전 영역 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 충분히 빠른 산화 속도를 나타낼 수 있는 농도로 인(Phosphorous)이 도핑된 제1폴리실리콘막을 증착하는 단계와, 상기 제1폴리실리콘막 상에 상대적으로 낮은 농도로 인이 도핑된 제2폴리실리콘막을 증착하는 단계와, 상기 제2폴리실리콘막 상에 비도핑된 제3폴리실리콘막을 증착하는 단계와, 상기 제3폴리실리콘막 상에 텅스텐실리사이드막을 증착하는 단계와, 상기 텅스텐실리사이드막과 제3, 제2 및 제1폴리실리콘막, 및 게이트 산화막을 식각하여 게이트를 형성하는 단계와, 상기 기판 결과물을 열산화시켜 상기 식각시의 식각 데미지를 회복시킴과 동시에 상기 소자분리막의 모트 부위에 잔류된 제1폴리실리콘막의 잔류물을 완전히 산화시키는 단계를 포함한다. 본 발명에 따르면, 불순물의 도핑 농도를 조절하여 모드 부위에 증착된 폴리실리콘막을 전부 산화시킴으로써 게이트와 비트라인간의 전기적 쇼트를 방지할 수 있으며, 그래서, 소자 특성 저하 및 파손(fail) 발생을 방지할 수 있다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 공정시에 발생된 모트(moat) 부위에 게이트 물질이 잔류됨에 따른 소자 특성 저하 및 파손 발생을 방지하기 위한 방법에 관한 것이다.

반도체 소자를 제조함에 있어서, 소자와 소자간의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation) 공정이 이용되고 있다.

그런데, 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생되는 것과 관련해서 액티브 영역의 크기를 감소시키는 단점을 갖는 바, 집적도 측면을 고려할 때, 그 이용에 한계를 갖게 되었다.

반면, STI 공정에 의한 소자분리막은 작은 폭으로의 형성이 가능하여 액티브 영역의 크기를 확보할 수 있으며, 따라서, 현재 대부분의 반도체 소자는 작은 폭으로 형성 가능한 STI 공정을 이용해서 소자분리막을 형성하고 있다.

이하에서는 종래의 STI 공정을 이용한 소자분리막 형성방법을 간략하게 설명하도록 한다.

먼저, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성한 후, 상기 패드질화막과 패드산화막을 패터닝하여 필드 영역에 해당하는 기판 부분을 노출시킨다. 그런다음, 노출된 기판 부분을 식각하여 트렌치를 형성한 후, 식각 데미지의 회복을 위해 기판 결과물에 대해 희생 산화 공정을 수행한다.

이어서, 월 산화(wall oxidation) 공정을 행하여 트렌치 표면 상에 월 산화막을 형성한 후, 기판 결과물 상에 액티브 영역에서의 기판 실리콘이 받는 스트레스를 억제시키기 위해, 즉, 리플레쉬(Refresh) 특성을 향상시키기 위해 선형질화막을 증착하고, 연이어, 상기 선형질화막 상에 버퍼막으로서 선형산화막을 증착한다.

그 다음, 상기 트렌치를 매립하도록 기판 결과물 상에 매립 특성이 우수한 HDP(High Density Plasma)-산화막을 증착하고, 이어서, 패드질화막이 노출될 때까지 상기 HDP-산화막의 표면을 CMP(Chemical Mechanical Polishing)하여 트렌치형의 소자분리막을 형성한다.

그리고나서, 상기 패드질화막 및 패드산화막을 습식 식각하여 제거하고, 이 결과로서, 소자분리막의 형성을 완성한다.

그러나, 종래의 STI 공정을 이용한 소자분리막 형성방법에 따르면, 도 1에 도시된 바와 같이, 패드질화막의 습식 식각시에 소자분리막(5)의 상단 가장자리에서 산화막(2, 4) 및 선형질화막(3)이 식각되어 모트(moat : A)가 발생되고, 특히, 상기 선형질화막(3)이 사용됨에 따라 모트 프로파일(moat profile)은 이중으로 발생하게 되며, 이때, 액티브 영역에 인접한 부분에서 높고 깊은 슬로프(slope)를 갖는 부분이 발생하게 된다. 미설명된 도면부호 1은 실리콘 기판을 나타낸다.

이렇게 되면, 후속의 게이트 형성 공정에서 높고 깊은 슬로프를 갖는 모트 부위에 게이트 물질인 폴리실리콘이 제거되지 않고 잔류물(residue)의 형태로 남아 있게 되며, 이로 인해, 후속의 LPC(Landing Plug Contact) 및 LPP(Landing Plug Poly) 공정에서 폴리실리콘막들끼리 상호 연결됨으로써 LPC 하부에서 브릿지가 형성되어 게이트와 비트라인간에 전기적 쇼트가 발생하게 되고, 결과적으로는 소자 특성 저하는 물론 파손(fail)이 발생하게 된다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 소자분리막을 형성하기 위해 STI 공정을 그대로 적용하되 깊고 높은 슬로프의 모트 부위에 게이트 물질이 잔류됨에 따른 소자 특성 저하 및 파손 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위해, 본 발명은, 실리콘 기판의 필드 영역에 STI 공정을 통해 상단 가장자리에 이중 프로파일의 모트가 발생된 트렌치형의 소자분리막을 형성하는 단계; 상기 이중 프로파일의 모트가 발생된 소자분리막을 포함한 기판의 전 영역 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 충분히 빠른 산화 속도를 나타낼 수 있는 농도로 인(Phosphorous)이 도핑된 제1폴리실리콘막을 증착하는 단계; 상기 제1폴리실리콘막 상에 상대적으로 낮은 농도로 인이 도핑된 제2폴리실리콘막을 증착하는 단계; 상기 제2폴리실리콘막 상에 비도핑된 제3폴리실리콘막을 증착하는 단계; 상기 제3폴리실리콘막 상에 텅스텐실리사이드막을 증착하는 단계; 상기 텅스텐실리사이드막과 제3, 제2 및 제1폴리실리콘막, 및 게이트 산화막을 식각하여 게이트를 형성하는 단계; 및 상기 기판 결과물을 열산화시켜 상기 식각시의 식각 데미지를 회복시킴과 동시에 상기 소자분리막의 모트 부위에 잔류된 제1폴리실리콘막의 잔류물을 완전히 산화시키는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

여기서, 상기 제1, 제2 및 제3폴리실리콘막은 500∼550℃의 온도에서 SiH4 및 PH3 가스를 이용한 LPCVD 방식으로 증착한다.

상기 제1폴리실리콘막은 9∼10×10²⁰원자/cc의 도핑 농도 및 200∼300Å의 두께로 증착하며, 상기 제2폴리실리콘막은 1.0∼2.0×10²⁰원자/cc의 도핑 농도 및 500∼600Å의 두께로 증착하고, 그리고, 상기 제3폴리실리콘막은 불순물을 도핑하지 않으면서 100∼200Å의 두께로 증착한다.

상기 기판 결과물에 대한 열산화는 750∼800℃의 온도에서 건식 열산화 방식으로 수행한다.

본 발명에 따르면, 게이트 물질인 폴리실리콘막의 증착시에 불순물의 도핑 농도를 조절하여 모드 부위에 증착된 폴리실리콘막의 산화 속도를 증가시키고, 이를 통해, 후속 공정에서 높고 깊은 슬로프를 갖는 모트 부위에 잔류된 폴리실리콘막을 모두 산화시킴으로써, 게이트와 비트라인간의 전기적 쇼트를 방지할 수 있으며, 이에 따라, 소자 특성 저하 및 파손 발생을 방지할 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.

도 2a를 참조하면, 전술한 바와 같은 종래의 STI 공정을 그대로 적용하여 실리콘 기판(21)의 필드 영역에 트렌치형의 소자분리막(26)을 형성한다. 이 경우, 소자분리막(26)의 상단 가장자리에서 모트(A)가 발생되며, 특히, 리플레쉬 특성 향상을 위해 선형질화막(23)이 적용됨에 따라 상기 모트(A)의 프로파일은 이중으로 발생된다. 그 다음, 상단 가장자리에 모트(A)가 발생된 소자분리막(26)을 포함한 기판(21)의 전 영역 상에 열산화 공정을 통해 게이트 산화막(27)을 형성한다.

미설명된 도면부호 22는 월 산화막, 그리고, 24는 선형산화막을 나타낸다.

도 2b를 참조하면, 게이트 산화막(27) 상에 500∼550℃의 온도에서 SiH4 및 PH3 가스를 이용한 LPCVD(Low Pressure Chemical Vapor Deposition) 방식에 따라 게이트용 폴리실리콘막(28)을 증착한다. 이때, 상기 폴리실리콘막(28)은 그 증착시에 인-시튜(in-situ)로 인(Phosphorous)을 도핑하되, 다음과 같이 도핑 농도를 조절하여 3층 구조로 증착한다.

먼저, 초기의 제1폴리실리콘막(28a)은 200∼300Å의 두께로 증착하며, 아울러, 모트 부위에 잔류물(residue)의 형태로 남는 폴리실리콘이 완전히 산화되도록 하기 위해 9∼10×10²⁰원자/cc의 높은 불순물 농도를 갖도록 증착한다.

그 다음, 제1폴리실리콘막(28a) 상의 제2폴리실리콘막(28b)은 500∼600Å의 두께로 증착하며, 아울러, 1.0∼2.0×10²⁰원자/cc의 낮은 불순물 농도를 갖도록 증착한다.

계속해서, 제2폴리실리콘막(28b) 상의 제3폴리실리콘막(28c)은 100∼200Å의 두께로 증착하며, 아울러, 후속의 실리사이드 공정에서 유발되는 결함을 방지하기 위해 불순물이 도핑되지 않는 비도핑 폴리실리콘막의 형태로 증착한다.

도 2c를 참조하면, 3층 구조로 이루어진 게이트용 폴리실리콘막(28) 상에 텅스텐실리사이드막(WSix : 29)을 증착한다. 그런다음, 상기 텅스텐실리사이드막(29) 상에 질화막 재질의 하드마스크막(30)을 증착한 상태에서, 공지의 포토리소그라피 공정에 따라 상기 하드마스크막(30)을 식각하고, 연이어, 텅스텐실리사이드막(29)과 3층 구조의 폴리실리콘막(28) 및 게이트 산화막(27)을 식각하여 게이트(31)를 형성한다. 이때, 소자분리막(26)의 상단 가장자리에 발생된 이중 프로파일의 모트 부위에는 폴리실리콘막, 정확하게는 인이 고농도로 도핑된 제1폴리실리콘막(28a)이 잔류물(residue)의 형태로 일부 남는다.

도 2d를 참조하면, 게이트 식각 공정시의 식각 데미지를 회복시키기 상기 기판 결과물에 대해 750∼800℃의 온도에서 건식 열산화를 수행한다. 이 경우, 모트 부위에 남은 제1폴리실리콘막의 잔류물은 높은 농도로 인이 도핑되어져 있는 것과 관련해서 완전히 산화된다. 도면부호 32는 모트 부위에 남은 제1폴리실리콘막이 산화되어 형성된 산화막을 나타낸다.

자세하게, 일반적으로 높고 깊은 슬로프의 모트 부위에 남는 폴리실리콘막의 잔류물은 게이트 산화막 형성시의 열산화 공정 동안에 그 표면으로부터 대략 50Å 정도만 산화될 뿐, 그 아래는 폴리실리콘막 그대로 잔류되며, 이로 인해, 후속에서 게이트와 비트라인과의 전기적 쇼트를 유발하게 된다.

반면, 본 발명의 실시예에 있어서는 높고 깊은 슬로프의 모트 부위에 잔류물의 형태로 남는 제1폴리실리콘막이 높은 농도로 불순물이 도핑되어져 있기 때문에, 불순물 도핑 농도가 낮거나, 또는, 불순물이 도핑되지 않은 폴리실리콘막에 비해 상대적으로 빠른 산화 속도를 갖게 되며, 따라서, 게이트 형성 이후의 열산화 공정에서 상기 고농도로 도핑된 제1폴리실리콘막의 잔류물은 전부 산화된다.

그러므로, 본 발명의 경우에는 높고 깊은 슬로프의 모트 부위에 남은 제1폴리실리콘막이 완전히 산화됨으로써 후속에서 게이트와 비트라인간의 전기적 쇼트를 유발하지 않게 되며, 그래서, 소자 특성 저하 및 파손을 유발하지 않게 된다.

이후, 공지의 후속 공정을 진행하여 본 발명에 따른 반도체 소자를 완성한다.

이상에서와 같이, 본 발명은 게이트 물질인 폴리실리콘막의 불순물 도핑 농도를 조절하여 모트 부위에 남는 폴리실리콘막을 게이트 형성 이후의 열산화 공정을 통해 전부 산화시킴으로써, 상기 모트 부위에 남는 폴리실리콘막에 의한 게이트와 비트라인간의 전기적 쇼트 유발을 방지할 수 있으며, 그래서, STI 공정을 그대로 적용하면서도 소자 특성 및 신뢰성을 향상시킬 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

도 1은 종래의 STI(Shallow Trench Isolation) 공정을 적용함에 따른 문제점을 설명하기 위한 단면도.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 실리콘 기판 22 : 월 산화막

23 : 선형질화막 24 : 선형산화막

25 : HDP-산화막 26 : 소자분리막

27 : 게이트 산화막 28 : 폴리실리콘막

28a : 제1폴리실리콘막 28b : 제2폴리실리콘막

28c : 제3폴리실리콘막 29 : 텅스텐 실리사이드막

30 : 산화막

Claims (6)

1. 실리콘 기판의 필드 영역에 STI 공정을 통해 상단 가장자리에 이중 프로파일의 모트가 발생된 트렌치형의 소자분리막을 형성하는 단계;

   상기 이중 프로파일의 모트가 발생된 소자분리막을 포함한 기판의 전 영역 상에 게이트 산화막을 형성하는 단계;

   상기 게이트 산화막 상에 충분히 빠른 산화 속도를 나타낼 수 있는 농도로 인(Phosphorous)이 도핑된 제1폴리실리콘막을 증착하는 단계;

   상기 제1폴리실리콘막 상에 상대적으로 낮은 농도로 인이 도핑된 제2폴리실리콘막을 증착하는 단계;

   상기 제2폴리실리콘막 상에 비도핑된 제3폴리실리콘막을 증착하는 단계;

   상기 제3폴리실리콘막 상에 텅스텐실리사이드막을 증착하는 단계;

   상기 텅스텐실리사이드막과 제3, 제2 및 제1폴리실리콘막, 및 게이트 산화막을 식각하여 게이트를 형성하는 단계; 및

   상기 기판 결과물을 열산화시켜 상기 식각시의 식각 데미지를 회복시킴과 동시에 상기 소자분리막의 모트 부위에 잔류된 제1폴리실리콘막의 잔류물을 완전히 산화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 제1, 제2 및 제3폴리실리콘막은 500∼550℃의 온도에서 SiH4 및 PH3 가스를 이용한 LPCVD 방식으로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서, 상기 제1폴리실리콘막은 9∼10×10²⁰원자/cc의 도핑 농도 및 200∼300Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서, 상기 제2폴리실리콘막은 1.0∼2.0×10²⁰원자/cc의 도핑 농도 및 500∼600Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1 항에 있어서, 상기 제3폴리실리콘막은 불순물을 도핑하지 않으면서 100∼200Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제 1 항에 있어서, 상기 기판 결과물에 대한 열산화는 750∼800℃의 온도에서 건식 열산화 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.