KR20020001021A - 고상 에피택시를 사용한 반도체 직접회로의 트렌치소자분리 방법 - Google Patents

고상 에피택시를 사용한 반도체 직접회로의 트렌치소자분리 방법 Download PDF

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Abstract

반도체 소자의 트렌치 소자분리 방법이 개시된다. 이 방법은 반도체기판 상에 반도체기판의 활성영역을 한정하는 트렌치 영역을 형성한다. 트렌치 영역이 형성된 결과물 전면에 트렌치 영역의 단차를 따르는 콘포말한 비정질 실리콘막을 형성한다. 이어서, 열산화 공정을 거친다. 이때, 열산화공정의 램프업 과정에서 고상 에피택시얼 성장이 일어나 트렌치 영역 내부의 반도체기판과 접하는 부분의 콘포말한 비정질 실리콘은 반도체기판과 동일한 결정방향을 갖는 콘포말한 단결정 실리콘막으로 형성되고, 그외의 트렌치 식각저지막 패턴과 접하는 부분의 콘포말한 비정질 실리콘막은 원래의 상태를 유지한다. 한편, 콘포말한 비정질 실리콘막의 표면은 램프업 과정을 지나 본격적인 산화과정에서 산화막으로 성장한다. 따라서, 산화량의 정도에 따라 비정질 실리콘막, 단결정 실리콘막 및 열산화막이 공존하거나 변형된다. 이러한 원리를 이용하여, 본 발명은 비휘발성 메모리 셀 트렌지스터의 부유게이트 산화에 의한 단락현상을 방지하고 또한, 모스 트렌지스터의 트렌치 영역 상부 가장자리의 함몰현상을 방지하는 트렌치 소자분리 방법을 제공한다.

Description

고상 에피택시를 사용한 반도체 직접회로의 트렌치 소자분리 방법{METHOD OF TRENCH ISOLATION USING SOLID PHASE EPITAXY IN SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 집적회로의 트렌치 소자분리 방법에 관한 것이다.
반도체 집적회로공정에서 소자와 소자간을 전기적으로 절연분리하는 여러 공정방법중 트렌치 소자분리 방법은 활성영역잠식이 적고 평탄화에 유리하다는 장점을 가지고 있다. 따라서, 초미세 소자와 소자간 절연분리공정의 적용에 있어서 널리 사용되어 지고 있다. 트렌치 소자분리 기술은 반도체기판의 소정영역을 선택적으로 건식식각하여 활성영역을 한정하는 트렌치 영역을 형성하는 공정과 상기 트렌치 영역내에 소자분리막을 형성하는 공정으로 이루어진다. 트랜치 소자분리 방법은 비휘발성 메모리 셀 트랜지스터 또는 모스 트랜지스터의 소자간 절연분리공정에 사용되어질 수 있다.
모스 트랜지스터의 트랜치 소자분리 방법에 있어서, 상기 트렌치 영역내에 소자분리막을 형성하는 과정을 거친다. 이때, 활성영역 상의 실리콘질화막 및 산화막을 제거하는 습식식각시 트렌치 상부 가장자리가 함몰되는 현상이 발생한다. 이로인해 이 부분에서 전계가 집중되는 현상이 발생하여 모스 트랜지스터의 특성저하를 야기한다. 또한, 상기 트렌치 영역 형성과정에서 활성영역의 폭이 사진공정 및 식각공정에서 정확하게 구현되지 못하여 축소된 활성영역의 폭을 가지게 되고 이 또한, 모스 트랜지스터의 특성저하로 연결된다.
한편, 비휘발성 메모리 셀 트랜지스터의 트렌치 소자 분리 방법에 있어서, 자기정렬 트렌치 소자분리 방법이 제안된바 있다. 여기서, 상기 트렌치 영역의 측벽 및 바닥에 열산화막을 형성하는 과정에서 노출된 부유게이트(Floating Gate)의 측벽이 산화되어 비휘발성 메모리 셀 트랜지스터의 동작 특성불량을 일으킨다.
이하, 첨부한 도 1을 참조하여 비휘발성 메모리 셀 트렌지스터를 형성하기 위한 종래의 자기정렬 트렌치 소자분리 방법의 문제점을 살펴본다.
도 1을 참조하면, 반도체기판(1) 전면에 터널산화막(3), 제1 폴리실리콘막, 패드질화막(도시되지 않음)을 차례로 적층한다. 상기 패드질화막, 제1 폴리실리콘막 및 터널산화막(3)을 연속적으로 패터닝하여 반도체기판(1)의 소정영역을 노출시킨다. 상기 노출된 반도체기판(1)을 식각하여 활성영역을 한정하는 트렌치 영역(7)을 형성한다. 이에따라, 활성영역 상에 차례로 적층된 터널산화막(3), 제1 폴리실리콘 패턴 및 패드질화막 패턴이 잔존한다.
이어서, 상기 트렌치 영역(7)을 형성하는 동안 반도체기판(1)에 가해진 식각손상을 치유하기 위하여 상기 트렌치 영역(7)이 형성된 결과물을 열산화시키어 트렌치 영역(7)의 내벽에 열산화막(9)을 형성한다. 이때, 활성영역 상의 제1 폴리실리콘 패턴의 측벽에도 열산화막(9a)이 형성된다. 일반적으로, 폴리실리콘막이 열산화되는 속도는 단결정 실리콘이 열산화되는 속도보다 빠르다. 따라서, 도 1에 도시된 바와 같이 제1 폴리실리콘 패턴의 측벽에 형성된 열산화막(9a)은 트렌치 내벽에 형성된 열산화막(9)보다 두꺼우며, 활 모양의 계면 프로파일을 갖는다.
계속해서, 상기 열산화막(9,9a)이 형성된 결과물 전면에 트렌치 영역(7)을 채우는 절연막, 즉 CVD(Chemical Vapor Deposition)산화막을 형성한다. 상기 패드질화막 패턴이 노출될 때까지 상기 절연막을 평탄화시키어 트렌치 영역(7) 내에 소자분리막(11)을 형성한다. 상기 노출된 패드질화막 패턴을 제거한 다음, 그 결과물 전면에 제2 폴리실리콘막을 형성한다. 상기 제2 폴리실리콘막을 패터닝하여 상기 소자분리막(11)을 노출시키는 제2 폴리실리콘 패턴을 형성한다. 상기 제2 폴리실리콘 패턴이 형성된 결과물 전면에 게이트 층간절연막(15) 및 제3 폴리실리콘막을 형성한다.
상기 제3 폴리실리콘막, 게이트 층간절연막(15), 제2 폴리실리콘 패턴 및제1 폴리실리콘 패턴을 연속적으로 패터닝하여 상기 활성영역을 가로지르는 제어게이트 전극(17)을 형성함과 동시에, 상기 제어게이트 전극(17) 및 상기 활성영역 사이에 개재되는 부유게이트를 형성한다. 상기 부유게이트는 차례로 적층된 제1 폴리실리콘 패턴(5) 및 제2 폴리실리콘 패턴(13)으로 구성된다. 이때, 상기 제어게이트 전극들(17) 사이의 소자분리막(11)이 노출된다. 이 과정에서, 상기 열산화막(9a)의 측벽 프로파일에 기인하여 소자분리막(11)의 가장자리 하부에 제1 폴리실리콘 패턴의 잔여물로 이루어진 스트링거(5a)가 잔존한다. 상기 스트링거(5a)는 도 1에 도시된 바와 같이 서로 이웃한 부유게이트들을 서로 전기적으로 연결시킨다. 따라서, 선택되지 않은 셀이 프로그램되는 불량을 유발시킨다.
따라서 본 발명이 이루고자 하는 기술적 과제는 비휘발성 메모리 셀 트랜지스터의 부유게이트 측벽의 산화를 방지하는 트렌치 소자분리 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 하나의 기술적 과제는 모스 트렌지스터의 트렌치 영역 상부 가장자리 부분에서 발생하는 함몰현상을 방지하고, 트렌치 영역 형성과정에서 활성영역의 폭이 축소되는 문제를 해결하는 트렌치 소자분리 방법을 제공하는 데 있다.
도 1은 종래의 비휘발성 메모리 셀 트렌지스터에서 자기 정렬 트렌치 소자분리 공정시 발생하는 문제점을 예시한 입체도이다.
도 2 내지 도 6은 본 발명에 따른 비휘발성 메모리 셀 트렌지스터에서 트렌치 소자분리 공정을 순차적으로 예시한 입체도들이다.
도 7 내지 도 11은 본 발명에 따른 모스 트렌지스터에서 트렌치 소자분리 공정을 순차적으로 예시한 단면도들이다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 트렌치 식각저지막 패턴을 형성하는 단계와, 상기 노출된 반도체기판을 식각하여 활성영역을 한정하는 트렌치 영역을 형성하는 단계와, 상기 트렌치 영역이 형성된 결과물 전면에 상기 트렌치 영역의 단차를 따르는 콘포말한 실리콘막을 형성하는 단계와, 상기 실리콘막을 열산화시키어 상기 실리콘막의 표면에 열산화막을 형성하되, 상기 열산화 공정을 실시하는 동안 상기 열산화막 및 상기 반도체기판 사이에 잔존하는 상기 실리콘막을 단결정화시키는 단계 및 상기 열산화막에 의해 둘러싸여진 상기 트렌치 영역 내에 소자분리막을 형성하는 단계를 포함하는 트렌치 소자분리 방법이다.
상기 트렌치 식각저지막 패턴을 형성하는 단계는 상기 반도체기판 상에 터널산화막, 제1 폴리실리콘막 및 패드질화막을 차례로 형성하는 단계 및 상기 패드질화막, 제1 폴리실리콘막 및 터널산화막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 단계를 포함할 수 있다.
상기 트렌치 식각저지막 패턴을 형성하는 단계는 상기 반도체기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계 및 상기 패드질화막 및 패드산화막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 단계를 포함하되, 상기 소자분리막을 형성하기 전에 상기 열산화막이 형성된 결과물 전면에 콘포말한 실리콘질화막을 형성하는 단계를 더 포함할 수 있다.
이하, 도 2 내지 도 6의 첨부한 도면들을 참조하여 본 발명에 따른 비휘발성 메모리 셀 트렌지스터에서의 트렌치 소자분리 방법에 대한 바람직한 제 1 실시예를 상세히 설명하기로 한다.
도 2를 참조하면, 반도체기판(20) 상에 터널산화막(22), 제1 폴리실리콘막및 패드질화막을 차례로 형성한다. 상기 패드질화막 상에 활성영역을 한정하기 위한 감광막 패턴(28)을 형성한다. 상기 감광막 패턴(28)을 식각 마스크로 사용하여 상기 패드질화막, 제1 폴리실리콘막 및 터널산화막(22)을 연속적으로 식각하여 반도체기판(20)의 소정영역을 노출시킨다. 이어서, 상기 노출된 반도체기판(20)을 식각하여 활성영역을 한정하는 트렌치 영역(30)을 형성한다. 이에따라, 상기 활성영역 상에 차례로 적층된 터널산화막(22), 제1 폴리실리콘 패턴(24) 및 패드질화막 패턴(26)이 잔존한다. 상기 트렌치 영역(30)은 상기 감광막 패턴(28)을 제거한 후에 상기 패드질화막 패턴(26)을 식각 마스크로 사용하여 형성할 수도 있다.
도 3을 참조하면, 상기 감광막 패턴(28)을 제거한다. 상기 트렌치 영역(30)이 형성된 결과물 전면에 트렌치 영역(30)의 단차를 따르는 콘포말한 실리콘막(32)을 형성한다. 상기 콘포말한 실리콘막(32)은 콘포말한 비정질 실리콘막 또는 콘포말한 다결정 실리콘막으로 형성하는 것이 바람직하다. 상기 실리콘막(32)의 두께는 200Å이하가 바람직 하다.
상기 콘포말한 실리콘막(32)이 형성된 결과물을 건식산화법에 의해 대략 900℃ 정도의 온도에서 열산화 시킨다. 이때, 상기 콘포말한 실리콘막(32)의 전부가 콘포말한 열산화막(32a)이 되도록 산화량을 조절한다.
한편, 상기 산화량 조절에 대한 다른 방법으로 상기 콘포말한 실리콘막(32) 표면의 일부에만 열산화막(32a)을 형성할 수도 있다.
상기 제1 폴리실리콘 패턴(24)의 측벽은 상기 산화막(32a) 또는 상기 실리콘막(32)에 의해 산화가 방지된다. 또한, 상기 열산화 공정을 통해 상기반도체기판(20)의 트렌치 영역(30) 형성과정에서 발생한 격자결함등을 치유할 수 있다.
이어서, 상기 콘포말한 산화막(32a)이 형성된 결과물 전면에 트렌치 영역(30) 내부를 채우는 절연막(34)을 형성한다. 상기 절연막(34)은 단차 도포성이 우수한 CVD 산화막으로 형성하는 것이 바람직 하다.
도 4를 참조하면, 상기 패드질화막 패턴(26)이 노출될때까지 상기 절연막(34)을 CMP(Chemical Mechanical Polishing)공정으로 평탄화시키어 상기 트렌치 영역(30)에 소자분리막(34a)을 형성한다. 이어서, 상기 노출된 패드질화막 패턴(26)을 제거하여 상기 제1 폴리실리콘 패턴(24)을 노출시킨다. 상기 패드질화막 패턴(26)은 인산(H3PO4)용액을 사용하여 습식식각하는 것이 바람직 하다.
도 5를 참조하면, 상기 제1 폴리실리콘 패턴(24)이 노출된 결과물 전면에 제2 폴리실리콘막을 형성한다. 상기 제2 폴리실리콘막 상에 상기 제1 폴리실리콘 패턴과 중첩되고 상기 활성영역에 비하여 오우버사이징된 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각 마스크로 사용하여 상기 제2 폴리실리콘막을 식각하여 상기 활성영역과 중첩되고 소자분리막(34a)의 가장자리를 덮는 제2 폴리실리콘 패턴(36)을 형성한다.
도 6을 참조하면, 상기 제2 폴리실리콘 패턴(36)이 형성된 결과물 전면에 게이트 층간절연막(38)을 형성한다. 상기 게이트 층간절연막(38)은 비휘발성 메모리 셀 트랜지스터의 커플링 비율(Coupling Ratio)을 향상시키기 위하여 유전상수가 높은 물질막, 예컨대 질화막을 포함하는 유전체막으로 형성하는 것이 바람직하다. 예를 들면, 상기 게이트 층간절연막(38)은 ONO(Oxide/ Nitride/ Oxide)막으로 형성하는 것이 바람직하다.
상기 게이트 층간절연막(38)이 형성된 결과물 전면에 제3 폴리실리콘막을 형성한다. 상기 제3 폴리실리콘막, 게이트 층간절연막(38), 제2 폴리실리콘 패턴 및 제1 폴리실리콘 패턴을 연속적으로 패터닝하여 상기 활성영역을 가로지르는 제어게이트 전극(40)을 형성함과 동시에, 상기 제어게이트 전극(40) 및 상기 활성영역 사이에 개재되는 부유게이트(37)를 형성한다. 상기 부유게이트(37)는 차례로 적층된 제1 폴리실리콘 패턴(24a) 및 제2 폴리실리콘 패턴(36a)으로 구성된다.
상기 부유게이트(37) 및 제어게이트 전극(40)의 형성과정에서 상기 제어게이트 전극들(40) 사이의 상기 콘포말한 산화막(32a)에 의해 둘러싸여진 소자분리막(34a)이 노출된다. 이때, 상기 콘포말한 산화막(32a)은 수직한 프로파일을 갖고 있어 상기 부유게이트(37) 및 제어게이트 전극(40)을 형성하는 건식식각 과정에서 제1 폴리실리콘 패턴(24)의 잔여물을 형성하지 않고 부유게이트(37)가 형성되어 진다. 따라서 종래기술에서 발생하는 부유게이트 간의 단락에 의한 비휘발성 메모리 셀 트렌지스터의 동작불량을 제거할 수 있다.
이하, 도 7 내지 도 11의 첨부한 도면을 참조하여 본 발명에 따른 모스 트렌지스터에서의 트렌치 소자분리 방법에 대한 바람직한 제 2 실시예를 상세히 설명한다.
도 7를 참조하면, 반도체기판(50) 상에 패드산화막 및 패드질화막을 차례로형성한다. 상기 패드질화막 및 패드산화막을 연속적으로 패터닝하여 상기 반도체기판(50)의 소정영역을 노출시키는 패드산화막 패턴(52) 및 패드질화막 패턴(54)을 형성한다. 상기 패드산화막 패턴(52) 및 패드질화막 패턴(54)을 트렌치 식각저지막 패턴으로 사용하여 상기 노출된 반도체기판(50)을 식각하여 활성영역을 한정하는 트렌치 영역(58)을 형성한다. 이어서, 상기 트렌치 영역(58)의 단차를 따르는 콘포말한 실리콘막(56)을 형성한다. 상기 콘포말한 실리콘막(56)은 콘포말한 비정질 실리콘막 또는 콘포말한 다결정 실리콘막으로 형성하는 것이 바람직하다. 상기 실리콘막(56)의 두께는 200Å이하가 바람직 하다.
도 8를 참조하면, 상기 실리콘막(56)의 표면에 열산화막(60)을 형성한다. 상기 열산화막(60)은 건식산화법에 의해 대략 900℃ 정도의 온도에서 형성한다. 상기 건식산화법은 500℃ 내지 600℃ 사이의 램프업(Ramp up)과정을 거치게 된다. 상기 램프업 과정에서 상기 트렌치 영역(58)내 반도체기판(50)과 접하고 있는 상기 콘포말한 실리콘막(56)이 고상(Solid Phase) 에피택시얼(Epitaxial) 성장이 일어나 상기 반도체기판(50)과의 접촉면에서 부터 상기 실리콘막(56)의 표면을 향해 점차적으로 반도체기판(50)과 동일한 결정방향을 갖는 단결정 실리콘막(62)으로 성장된다. 또한, 상기 트렌치 영역(58)내 반도체기판(50)과 접하고 있지 않은 부분, 즉 트렌치 식각저지막 패턴인 패드산화막 패턴(52) 및 패드질화막 패턴(54)과 접하고 있는 실리콘막(56a)은 원래의 실리콘막(56a)을 유지한다. 이어서, 상기 램프업 과정을 지나 대략 900℃의 산화단계에서는 상기 실리콘막(56)의 표면이 산화되어 열산화막(60)을 형성한다. 이때, 상기 산화단계에서 산화량을 증대시키면 상기 반도체기판(50)과 접하고 있는 단결정 실리콘막(62)은 모두 열산화막(60)으로 형성되고, 상기 트렌치 식각저지막 패턴과 접하고 있는 실리콘막(56a)도 모두 열산화막(60)으로 형성된다. 따라서, 산화량의 조절을 통해 상기 단결정 실리콘막(62), 실리콘막(56a) 및 열산화막(60)의 형성을 변화시킬 수 있다. 상기 단결정 실리콘막(62)이 두껍게 형성되면 활성영역의 폭이 증대되는 효과를 얻을 수 있다. 즉, 종래의 기술을 따라 상기 실리콘(56)을 형성함이 없이 상기 산화공정을 진행하는 경우, 상기 활성영역의 일부분이 산화되어 활성영역의 폭이 감소된다.
도 9를 참조하면, 상기 열산화막(60)이 형성된 결과물 전면에 콘포말한 실리콘질화막(64)을 형성한다. 상기 실리콘질화막(64)을 형성하는 공정은 생략할 수도 있다.상기 실리콘질화막(64)은 후속 열처리 공정시 트렌치 영역(58)내 반도체기판(50)에 가해지는 스트레스를 완충시키기 위하여 형성한다.
상기 콘포말한 실리콘질화막(64)에 둘러싸여진 트렌치 영역(58)을 절연막(66)으로 매립한다. 상기 절연막(66)은 단차 도포성이 우수한 CVD산화막으로 형성하는 것이 바람직 하다.
상기 절연막(66)이 형성된 결과물에 상기 패드산화막 패턴(52)과 상기 절연막(66)의 습식식각비를 동일하게 유지하기 위해 고밀도화 열처리(Densification)를 실시한다.
도 10을 참조하면, 상기 고밀도화 열처리된 절연막(66)에 대하여 상기 패드질화막 패턴(54)이 노출될때까지 CMP를 실시하여 상기 트렌치 영역(58)에 트렌치 산화막(60a), 실리콘질화막 라이너(64a) 및 소자분리막(66a)을 형성한다. 상기 트렌치 식각저지막 패턴과 접하고 있는 산화되지 않은 실리콘막(56a)은 상기 소자분리막(66a) 형성과정에서 남아, 상기 패드질화막 패턴(54) 및 패드산화막 패턴(52)과 상기 트렌치 산화막(60a)사이에서 실리콘 스페이서(Spacer)(56b)가 된다.
도 11을 참조하면, 상기 활성영역 상에 노출된 패드질화막 패턴(54) 및 패드산화막 패턴(52)을 제거하여 활성영역을 노출시킨다. 상기 패드질화막 패턴(54)은 인산(H3PO4)용액을 사용하여 제거하는 것이 바람직하다. 또한, 상기 패드산화막 패턴(52)은 불산용액 또는 완충 산화막 식각용액(BOE 용액;Buffered Oxide Etchant)으로 제거하는 것이 바람직하다.
이때, 상기 실리콘 스페이서(56b)는 상기 패드질화막 패턴(54) 및 패드산화막 패턴(52)의 제거시, 상기 트렌치 산화막(60a), 실리콘질화막 라이너(64a) 및 소자분리막(66a)이 식각되어 상기 트렌치 영역(58) 상부 가장자리의 활성영역이 만나는 부분에서 함몰현상이 발생하는 것을 억제하는 역할을 한다.
상기 실리콘 스페이서(56b)의 높이 및 폭은 후속의 게이트 산화공정에서 상기 실리콘 스페이서(56b)가 모두 산화되도록 조절하는 것이 바람직 하다. 즉, 상기 실리콘 스페이서(56b)의 높이는 상기 패드산화막 패턴(52) 및 패드질화막 패턴(54)의 두께와 상기 CMP 스토퍼(Stopper)의 역할을 하는 패드질화막 패턴(54)의 정지선을 조절하는 것에 의하여 결정되어진다. 또한, 상기 실리콘 스페이서(56b)의 폭은 상기 콘포말한 실리콘막(56)의 산화량에 따라 변하여, 산화량이 많으면 상기 실리콘 스페이서(56b)의 폭이 감소하고, 산화량이 적으면 상기 실리콘 스페이서(56b)의폭은 증가한다.
상기 노출된 활성영역 상에 게이트 산화막(68)을 형성한다. 상기 게이트 산화막(68)은 열산화막으로 형성하는 것이 바람직 하다. 상기 게이트 산화막(68) 형성과정에서 상기 실리콘 스페이서(56b)는 모두 산화막으로 변한다. 결과적으로 종래의 기술에서 발생하는 상기 트렌치 영역(58) 상부 가장자리의 함몰현상이 방지된다.
상술한 바와 같이 본 발명의 바람직한 제1 실시예에 따라 트렌치 영역이 형성된 결과물 전면에 콘포말한 실리콘막을 형성함으로써, 비활성 메모리 셀 트렌지스터에서 발생하는 부유게이트의 단락현상을 방지할 수 있다.
또한, 본 발명의 바람직한 제2 실시예에 따르면, 모스 트렌지스터의 트렌치 영역 상부 가장자리의 함몰로 인해 발생하는 전계집중 현상에 의한 반도체 소자의 전기적 특성저하를 방지하는 효과와 활성영역상의 콘포말한 단결정 실리콘에 의해 활성영역의 폭이 증가하여 반도체 소자의 전기적 특성을 향상시키는 효과를 얻을 수 있다.

Claims (3)

  1. 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 트렌치 식각저지막 패턴을 형성하는 단계;
    상기 노출된 반도체기판을 식각하여 활성영역을 한정하는 트렌치 영역을 형성하는 단계;
    상기 트렌치 영역이 형성된 결과물 전면에 상기 트렌치 영역의 단차를 따르는 콘포말한 실리콘막을 형성하는 단계;
    상기 실리콘막을 열산화시키어 상기 실리콘막의 표면에 열산화막을 형성하되, 상기 열산화 공정을 실시하는 동안 상기 열산화막 및 상기 반도체기판 사이에 잔존하는 상기 실리콘막을 단결정화시키는 단계; 및
    상기 열산화막에 의해 둘러싸여진 상기 트렌치 영역 내에 소자분리막을 형성하는 단계를 포함하는 트렌치 소자분리 방법.
  2. 제 1 항에 있어서,
    상기 트렌치 식각저지막 패턴을 형성하는 단계는
    상기 반도체기판 상에 터널산화막, 제1 폴리실리콘막 및 패드질화막을 차례로 형성하는 단계; 및
    상기 패드질화막, 상기 제1 폴리실리콘막 및 상기 터널산화막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  3. 제 1 항에 있어서,
    상기 트렌치 식각저지막 패턴을 형성하는 단계는
    상기 반도체기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 및
    상기 패드질화막 및 상기 패드산화막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 단계를 포함하되, 상기 소자분리막을 형성하기 전에 상기 열산화막이 형성된 결과물 전면에 콘포말한 실리콘질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
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