KR20020077013A - 플래시 ｅ２ｐｒｏｍ 셀에 대한 활성 영역에 자체 정렬된플로팅 게이트 폴리를 형성하는 방법 - Google Patents

플래시 ｅ２ｐｒｏｍ 셀에 대한 활성 영역에 자체 정렬된플로팅 게이트 폴리를 형성하는 방법 Download PDF

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Abstract

본 발명은 전기적으로 프로그램 가능하고 소거 가능한 메모리 장치에서 활성 영역들을 절연하기 위한 방법 및 장치에 관한 것이다. 제1 절연 물질층은 기판상에 형성된다. 복수의 이격된 트렌치(trench)들은 제1 물질층, 도전성 물질층을 통해 상기 기판에 형성된다. 제 2 절연 물질층은 트렌치들의 측벽 부분들 상에 형성된다. 절연 물질의 블록(block)은 트렌치들 내에 형성된다. 트렌치들 각각에 대해, 도전성 물질층의 에지 부분은 제1 절연 물질층 위로 연장되고 소정의 간격(△)만큼 제1 절연 물질층과, 아마도 절연 물질 블록의 부분과 오버랩(overlap)한다. 트렌치들 각각에 대해, 소정의 간격(△)은 기판과 도전층에 백엔드(back end) 처리가 실행된 후에, 도전층의 에지 부분이 절연 트렌치의 측벽 부분에 정렬되도록 선택된다.

Description

플래시 Ｅ２ＰＲＯＭ 셀에 대한 활성 영역에 자체 정렬된 플로팅 게이트 폴리를 형성하는 방법{A method of forming a self-aligned floating gate poly to an active region for a flash E2PROM cell}
기술 분야
본 발명은 플로팅 게이트(floating gate) 메모리 셀들의 반도체 메모리 어레이를 형성하는 자체 정렬된(self-aligned) 방법에 관한 것으로서, 특히, 메모리 셀들이 형성되는 활성(active) 영역들 사이에 절연 영역들을 형성하는 개선된 방법에 관한 것이다.
발명의 배경
그 위에 전하(電荷)들을 저장하기 위해 플로팅 게이트(charge)들을 이용하는 비휘발성 반도체 메모리 셀들과 반도체 기판에 형성된 그와 같은 비휘발성 메모리 셀들의 메모리 어레이들은 종래기술에 잘 공지되어 있다. 전형적으로, 그와 같은 플로팅 게이트 메모리 셀들은 스플릿(split) 게이트 형태, 또는 스택형(stack) 게이트 형태, 또는 그의 결합을 가졌다.
반도체 플로팅 게이트 메모리 셀 어레이들의 제조 능력에 직면하는 문제들중 하나는 소스, 드레인, 제어 게이트, 플로팅 게이트 등과 같은 각종 성분들 뿐만아니라, 이들 성분들을 포함하는 활성 영역들 사이의 절연 영역들의 정렬에 있었다. 반도체 처리 완성의 설계 규칙이 감소함에 따라, 가장 작은 리소그래픽 특징들의 감소와 정확한 정렬의 필요성이 더 중요하게 된다. 각종 부분들의 정렬은 또한 반도체 제품의 제조의 수율(收率)을 결정한다.
자체 정렬(self-alignment)은 종래 기술에 잘 공지되어 있다. 자체 정렬은 특징들이 단계 처리에서 서로에 대해 자동으로 정렬되도록 하나 이상의 물질들을 포함하는 하나 이상의 단계들을 처리하는 동작들을 나타낸다. 따라서, 본 발명은 플로팅 게이트 메모리 셀 형태를 갖는 것과 같은 반도체 메모리 어레이에 사용된 절연 영역들의 제조를 성취하기 위해 자체 정렬 기술을 사용한다.
도 1a 및 도 1b는 메모리 어레이 반도체 장치의 활성 영역들 사이에 절연 영역들을 형성하기 위한 잘 공지된 얕은 트렌치 프로세스(STI:shallow trench process)를 도시한다. 도 1a에 도시된 바와 같이, 실리콘 이산화물("산화물") 등과 같은 제1 절연 물질(12)은 기판(10)상에 형성된다. (플로팅 게이트를 형성하기 위해 사용된) 폴리실리콘층(14)은 절연 물질층(12)의 상부에 침착된다. 실리콘 질화물층(16)("질화물")은 폴리실리콘층(14) 위에 침착된다. 그 후, 적절한 포토레지스트 물질(18)이 실리콘 질화물층(16)에 적용되고, 마스킹(masking) 단계가 어떤 영역들(스트립들(20))로부터 포토레지스트 물질을 선택적으로 제거하기 위해 실행된다. 포토레지스트 물질(18)이 제거되는 경우, 실리콘 질화물(16), 폴리실리콘(14), 하부 절연 물질(12)는 표준 에칭 기술들(즉, 이방성 에칭 프로세스)을 이용하여 병렬 스트립들(20)에서 에칭된다. 에칭은 기판(10)으로 하향 연장되는 트렌치들(22)을 형성하기 위해 계속된다. 트렌치(24)를 형성하기 위해 실리콘 기판이 에칭됨에 따라, 산화물층(12)과 폴리층(14:poly layer)이 트렌치(22) 위에 걸치는 경우에, 가느다란 측면 언더컷(slight lateral undercut)(26)이 형성된다. 포토레지스트(18)가 제거되지 않는 경우, 실리콘 질화물(16), 제1 폴리실리콘 영역(14), 하부 절연 영역(12)이 유지된다.
그 구조는 나머지 포토레지스트(18)를 제공하기 위해 더 처리되고, 그 후 (예를 들어, CMP 에칭이 뒤따르는, 산화물층을 침착함으로써) 트렌치들(22)에서 실리콘 이산화물 등과 같은 절연 물질(24)을 형성된다. 그 후, 질화물층(18)은 선택적으로 제거된다. 그 결과의 구조는 도 1b에 도시된다. 나머지 폴리실리콘층(14)과하부 제1 절연 물질(12)은 메모리 셀들이 형성되는 활성 영역들을 형성한다. 따라서, 이점에서, 기판(10)은 얕은 트렌치 절연 물질(24)로 형성되는 절연 영역들을 갖는 절연 영역들과 활성 영역들의 교대의 스트립들을 갖는다.
도 1b의 구조는 자체 정렬된 구조를 나타내며, 이 구조는 자체 정렬되지 않은 방법에 의해 형성된 구조보다 더 소형(compact)이다. 그러나, 절연이 완료된 후 메모리 셀들의 형성동안 이 구조를 이용하면 문제들이 발생할 수 있다. 도 1c는 메모리 셀 어레이 구조의 형성을 완성하기 위해 백(back) 처리 단계들이 실행된 후의 구조를 예시한다. 폴리층 손실은 이와 같은 백 처리 단계들에서 전형적이고, 그에 의해, 연장된 한 시간에 절연 트렌치(22) 위에 있도록 하는 폴리층(14)의 측면 에지들은 나중에 절연 트렌치(22)로부터 뒤로 당겨진다. 이것은 폴리층(14)의 측면 에지들과 절연 트렌치(22)의 에지들 사이의 갭(δ)을 가져오고, 노출된 기판(10)과 산화물층(12)의 부분을 남겨두고, 폴리층(14)에 의해 보호받지 않는다. 몇몇 반대의 결과들이 이 조건으로부터 발생한다. 우선, 이 구조는 활성 영역에서 실리콘 피팅(pitting)을 위한 경향이 있으며, 폴리층(14)에 의한 보호에 의지하는 처리 단계들이 갭 영역(δ)에서 산화물층(12)과 기판(10)에 손상을 주는 경향이 있다. 또한, 최종 제품의 전기적 성능은 (하부 기판의 상태들을 도전(conduction)을 제어하는 플로팅 게이트를 형성하는) 폴리층(14)이 인접하는 절연 트렌치들 사이에서 기판(10)의 전체 폭에 더 이상 도금되지 않기 때문에 역으로 작용된다. 종래의 STI 절연의 하나의 다른 결점은 폴리층 리프팅이 발생한다(즉, 스마일링 효과(smilingeffect))는 것이며, 이것은 폴리층(14)의 측면 에지들 부근의 산화물층(12)의 두께가 증가한다는 것을 의미한다. 폴리층 리프팅은 절연 트렌치 산화물(24)이 형성되기 전에 폴리층(14)이 형성되기 때문에 발생한다.
이들 문제들을 제기하는 절연 프로세스를 필요로 한다.
도 1a 및 도 1b는 반도체 메모리 장치에서 절연 스트립(isolation strip)들을 형성하는 종래의 방법의 단면도.
도 1c는 후에 추가적인 백(back) 처리 단계들이 발생하는, 종래의 절연 기술들을 사용하여 형성된 반도체 장치의 단면도.
도 2a 내지 도 2d는 메모리 어레이 반도체 장치에서의 절연 영역들의 형성을 위한, 반도체 장치의 처리에서의 다음 단계(들)을 순차적으로 도시하는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
30 : 실리콘 기판 38 : 트렌치
42 : 질화물 에지 44 : 산화물층
발명의 개요
본 발명은 폴리층을 확산 에지로 자체 정렬하는 프로세스를 이용함으로써 전술한 문제들을 해결하며, 여기에서는, 절연 영역들과 폴리층의 측면 에지들 사이에 증가된 오버랩이 형성된다. 본 발명의 프로세스는 자체 정렬된 방법으로 독립적으로 최적화될 수 있다.
본 발명은 반도체 장치에서 절연 및 활성(active) 영역들을 형성하는 자체 정렬된(self-aligned) 방법이며, 반도체 기판상에 제1 물질층을 형성하는 단계와, 상기 제1 물질층을 통해 상기 기판으로 연장되는 복수의 이격된 트렌치(trench)들을 형성하는 단계와, 상기 트렌치들의 측벽 부분들을 따라 제1 절연 물질층을 형성하는 단계와, 상기 트렌치들을 절연 물질로 채우는 단계와, 상기 기판의 부분들을 노출하기 위해 상기 제1 물질층을 제거하는 단계와, 상기 기판의 상기 노출된 부분들 상에 제2 절연 물질층을 형성하는 단계와, 상기 제2 절연 물질층 상에 도전성 물질층을 형성하는 단계를 포함한다.
본 발명의 다른 양상에서는, 전기적으로 프로그램 가능하고 소거 가능한 메모리 장치의 제조에 사용하기 위한 반도체 구조물이, 제1 도전성 형태의 반도체 물질의 기판과, 상기 기판상에 형성된 제1 절연 물질층과, 상기 제1 물질층 상에 형성된 도전성 물질층과, 상기 제1 절연 물질층, 상기 도전성 물질층을 통해 상기 기판에 형성된 복수의 이격된 트렌치(trench)들과, 상기 트렌치들의 측벽 부분들 상에 형성된 제2 절연 물질층과, 상기 트렌치들 내에 형성된 절연 물질의 블록(block)을 포함한다. 상기 트렌치들 각각에 대해, 상기 도전성 물질층의 에지 부분은 상기 제1 절연 물질층 위로 연장되고 소정의 간격(△)만큼 상기 제1 절연 물질층과 오버랩(overlap)한다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 첨부된 도면들의 검토함으로써 명료하게 될 것이다.
바람직한 실시예들의 상세한 설명
본 발명의 프로세스는 도 1a 내지 도 2d에 예시되고, 바람직하게 P 형이고 종래 기술에 잘 공지되는 반도체 기판(30)에서 시작한다. 실리콘 질화물층(32)(이하, "질화물")은 바람직하게 화학적 증착(CVD)에 의해 실리콘 기판(30) 위에 침착된다. 적절한 포토레지스트 물질(34:photo-resistant material)이 질화물층(32)에 적용되고, 마스킹(masking) 단계가 병렬의 스트립 영역들(36)로부터 포토레지스트 물질을 선택적으로 제거하기 위해 실행된다. 포토레지스트 물질(34)이 제거되는 경우, 질화물층(32)의 노출된 스트립들은 하부의 실리콘 기판(30)의 스트립들을 노출하기 위해 표준 에칭 기술(즉, 이방성 에칭 프로세스)을 이용하여 에칭된다. 그 후, 질화물층(32)을 통해 실리콘 기판(30)으로 연장되는 트렌치(trench)들(38)을 형성하기 위해 스트립들(36)에서 실리콘 에칭 프로세스가 실행된다. 트렌치들은 원래 질화물 에지(42) 및 실리콘 기판(30)에 형성된 측벽(sidewall) 부분들(39)에 의해 규정된다. 그 결과의 구조는 도 2a에 예시되고, 질화물층의 에지들(42)이 실리콘 기판(30)에 형성된 트렌치 측벽 부분들(39)을 넘어서 연장되는 가느다란 언더컷(slight undercut) 부분들(40)을 포함한다.
그 구조는 나머지 포토레지스트(34)를 제거하기 위해 더 처리된다. 그 후, 트렌치 측벽 부분들(39)을 패시베이트(passivate)함으로써 기판(30)내의 트렌치 측벽 부분들(39)을 따라 산화물층(44)을 형성하기 위해 선형 산화(linear oxidation) 프로세스가 실행된다. 이 산화 단화는 질화물층(32)의 측면 아래로 트렌치 측벽 부분들(39)을 밀어 내고, 이는 기판(10)의 트렌치들(38)을 증가시키고, 측벽 부분들(39)과 질화물층(32)의 인접하는 에지(42) 사이에 자체 정렬된 오프셋(self algined offset)을 만듦으로써 언더컷 부분들(40)을 강화한다. 그 후, 트렌치들(38)은 종래의 산화물 침착 및 평탄화(예를 들어, CMP)에 의해 산화물 블록들(46)을 형성하기 위해 산화물로 채워진다. 그 결과의 구조는 도 2b에 도시된다.
질화물 에칭(습식 또는 건식) 프로세스가 질화물층(32)을 제거하기 위해 실행된다. 그 후, 결과의 층(48)은 기판(10)의 노출된 부분들에 형성된다. 바람직하게, 절연층(48)은 절연층(48)은 산화물 침착(예를 들어, CVD)에 의해 또는 기판(30)의 노출된 면을 산화시킴으로써 형성된 산화물층이다. 그 결과의 구조는 도 2c에 도시된다.
그 후, 절연(산화물)층(48) 위에 도전층(50)이 형성되어, 그 상부면은 트렌치 산화물(46)의 상부면과 같아진다. 바람직한 실시예에서, 도전층은 폴리실리콘 침착 프로세스와 그 후의 CMP 평탄화에 의해 형성된다. 그 결과의 구조는 도 2d에 도시된다.
이제, 절연 영역들은 산화물 블록들(46)과 산화물층들(44)의 결합에 의해 규정된다. 도전층(50)의 에지들(52)이 절연 영역(즉, 산화물층(44))과 오버랩되는 강화된 오버랩 간격(△)이 있다. 이 오버랩 간격(△)의 크기는 절연 트렌치들(38)에 형성된 산화물층(44)의 제어 가능한 두께에 의해 주로 규정된다. 따라서, 오버랩 간격(△)은 나중의 백엔드(band end) 처리 동안 폴리층 손실(poly layer loss)을 방해하는 강화된 오버랩을 제공하기 위해 자체 정렬 방법으로 독립적으로 최적화되어, 일단 모든 처리 단계들이 종료하면 폴리층(50)의 에지들이 절연 영역들의 에치들에 더 양호하게 정렬된다. 또한, 폴리층(50)이 트렌치 산화물(46), 절연 산화물(48), 산화물층들(44)의 형성후에 형성되므로, 폴리 리프팅(poly lifting)이 회피된다.
본 발명은 전술한 그리고 본 명세서에 예시된 실시예에 한정되지 않지만, 첨부된 청구항들의 범위내에서 어떤 및 모든 변형들을 초래한다는 것은 물론이다. 예를 들어, 전술한 방법이 폴리실리콘을 도전 물질로서, 질화물 및 산화물을 절연 물질들로서 이용하는 것을 기술할지라도, 절절한 도전 물질 및 절연 물질들이 사용될 수 있다는 것은 종래 기술의 통상적인 기술을 갖는 사람들에게 자명하다. 또한, 산화물층(44)의 두께는 돌출(overhang) 부분(40)의 길이보다 더 작을 수 있고, 그에 의해 도전층(50)의 에지(52)도 또한 대응하는 산화물 블록(46)의 부분 위로 부분적으로 연장되거나 또는 대응하는 산화물 블록(46)과 오버랩될 것이다.
본 발명에 따르면, 폴리층을 확산 에지로 자체 정렬하는 프로세스를 이용함으로써 전기적으로 프로그램 가능하고 소거 가능한 메모리 장치에서 절연 및 활성 영역들을 효율적으로 형성할 수 있다.

Claims (9)

  1. 반도체 장치에서 절연 및 활성(active) 영역들을 형성하는 자체 정렬된(self-aligned) 방법에 있어서,
    반도체 기판상에 제1 물질층을 형성하는 단계와;
    상기 제1 물질층을 통해 상기 기판으로 연장되는 복수의 이격된 트렌치(trench)들을 형성하는 단계와;
    상기 트렌치들의 측벽 부분들을 따라 제1 절연 물질층을 형성하는 단계와;
    상기 트렌치들을 절연 물질로 채우는 단계와;
    상기 기판의 부분들을 노출하기 위해 상기 제1 물질층을 제거하는 단계와;
    상기 기판의 상기 노출된 부분들 상에 제2 절연 물질층을 형성하는 단계와;
    상기 제2 절연 물질층 상에 도전성 물질층을 형성하는 단계를 포함하는, 절연 및 활성 영역들을 형성하는 자체 정렬된 방법.
  2. 제 1 항에 있어서,
    상기 제1 절연 물질층이 형성되는 상기 트렌치들의 측벽 부분들은 상기 기판내에 위치하는, 절연 및 활성 영역들을 형성하는 자체 정렬된 방법.
  3. 제 1 항에 있어서,
    상기 트렌치들 각각에 대해, 상기 도전성 물질층은 상기 제1 절연 물질층 위로 연장되고 소정의 간격(△)만큼 상기 제1 절연 물질층과 오버랩(overlap)하는 에지 부분(edge portion)을 갖는, 절연 및 활성 영역들을 형성하는 자체 정렬된 방법.
  4. 제 1 항에 있어서,
    상기 트렌치들 각각에 대해, 상기 도전성 물질층은 상기 제1 절연 물질층 위로 연장되고 상기 제1 절연 물질층과 오버랩하는 에지 부분과, 상기 트렌치들을 소정의 간격(△)만큼 채우는 상기 절연 물질의 부분을 갖는, 절연 및 활성 영역들을 형성하는 자체 정렬된 방법.
  5. 제 1 항에 있어서,
    상기 트렌치들 각각에 대해, 상기 소정의 간격(△)은 상기 기판과 상기 도전층에 백엔드(back end) 처리가 실행된 후에, 상기 에지 부분이 상기 트렌치의 측벽에 정렬되도록 선택되는, 절연 및 활성 영역들을 형성하는 자체 정렬된 방법.
  6. 제 1 항에 있어서,
    상기 트렌치들 각각에 대해, 상기 제1 절연 물질층의 형성하는 단계는 상기 트렌치의 하부 부분의 폭을 증가시키기 위해 상기 측벽 부분들을 상기 기판으로 더 연장하는 단계를 포함하는, 절연 및 활성 영역들을 형성하는 자체 정렬된 방법.
  7. 전기적으로 프로그램 가능하고 소거 가능한 메모리 장치의 제조에 사용하기 위한 반도체 구조물에 있어서,
    제1 도전성 형태의 반도체 물질의 기판과;
    상기 기판상에 형성된 제1 절연 물질층과;
    상기 제1 물질층 상에 형성된 도전성 물질층과;
    상기 제1 절연 물질층, 상기 도전성 물질층을 통해 상기 기판에 형성된 복수의 이격된 트렌치(trench)들과;
    상기 트렌치들의 측벽 부분들 상에 형성된 제2 절연 물질층과;
    상기 트렌치들 내에 형성된 절연 물질의 블록(block)을 포함하며;
    상기 트렌치들 각각에 대해, 상기 도전성 물질층의 에지 부분은 상기 제1 절연 물질층 위로 연장되고 소정의 간격(△)만큼 상기 제1 절연 물질층과 오버랩(overlap)하는, 반도체 구조물.
  8. 제 7 항에 있어서,
    상기 트렌치들 각각에 대해, 상기 도전 물질층의 상기 에지 부분은 상기 절연 물질의 블록의 부분 위로 더 연장되고 상기 절연 물질의 블록과 오버랩하는, 반도체 구조물.
  9. 제 7 항에 있어서,
    상기 트렌치들 각각에 대해, 상기 소정의 간격(△)은 상기 기판과 상기 도전층에 백엔드 처리가 실행된 후에, 상기 에지 부분이 상기 트렌치의 측벽에 정렬되도록 선택되는, 반도체 구조물.
KR1020010057992A 2001-03-29 2001-09-19 플래시 ｅ２ｐｒｏｍ 셀의 활성 영역에 자기 정렬된 플로팅 게이트 폴리를 형성하는 방법 KR100811576B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100541554B1 (ko) * 2003-12-09 2006-01-12 삼성전자주식회사 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자
US7183161B2 (en) * 2004-09-17 2007-02-27 Freescale Semiconductor, Inc. Programming and erasing structure for a floating gate memory cell and method of making
US7094645B2 (en) * 2004-09-17 2006-08-22 Freescale Semiconductor, Inc. Programming and erasing structure for a floating gate memory cell and method of making
US7307002B2 (en) * 2005-04-04 2007-12-11 Spansion Llc Non-critical complementary masking method for poly-1 definition in flash memory device fabrication
KR100723767B1 (ko) * 2005-11-10 2007-05-30 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그 제조방법
US9368579B2 (en) * 2012-02-07 2016-06-14 The Board Of Trustees Of The Leland Stanford Junior University Selective area growth of germanium and silicon-germanium in silicon waveguides for on-chip optical interconnect applications

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5808328A (en) 1977-02-21 1998-09-15 Zaidan Hojin Handotai Kenkyu Shinkokai High-speed and high-density semiconductor memory
US4757360A (en) 1983-07-06 1988-07-12 Rca Corporation Floating gate memory device with facing asperities on floating and control gates
US4947221A (en) 1985-11-29 1990-08-07 General Electric Company Memory cell for a dense EPROM
IT1191566B (it) 1986-06-27 1988-03-23 Sgs Microelettronica Spa Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione
US4794565A (en) 1986-09-15 1988-12-27 The Regents Of The University Of California Electrically programmable memory device employing source side injection
KR910000139B1 (ko) 1986-10-27 1991-01-21 가부시키가이샤 도시바 불휘발성 반도체기억장치
US5268319A (en) 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
JP2600301B2 (ja) 1988-06-28 1997-04-16 三菱電機株式会社 半導体記憶装置およびその製造方法
US5051793A (en) 1989-03-27 1991-09-24 Ict International Cmos Technology, Inc. Coplanar flash EPROM cell and method of making same
KR940006094B1 (ko) 1989-08-17 1994-07-06 삼성전자 주식회사 불휘발성 반도체 기억장치 및 그 제조방법
US5572054A (en) 1990-01-22 1996-11-05 Silicon Storage Technology, Inc. Method of operating a single transistor non-volatile electrically alterable semiconductor memory device
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5021848A (en) 1990-03-13 1991-06-04 Chiu Te Long Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof
JP2815495B2 (ja) 1991-07-08 1998-10-27 ローム株式会社 半導体記憶装置
US5544103A (en) 1992-03-03 1996-08-06 Xicor, Inc. Compact page-erasable eeprom non-volatile memory
JP3133667B2 (ja) 1995-02-23 2001-02-13 三洋電機株式会社 スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ
US5780892A (en) 1995-03-21 1998-07-14 Winbond Electronics Corporation Flash E2 PROM cell structure with poly floating and control gates
KR0144906B1 (ko) 1995-03-31 1998-07-01 김광호 불휘발성 메모리 소자 및 그 제조방법
US5597751A (en) 1995-12-20 1997-01-28 Winbond Electronics Corp. Single-side oxide sealed salicide process for EPROMs
US5814853A (en) 1996-01-22 1998-09-29 Advanced Micro Devices, Inc. Sourceless floating gate memory device and method of storing data
US5780341A (en) 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
US6165853A (en) * 1997-06-16 2000-12-26 Micron Technology, Inc. Trench isolation method
US6306725B1 (en) * 1997-11-19 2001-10-23 Texas Instruments Incorporated In-situ liner for isolation trench side walls and method
US6008108A (en) * 1998-12-07 1999-12-28 United Microelectronics Corp. Method of fabricating a shallow-trench isolation structure in an integrated circuit
US6180467B1 (en) * 1998-12-15 2001-01-30 United Microelectronics Corp. Method of fabricating shallow trench isolation
US6091104A (en) 1999-03-24 2000-07-18 Chen; Chiou-Feng Flash memory cell with self-aligned gates and fabrication process
US6140182A (en) 1999-02-23 2000-10-31 Actrans System Inc. Nonvolatile memory with self-aligned floating gate and fabrication process
KR100281192B1 (ko) * 1999-03-04 2001-01-15 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
US6103573A (en) 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array
US6222227B1 (en) 1999-08-09 2001-04-24 Actrans System Inc. Memory cell with self-aligned floating gate and separate select gate, and fabrication process

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