KR100541554B1 - 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자 - Google Patents

플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자 Download PDF

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Abstract

플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자를 제공한다. 상기 플래쉬 메모리 소자의 제조방법은 먼저, 반도체기판 내에 소자분리막을 형성하여 활성영역을 한정하되, 상기 소자분리막은 상기 활성영역의 표면보다 높은 돌출부를 갖도록 형성되어 상기 활성영역 상에 그루브를 제공한다. 상기 그루브 내에 도전막 패턴을 형성한다. 상기 도전막 패턴을 갖는 상기 반도체기판 상에 완충막을 형성한다. 다음으로, 상기 완충막 상에 상기 활성영역을 가로지르는 라인형태의 개구부들을 갖는 산화방지막 패턴을 형성한다. 상기 개구부에 의해 노출된 상기 완충막 및 상기 도전막 패턴의 상부영역을 선택적으로 열산화시키어 상기 개구부 및 상기 활성영역의 교차지점에 마스크 산화막을 형성함과 동시에 상기 마스크 산화막에 인접한 상기 소자분리막 상에 완충 산화막을 형성한다. 상기 산화방지막 패턴을 제거한다. 상기 마스크 산화막, 상기 완충 산화막 및 상기 소자 분리막을 식각마스크로 사용하여 상기 완충막 및 상기 도전막 패턴을 식각하여 상기 활성영역 상에 부유 게이트를 형성한다.
floating gate, smile effect, self-align

Description

플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자 {method of fabricating flash memory device and flash memory device fabricated thereby}
도 1은 종래의 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 의한 분할 게이트 플래쉬 메모리 소자의 일부 평면도이다.
도 3 내지 도 10b는 본 발명의 제1 실시예에 의한 분할 게이트 플래쉬 메모리 소자의 제조방법을 설명하기 위하여 나타낸 단면도들이다.
도 11 및 도 12는 본 발명의 제2 실시예에 의한 분할게이트 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 13 및 도 14는 본 발명의 제3 실시예에 의한 분할게이트 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
본 발명은 반도체 소자의 제조방법 및 그에 의해 제조된 반도체 소자에 관한 것으로, 특히 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자에 관한 것이다.
플래쉬 메모리 소자는 전기적으로 정보를 소멸시키거나 프로그램할 수 있는 비휘발성 메모리 소자로써 최근 컴퓨터 및 디지탈 카메라등의 전자제품의 메모리 소자로써 널리 활용되고 있다. 상기 플래쉬 메모리 소자는 전하저장층으로 사용되는 부유 게이트(floating gate)와 입,출력 신호를 제어하는 제어 게이트(control gate)의 두개의 게이트를 갖는다. 또한, 상기 부유 게이트 및 상기 제어 게이트의 구조에 따라 적층 게이트(stack gate) 플래쉬 메모리 소자와 분할 게이트(split gate) 플래쉬 메모리 소자로 구분된다.
적층구조를 갖는 고집적 반도체 소자를 제조하기 위하여는 수많은 포토리소그래피 공정을 거치게 된다. 그러나 반도체 소자의 고집적화가 가속됨에 따라 상기 포토리소그래피 공정은 해상도의 한계 및 층간 오정렬(misalignment)문제로 인하여 이에 대한 개선방안이 요구되고 있다. 예를 들어, 상기 플래쉬 메모리 소자의 부유 게이트 형성 공정에 있어서, 상기 부유 게이트가 반도체기판의 활성영역에 정확히 정렬되어야 한다. 그러나, 상술한 바와 같은 포토리소그래피 공정의 한계로 인하여 요구되는 형상의 부유 게이트를 형성하기가 어려울 뿐만 아니라 하부 활성영역과의 오정렬이 발생한다. 이로 인하여 상기 플래쉬 메모리 소자를 구성하는 각 셀에 있어서 상기 부유 게이트 하부의 채널 길이(channel length)가 짧아 지거나 전혀 형성되지 않는등 셀 특성이 악화되는 문제점이 발생한다. 이러한 문제점들로 인하여 상기 부유 게이트를 상기 반도체기판의 활성영역에 정렬시키기 위한 여러가지 방안이 시도되고 있다.
반도체기판의 활성영역에 자기정렬(self-align)된 부유 게이트를 형성하는 종래의 플래쉬 메모리 소자의 제조방법이 미국특허 제 6,627,942호에 개시되어 있다.
도 1은 상기 미국특허에 개시된 종래의 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(100) 내에 활성영역(102)을 한정하는 소자분리막(104)을 형성한다. 상기 소자분리막(104)은 STI(shallow trench isolation) 공정에 의하여 형성되며 상기 반도체기판(100) 표면과 단차를 갖도록 상기 반도체 기판(100) 표면보다 높은 돌출부를 갖는다. 이후, 상기 활성영역(102) 상에 게이트 산화막(106)을 형성한다. 상기 게이트 산화막(106)을 갖는 반도체기판(100) 상의 전면에 폴리실리콘막을 형성한 후 CMP(chemical mechanical polishing)공정을 수행한다. 그 결과, 상기 활성영역(102)에 자기정렬된 폴리실리콘막 패턴(108)이 형성된다. 상기 폴리실리콘막 패턴(108)은 상기 플래쉬 메모리 소자의 부유 게이트로 사용된다.
상술한 바와 같이 종래의 플래쉬 메모리 소자의 제조방법에 의하면 활성영역 에 자기정렬된 부유 게이트를 형성할 수 있게 된다. 그러나, 상술한 방법에 의하면 후속의 산화막 형성공정에 있어서 문제점이 발생할 수 있다. 예를 들어, 분할 게이트 플래쉬 메모리 소자의 제조공정에 있어서, 상기 폴리실리콘막 패턴(108)을 형성한 후에 상기 폴리실리콘막 패턴(108)의 상부에 열산화 공정에 의한 폴리실리콘 산화막층을 형성하게 된다. 이 과정에서 상기 소자분리막(104)과 상기 폴리실리콘막 패턴(108)과의 계면(B)이 산소의 확산경로(diffusion path)로 제공될 수 있다. 그 결과, 상기 계면(B)에 인접한 상기 게이트 산화막(106)의 두께가 두꺼워지게 되는 이른바 스마일 효과(smile effect)가 발생할 수 있다. 상기 스마일 효과에 의하여 상기 게이트 산화막(106)의 두께가 불균일하게 됨에 따라 상기 분할게이트 플래쉬 메모리 소자를 구성하는 각 셀의 전기적 특성이 악화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체기판의 활성영역에 자기정렬된 부유 게이트를 형성함에 있어서 상기 부유 게이트 하부의 게이트 산화막의 두께가 불균일하게 되는 것을 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 플래쉬 메모리 소자의 제조방법에 의하여 제조된 플래쉬 메모리 소자를 제공하는데 있다.
상기 기술적 과제를 이루기 위하여 본 발명은 플래쉬 메모리 소자의 제조방법을 제공한다. 이 방법은 먼저, 반도체기판 내에 소자분리막을 형성하여 활성영 역을 한정하되, 상기 소자분리막은 상기 활성영역의 표면보다 높은 돌출부를 갖도록 형성되어 상기 활성영역 상에 그루브를 제공한다. 상기 그루브 내에 도전막 패턴을 형성한다. 상기 도전막 패턴을 갖는 상기 반도체기판 상에 완충막을 형성한다. 다음으로, 상기 완충막 상에 상기 활성영역을 가로지르는 라인형태의 개구부들을 갖는 산화방지막 패턴을 형성한다. 상기 개구부에 의해 노출된 상기 완충막 및 상기 도전막 패턴의 상부영역을 선택적으로 열산화시키어 상기 개구부 및 상기 활성영역의 교차지점에 마스크 산화막을 형성함과 동시에 상기 마스크 산화막에 인접한 상기 소자분리막 상에 완충 산화막을 형성한다. 상기 산화방지막 패턴을 제거한다. 상기 마스크 산화막, 상기 완충 산화막 및 상기 소자 분리막을 식각마스크로 사용하여 상기 완충막 및 상기 도전막 패턴을 식각하여 상기 활성영역 상에 부유 게이트를 형성한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은 플래쉬 메모리 소자를 제공한다. 상기 플래쉬 메모리 소자는 반도체기판 내에 배치되어 활성영역을 한정하되, 상기 활성영역의 상부에 그루브를 제공하도록 상기 반도체기판 표면 보다 높은 돌출부를 갖는 소자분리막을 포함한다. 상기 그루브 내에 오목한 상부면을 갖는 부유게이트가 배치된다. 상기 부유 게이트 상에 상기 부유 게이트에 정렬된 마스크 산화막이 배치된다. 상기 소자분리막 상에 상기 마스크 산화막과 연결된 완충 산화막이 배치된다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다 른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 의한 분할 게이트 플래쉬 메모리 소자의 일부 평면도이다.
도 3 내지 도 10b는 본 발명의 제1 실시예에 의한 분할 게이트 플래쉬 메모리 소자의 제조방법을 설명하기 위하여 나타낸 단면도들이다. 도 3 내지 도 10b에 있어서, 도 3, 도 4, 도 5a, 도 6a, 도 7a, 도 10a는 도 2의 Ⅰ~Ⅰ′에 따라 취해진 단면도들이고, 도 5b, 도 6b, 도 7b, 도 8, 도 9, 도 10b는 도 2의 Ⅱ~Ⅱ′에 따라 취해진 단면도들이다.
도 2 및 도 3을 참조하면, 반도체기판(300) 내에 활성영역(302)을 한정하는 소자분리막(304)을 형성한다. 상기 소자분리막(304)은 STI공정에 의하여 형성된 다. 더욱 상세하게는, 먼저, 반도체기판(300) 상에 패드산화막 및 하드마스크막을 차례로 형성한다. 상기 패드산화막은 열산화막으로 형성할 수 있으며 상기 하드마스크막은 실리콘 질화막으로 형성할 수 있다. 이어서, 통상의 포토리소그래피 공정, 절연막 증착공정 및 CMP공정을 수행하여 상기 반도체기판(300) 내에 소자분리막(304)을 형성한다. 상기 소자분리막(304)은 예를들어, HDP(high density plasma)산화막으로 형성할 수 있다. 이후, 상기 활성영역(302) 상에 잔존하는 하 드마스크막을 인산을 사용한 습식식각을 통하여 제거한다. 상기 소자분리막(304)은 상기 STI공정의 특성상 상기 반도체기판 표면보다 높은 돌출부를 갖도록 형성된다. 그 결과, 도 3에 도시한 바와 같이 상기 활성영역(302)의 상부에 상기 소자분리막(304)의 돌출부에 의하여 한정된 그루브(306)가 형성된다.
도 2 및 도 4를 참조하면, 상기 소자분리막(304)을 형성한 후에 먼저, 상기 활성영역(302) 상에 게이트 산화막(308)을 형성한다. 상기 게이트 산화막(308)은 열산화막으로 형성할 수 있다. 한편, 상기 소자분리막(304) 형성공정 중에 상기 활성영역(302) 상에 잔존하는 패드산화막을 제거하지 않고 게이트 산화막(308)으로 사용할 수 도 있다. 그러나, 통상의 습식식각 공정을 통하여 상기 잔존하는 패드산화막을 제거한 후 상술한 바와 같은 열산화막을 형성하는 것이 바람직하다. 이어서, 상기 게이트 산화막(308)을 갖는 반도체기판(300) 상의 전면에 상기 그루브 (306)를 채우도록 도전막(도시하지 않음)을 형성한다. 상기 도전막은 CVD (chemical vapor deposi tion)법에 의한 폴리실리콘막으로 형성할 수 있다. 다음으로, 상기 소자분리막(304)이 노출되도록 상기 도전막을 CMP하여 상기 그루브 (306) 내에 상기 활성영역(302)에 자기정렬된 도전막 패턴(310)을 형성한다.
도 2, 도 5a 및 도 5b를 참조하면, 먼저, 상기 도전막 패턴(310)을 갖는 반도체기판(300) 상에 완충막(buffer layer;312)을 형성한다. 본 발명의 실시예에서 상기 완충막(312)은 CVD법에 의한 폴리실리콘막으로 형성하는 것이 바람직하다. 예를 들어, 상기 폴리실리콘막은 400℃ 내지 650℃의 온도범위에서 실란(SiH4)을 실 리콘 소스로 사용한 LPCVD(low pressure chemical vapor deposition)법에 의하여 형성될 수 있다. 이어서, 상기 완충막(312) 상에 산화방지막(oxidation barrier layer;314)을 형성한다. 상기 산화방지막(314)은 실리콘 질화막으로 형성할 수 있다. 예를 들어, 상기 실리콘 질화막은 디클로로실란(SiCl2H2) 및 암모니아(NH3 )를 반응가스로 사용한 LPCVD법에 의하여 형성될 수 있다. 다음으로, 상기 산화방지막 (314)상에 포토레지스트 패턴(316)을 형성한다. 상기 포토레지스트 패턴(316)은 상기 활성영역(302)을 가로지르는 라인형태의 개구부를 갖도록 형성된다.
도 2, 도 6a 및 도 6b를 참조하면, 상기 포토레지스트 패턴(316)을 식각마스크로 사용하여 상기 포토레지스트 패턴(316)에 의하여 노출된 부분의 상기 산화방지막(314)을 이방성식각하여 제거한다. 그 결과, 상기 산화 방지막(314) 하부의 상기 완충막(312)이 노출되고 동시에 상기 포토레지스트 패턴(316) 하부에 잔존하는 산화방지막 패턴(314′)이 형성된다. 즉, 상기 산화방지막 패턴(314′)은 상기 포토레지스트 패턴(316)과 같이 상기 활성영역(302)을 가로지르는 라인형태의 개구부를 갖도록 형성된다.
도 2, 도 7a 및 도 7b를 참조하면, 먼저, 상기 포토레지스트 패턴(316)을 제거한다. 이어서, 상기 산화방지막 패턴(314′)을 마스크로 사용하여 상기 노출된 부분의 상기 완충막(312) 및 상기 완충막(312) 하부의 상기 도전막 패턴(310)의 상부영역을 선택적으로 산화시킨다. 상기 산화공정은 800℃ 내지 1000℃의 온도범위에서 수행되는 열산화 공정인 것이 바람직하다. 이 과정에서, 상기 완충막(312)은 상기 소자분리막(304) 및 상기 도전막 패턴(310)의 계면을 통해 산소가 침투하여 상기 소자분리막(304)과 인접한 부분의 상기 게이트 산화막(308)이 두꺼워 지는 현상을 억제하는 역할을 한다. 상기 열산화 공정을 수행한 결과 상기 산화방지막 패턴(314′)에 의해 형성된 개구부 및 상기 활성영역(302)의 교차지점에 마스크 산화막(318a)이 형성된다. 즉, 상기 산화방지막 패턴(314′)에 의하여 노출된 부분의 상기 도전막 패턴(310)의 상부에 마스크 산화막(318a)이 형성된다. 동시에 상기 산화방지막 패턴(314′)에 의하여 노출된 부분의 상기 소자분리막(304) 상에 상기 마스크 산화막(318a)과 연결된 완충 산화막(buffer oxide layer;318b)이 형성된다. 본 발명의 실시예에서 상기 마스크 산화막(318a) 및 완충 산화막(318b)은 폴리실리콘 산화막이다. 한편, 상기 열산화 공정은 적어도 상기 소자분리막(304) 상의 상기 완충막(312)이 완전히 산화되어 상기 소자분리막(304) 양옆의 상기 도전막 패턴 (310)이 서로 격리될 수 있도록 충분히 수행되는 것이 바람직하다.
도 2 및 도 8을 참조하면, 상기 마스크 산화막(318a) 및 상기 완충 산화막(318b)을 형성한 후에 마스크로 사용된 상기 산화방지막 패턴(314′)을 제거한다. 그 결과, 상기 산화방지막 패턴(314′) 하부의 상기 완충막(312)이 노출된다. 본 발명의 실시예에서 상기 산화방지막 패턴(314′)은 실리콘 질화막으로 형성되며 인산을 식각액으로 사용한 습식식각에 의하여 제거할 수 있다.
도 2 및 도 9를 참조하면, 상기 산화방지막 패턴(314′)을 제거한 후에 상기 마스크 산화막(318a), 상기 소자분리막(304) 및 상기 완충 산화막(318b)을 식각마스크로 사용하여 상기 완충막(312) 및 상기 도전막 패턴(310)을 차례로 이방성식각 하여 제거한다. 그 결과, 상기 마스크 산화막(318a)에 자기정렬된 부유 게이트 (320)가 상기 활성영역(302) 상에 형성된다.
상술한 바와 같이 본 발명의 실시예에 의하면, 상기 도전막 패턴(310)이 상기 활성영역(302)에 자기정렬되어 형성된다. 이후, 상기 도전막 패턴(310) 중 부유 게이트로 예정된 부분의 상부에 선택적으로 상기 마스크 산화막(318a)을 형성한 후 상기 마스크 산화막(318a)에 자기정렬된 부유 게이트(320)를 형성한다. 따라서, 본 발명의 실시예에 의한 상기 분할 게이트 플래쉬 메모리 소자는 상기 활성영역(302)에 자기정렬된 부유 게이트(320)를 갖게 되어 상기 부유 게이트(320)의 오정렬로 인한 문제를 해결할 수 있다. 또한, 상기 도전막 패턴(310) 및 상기 소자분리막(304) 상에 상기 완충막(312)을 형성함으로써 상기 마스크 산화막(318a) 형성과정에서 상기 게이트 산화막(308)이 국부적으로 두꺼워지는 현상을 방지할 수 있게 된다.
계속하여 도 2, 도 10a 및 도 10b를 참조하면, 상기 부유게이트(320)를 형성한 후에 적어도 상기 부유게이트(320)의 측벽을 덮는 게이트 층간절연막(inter- gate dielectric layer;322)을 형성한다. 상기 게이트 층간절연막(322)은 열산화막으로 형성할 수 있다. 또한, 상기 게이트 층간절연막(322)은 CVD법을 적용하여 상기 부유 게이트(320)를 갖는 상기 반도체기판 상의 전면에 콘포말하게 형성할 수도 있다. 다음으로, 상기 게이트 층간절연막(322)을 갖는 결과물 상에 콘포말한 폴리실리콘막을 형성한다. 이후 상기 폴리실리콘막을 패터닝하여 상기 부유 게이트(320)의 적어도 일측부와 중첩되도록 상기 활성영역(302)을 가로지르는 제어 게 이트(324)를 형성한다.
도 11 및 도 12는 본 발명의 제2 실시예에 의한 분할게이트 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 11을 참조하면, 상기 본 발명의 제1 실시예와 같은 공정을 수행하여 반도체기판(500) 내에 활성영역(502)을 한정하는 소자분리막(504)을 형성한다. 또한, 상기 소자분리막(504)의 돌출부에 의하여 상기 활성영역(502)의 상부에 그루브 (506)가 제공된다. 이후, 상기 활성영역(502) 상에 게이트 산화막(508)을 형성한다. 상기 게이트 산화막(508)을 갖는 반도체기판(500) 상에 도전막(도시하지 않음)을 형성한다. 상기 도전막은 폴리실리콘막으로 형성할 수 있다. 이어서, 상기 소자분리막(504)이 노출되도록 상기 도전막을 에치백한다. 그 결과 상기 그루브(506) 내에 상기 소자분리막의 상부면보다 낮고 오목한 상부면 프로파일을 갖는 도전막 패턴(510)이 형성된다. 다음으로, 상기 도전막 패턴(510)을 갖는 반도체기판(500) 상에 완충막(512)을 형성한다. 상기 완충막(512)은 폴리실리콘막으로 형성할 수 있다.
도 12를 참조하면, 상기 완충막(512)을 형성한 후에 상기 본 발명의 제1 실시예에서와 같은 공정을 수행하여 마스크 산화막(518a), 완충 산화막(518b) 및 부유 게이트(520)를 형성하고 잔여공정을 수행하여 분할 게이트 플래쉬 메모리 소자를 제조한다. 상술한 바와 같이 상기 도전막 패턴(510)은 리세스된 상부를 갖도록 형성된다. 따라서, 상기 마스크 산화막(518a) 형성을 위한 열산화공정을 거친 상기 부유 게이트(520)는 상기 본 발명의 제1 실시예에 의하여 형성된 부유게이트 (320)보다 더욱 첨예한 측벽 팁(tip;T)을 갖게된다. 그 결과 상기 본 발명의 제2 실시예에 의한 분할 게이트 플래쉬 메모리 소자는 더욱 향상된 소거 특성을 얻을 수 있다.
도 13 및 도 14는 본 발명의 제3 실시예에 의한 분할게이트 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 13을 참조하면, 상기 본 발명의 제1 실시예와 같은 공정을 수행하여 반도체기판(700) 내에 활성영역(702)을 한정하는 소자분리막(704)을 형성한다. 또한, 상기 소자분리막(704)의 돌출부에 의하여 상기 활성영역(702)의 상부에 그루브 (706)가 한정된다. 이후, 상기 활성영역(702) 상에 게이트 산화막(708)을 형성한다. 상기 게이트 산화막(708)을 갖는 반도체기판(700) 상의 전면에 콘포말한 제1 도전막(도시하지 않음)을 형성한다. 상기 제1 도전막은 폴리실리콘막으로 형성할 수 있다. 이후, 상기 제1 도전막을 에치백하여 상기 소자분리막(704)의 측벽을 덮는 도전막 스페이서(710a)를 형성한다.
도 14를 참조하면, 상기 도전막 스페이서(710a)를 갖는 상기 반도체기판 (700) 상의 전면에 콘포말한 제2 도전막(도시하지 않음)을 형성한다. 상기 제2 도전막은 폴리실리콘막으로 형성할 수 있다. 다음으로, 상기 소자분리막(704)이 노출되도록 상기 제2 도전막을 CMP 또는 에치백한다. 그 결과, 상기 그루브(706) 내의 상기 도전막 스페이서(710a)에 의하여 채워지고 남은 부분에 도 14에 도시한 바와 같이 리세스된 상부를 갖는 제2 도전막 패턴(710b)이 형성된다. 이후, 상기 제2 도전막 패턴(710b)을 갖는 상기 반도체기판(700) 상에 완충막(712)을 형성하고 상기 본 발명의 제1 실시예와 같은 공정들을 수행하여 분할 게이트 플래쉬 메모리 소자를 제조한다. 상술한 바와 같이 본 발명의 제3 실시예에 의하면 리세스된 상부를 갖는 제2 도전막 패턴(710b)를 형성함으로써 상기 본 발명의 제2 실시예에서와 같이 첨예한 측벽 팁을 갖는 부유게이트를 형성할 수 있게된다.
이하, 도 2, 도 10a 및 도 10b를 참조하여 본 발명의 실시예들에 의하여 제조된 분할 게이트 플래쉬 메모리 소자를 설명한다.
반도체기판(300) 내에 활성영역(302)을 한정하는 소자분리막(304)이 배치된다. 상기 소자분리막(304)은 상기 반도체기판 표면 보다 높은 돌출부를 갖는다. 상기 소자분리막(304)의 돌출부에 의하여 상기 활성영역(304)의 상부에 그루브 (306)가 한정된다. 상기 그루브(306) 내에 오목한 상부면을 갖는 부유 게이트 (320)가 배치된다. 상기 부유게이트(320)는 폴리실리콘일 수 있다. 적어도 상기 부유게이트(320) 및 상기 활성영역(302)의 반도체기판 사이에 게이트 산화막(308)이 개재된다. 상기 부유게이트(320) 상에 상기 부유게이트(320)에 정렬된 마스크 산화막(318a)이 배치된다. 또한, 상기 마스크 산화막(318a)과 인접한 상기 소자분리막(304) 상에 상기 마스크 산화막(318a)과 연결된 완충 산화막(318b)이 배치된 다. 본 발명의 실시예에 있어서, 상기 마스크 산화막(318a) 및 상기 완충 산화막 (318b)은 폴리실리콘 산화막일 수 있다. 또한, 적어도 상기 부유 게이트(320)의 노출된 측벽을 덮도록 게이트 층간절연막(322)이 배치된다. 상기 게이트 층간절연막(322)은 열산화막일 수 있다. 상기 부유게이트(320)의 적어도 일측부와 중첩되고 상기 활성영역(302)을 가로지르도록 제어게이트(324)가 배치된다. 상기 제어게 이트(324)는 폴리실리콘일 수 있다.
상술한 바와 같이 본 발명에 의하면 활성영역에 자기정렬된 부유 게이트를 형성함에 있어서 상기 부유 게이트 하부의 게이트 절연막의 두께가 불균일하게 되는 것을 방지할 수 있는 플래쉬 메모리 소자를 제조할 수 있게 된다. 또한, 첨예한 측벽 팁을 갖는 부유게이트를 형성함으로써 향상된 소거특성을 갖는 플래쉬 메모리 소자를 제조할 수 있게 된다.

Claims (20)

  1. 반도체기판 내에 소자분리막을 형성하여 활성영역을 한정하되, 상기 소자분리막은 상기 활성영역의 표면보다 높은 돌출부를 갖도록 형성되어 상기 활성영역 상에 그루브를 제공하고,
    상기 그루브 내에 도전막 패턴을 형성하고,
    상기 도전막 패턴을 갖는 상기 반도체기판 상에 완충막을 형성하고,
    상기 완충막 상에 상기 활성영역을 가로지르는 라인형태의 개구부를 갖는 산화방지막 패턴을 형성하고,
    상기 개구부에 의해 노출된 상기 완충막 및 상기 도전막 패턴의 상부영역을 선택적으로 열산화시키어 상기 개구부 및 상기 활성영역의 교차지점에 마스크 산화막을 형성함과 동시에 상기 마스크 산화막에 인접한 상기 소자분리막 상에 완충 산화막을 형성하고,
    상기 산화방지막 패턴을 제거하고,
    상기 마스크 산화막, 상기 완충 산화막 및 상기 소자 분리막을 식각마스크로 사용하여 상기 완충막 및 상기 도전막 패턴을 식각하여 상기 활성영역 상에 부유 게이트를 형성하는 것을 포함하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 소자분리막을 형성하는 것은 STI 구조로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 소자분리막을 형성한 후에 상기 활성영역 상에 게이트 산화막을 형성하는 것을 더 포함하는 플래쉬 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 도전막 패턴은 폴리 실리콘으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 도전막 패턴을 형성하는 것은
    상기 소자분리막을 갖는 반도체기판 상에 도전막을 형성하고,
    상기 소자분리막이 노출되도록 상기 도전막을 CMP하는 것을 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 도전막은 폴리 실리콘으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 도전막 패턴을 형성하는 것은
    상기 소자분리막을 갖는 반도체기판 상에 도전막을 형성하고,
    상기 도전막을 에치백하여 상기 소자분리막의 상부면을 노출시킴과 동시에 상기 활성영역 상에 에치백된 도전막을 남기는 것을 포함하되, 상기 에치백 공정은 상기 에치백된 도전막의 상부면이 상기 소자분리막의 상부면보다 낮고 오목한 프로파일을 갖도록 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 도전막은 폴리 실리콘으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 도전막 패턴을 형성하는 것은
    상기 소자분리막을 갖는 반도체기판 상의 전면에 콘포말한 제1 도전막을 형성하고,
    상기 도전막을 에치백 하여 상기 소자분리막의 돌출부의 측벽을 덮는 도전막 스페이서를 형성하고,
    상기 도전막 스페이서를 갖는 상기 반도체기판 상의 전면에 콘포말한 제2 도전막을 형성하고,
    상기 소자분리막이 노출되도록 상기 제2 도전막을 CMP 또는 에치백하는 것을 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 제1 도전막 및 상기 제2 도전막은 폴리 실리콘막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 완충막은 폴리 실리콘막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 산화방지막 패턴은 실리콘 질화막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 산화방지막 패턴을 형성하는 것은
    상기 완충막 상에 산화방지막을 형성하고,
    상기 산화방지막 상에 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴은 상기 활성영역을 가로지르는 라인 형태의 개구부를 갖도록 형성되고,
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 산화방지막을 식각하는 것을 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 산화방지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  15. 제 1 항에 있어서,
    상기 부유 게이트를 형성한 후에
    적어도 상기 부유 게이트의 노출된 측벽을 덮는 게이트 층간 절연막을 형성하고,
    상기 게이트 층간 절연막을 갖는 결과물 상에 상기 부유 게이트의 적어도 일측부와 중첩되도록 상기 활성영역을 가로지르는 제어 게이트를 형성하는 것을 더 포함하는 플래쉬 메모리 소자의 제조방법.
  16. 반도체기판 내에 배치되어 활성영역을 한정하되, 상기 활성영역의 상부에 그루브를 제공하도록 상기 반도체기판 표면 보다 높은 돌출부를 갖는 소자분리막;
    상기 그루브 내에 오목한 상부면을 갖도록 배치된 부유 게이트;
    상기 부유 게이트 상에 상기 부유 게이트에 정렬되어 배치된 마스크 산화막;및
    상기 마스크 산화막과 연결되어 상기 소자분리막 상에 배치된 완충 산화막을 포함하는 플래쉬 메모리 소자.
  17. 제 16 항에 있어서,
    상기 부유 게이트는 폴리 실리콘인 것을 특징으로 하는 플래쉬 메모리 소자.
  18. 제 16 항에 있어서,
    상기 마스크 산화막 및 완충 산화막은 폴리실리콘 산화막인 것을 특징으로 하는 플래쉬 메모리 소자.
  19. 제 16 항에 있어서,
    적어도 상기 부유게이트 및 상기 활성영역의 반도체기판 사이에 개재된 게이트 산화막을 더 포함하는 플래쉬 메모리 소자.
  20. 제 16 항에 있어서,
    적어도 상기 부유 게이트의 측벽을 덮는 게이트 층간 절연막; 및
    상기 부유 게이트의 적어도 일측부와 중첩되도록 상기 활성영역을 가로지르는 제어 게이트 더 포함하는 플래쉬 메모리 소자.
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