KR100294022B1 - 불휘발성 반도체 메모리소자 및 그 제조방법 - Google Patents

불휘발성 반도체 메모리소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 스플리트된 플로우팅 게이트와 콘트롤 게이트의 부정합을 방지한 불휘발성 반도체 메모리 소자 및 그 제조방법을 개시한다. 이에 의하면, 콘트롤 게이트가 액티브영역의 대응하는 1쌍의 스플리트된 플로우팅 게이트를 끊어짐없이 연속하여 겹쳐지고, 하나의 동일 소오스라인의 이웃한 소오스영역이 필드절연막에 의해 전기적으로 연결되지 않는 것을 방지하기 위해 이들 소오스영역 사이의 필드절연막 주위의 반도체기판에 매몰 확산영역이 형성된다.
따라서, 플로우팅 게이트의 패턴과 콘트롤 게이트의 패턴이 별개의 공정에 의해 각각 형성되더라도 이들 두 패턴의 부정합이 거의 발생하지 않기 때문에 셀 특성이 홀수/짝수 번째의 워드라인에 따라 이분화되는 경향이 없다.
또한, 셀의 구조적(schematic) 특성상 바이트 프로그램 및 바이트 소거가 이루어질 수 있다. 그리고, 각 비트라인마다 콘택홀이 1개씩 사용되지 않으므로 비트라인의 콘택홀 수량이 적고 그 결과 셀의 축소가 용이하다.

Description

불휘발성 반도체 메모리소자 및 그 제조방법{nonvolatile semiconductor memory device and method for manufacturing the same}
본 발명은 불휘발성 반도체 메모리소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 스플리트된 플로우팅 게이트와 콘트롤 게이트의 부정합을 방지하여 홀수/짝수번째 워드라인에 따른 메모리 셀 특성의 이분화를 방지하도록 한 불휘발성 반도체 메모리소자 및 그 제조방법에 관한 것이다.
최근, 불휘발성 반도체 메모리소자는 전기적으로 데이터의 소거와 저장이 가능하고 전원이 공급되지 않아도 데이터의 보존이 가능하기 때문에 다양한 분야에서 그 응용이 증가하는 추세에 있다. 이러한 불휘발성 반도체 메모리소자의 메모리 셀은 대표적으로 낸드형과 노아형으로 구분된다.
낸드형 메모리 셀과 노아형 메모리 셀은 각각 고집적화와 고속성으로 대별되는 장점을 갖고 있으며, 각각의 장점이 부각되는 응용처에서 그 사용이 증가하는 추세에 있다.
노아형 불휘발성 반도체 메모리소자는 하나의 비트라인에 단일 트랜지스터로 구성되는 다수의 메모리 셀들이 병렬로 연결되어 있으며, 비트라인으로 연결되는 드레인과 공통 소오스라인으로 연결되는 소오스와의 사이에 하나의 메모리 셀 트랜지스터만 연결되는 구조로 이루어진다. 노아형 불휘발성 반도체 메모리소자는 메모리 셀의 전류가 높고, 고속동작이 가능한 장점을 갖는 반면에, 비트라인의 콘택과 소오스라인이 차지하는 면적이 넓어서 고집적화에 어려운 단점도 갖고 있다.
노아형 불휘발성 메모리소자는 플로우팅 게이트와 콘트롤 게이트가 층간절연막 사이에 두고 적층되는 구조로 이루어져 있는데, 그 동작을 간단히 살펴보기로 한다.
먼저, 프로그래밍의 경우, 메모리 셀의 드레인에 연결되는 비트라인과 콘트롤 게이트에 전압이 인가될 때, 소오스와 드레인 사이에서 전류가 흐르고 전자가 채널 핫 전자 주입(channel hot electron injection)에 의해 플로우팅 게이트로 주입된다. 따라서, 데이터의 프로그래밍이 이루어진다.
소거의 경우, 통상 소오스에 전압이 인가될 때, Fowler-Nordheim 턴넬링의 메커니즘에 의해 플로우팅 게이트로부터 전자가 빼내어진다. 따라서, 데이터의 소거가 이루어진다.
판독(read)의 경우, 선택 메모리 셀의 비트라인과 콘트롤 게이트에 적정 전압이 인가될 때, 선택 메모리 셀 트랜지스터의 전류 유무가 판독된다. 따라서, 데이터의 판독이 이루어진다.
상기 불휘발성 메모리소자에서는 비트라인에 메모리 셀들이 병렬로 연결되어 있어 메모리 셀 트랜지스터의 문턱전압(threshold voltage)이 비선택 메모리 셀의 콘트롤 게이트에 인가되는 전압(통상 0V)보다 낮아지게 되면, 선택 메모리 셀의 온, 오프에 관계없이 소오스와 드레인 사이에서 전류가 흘러 모든 메모리 셀이 온 상태로 읽혀지는 오동작이 발생한다. 따라서, 이러한 불휘발성 메모리소자에서는 문턱전압을 엄격하게 관리해야 하는 어려움이 있다. 또한, 채널 핫 전자 주입 방식에 의한 프로그래밍 때에 과도한 메모리 셀 전류가 흐르기 때문에 프로그래밍에 필요한 전압을 발생시키기 위한 고용량의 펌프가 필요하다.
이러한 문제점을 해결하기 위해 통상 스플리트(split) 게이트형이라고 불리어지는, 다양한 구조의 불휘발성 반도체 메모리소자가 제안되어 왔다. 그 중의 대표적인 예로서 'METHOD OF MANUFACTURING A SINGLE TRANSISTOR NON-VOLATILE, ELECTRICALLY ALTERABLE SEMICONDUCTOR MEMORY DEVICE' 라는 제목으로 개시된 미국 특허 제 5,045,488호가 있다.
여기에 개시된 불휘발성 반도체 메모리소자에서는 도 1 내지 도 3에 도시된 바와 같이, 반도체기판(10)의 액티브영역(11)이 필드절연막(13)에 의해 아이솔레이션되고, 대향하는 1쌍의 플로우팅 게이트(15)가 소오스영역(17)을 사이에 두며 액티브영역(11)의 제 1 게이트 절연막 상에 배치되고, 플로우팅 게이트(15) 상에 산화막(19)이 형성되고, 플로우팅 게이트(15)의 측면 상에 데이터 소거를 위한 턴넬링 절연막인 제 2 게이트 절연막(21)이 형성되고, 각각의 콘트롤 게이트(23)가 대응하는 1쌍의 플로우팅 게이트(15)의 외측부와 제 2 게이트 절연막(21) 및 드레인영역(18)의 일부에 동시에 겹쳐지도록 플로우팅 게이트(15)의 외측부에서부터 드레인영역(18)의 일부까지 연장하여 형성된다. 이러한 구조 상에 층간절연막(25)이 적층되고, 콘택홀(26)을 거쳐 드레인영역(18)에 비트라인(27)이 전기적으로 연결된다.
여기서, 플로우팅 게이트(15)에 의해 이루어지는 채널영역과, 콘트롤 게이트(23)에 의해 이루어지는 채널영역이 직렬 연결된다. 일점쇄선으로 표시된 영역이 단위 셀 영역(UCA)을 나타낸다. L1, L2가 선택 메모리 셀 트랜지스터의 게이트 길이를 각각 나타낸다. 물론, 설명의 편의상 하나의 동일한 액티브영역(11)에 대응하는 1쌍의 플로우팅 게이트(15) 만이 배치된 것처럼 도시되어 있으나 실제로는 대응하는 1쌍의 플로우팅 게이트가 반복적으로 배치됨은 당연하다.
이와 같은 구조를 갖는 종래의 불휘발성 반도체 메모리소자의 동작을 살펴보기로 한다. 먼저, 데이터 프로그래밍의 경우, 단위 셀 영역(UCA)의 소오스영역(17)에 고전압이 인가되면, 커플링현상에 의해 플로우팅 게이트(15)가 임의의 전압으로 유기되고, 콘트롤 게이트(23)에 예를 들어 콘트롤 게이트와 채널에 의해 형성되는 트랜지스터의 문턱전압보다 높은 전압이 인가되면, 소오스영역(17)과 드레인영역(18) 사이에서 전류가 흐른다. 이때, 채널 핫 전자 주입이 발생하고 이에 의해 전자가 플로우팅 게이트(15)로 주입된다. 따라서, 데이터의 프로그래밍이 이루어진다.
따라서, 콘트롤 게이트(23)에 인가되는 전압을 적절히 조절하면, 플로우팅 게이트(15)의 하단 에지에서 핫전자의 형성 및 플로우팅 게이트에 주입될 수 있는 전장 세기가 강해져 프로그램 효율이 개선되고, 소오스영역(17)과 드레인영역(18) 사이에서 흐르는 전류 또한 선택 게이트에 의해 제한되므로 과도한 전력소모도 감소해져 적층된(stacked) 노아형 불휘발성 메모리 소자에 사용되는 고용량 펌프가 필요 없어진다.
데이터 소거의 경우, 콘트롤 게이트(23)에 고전압이 인가되면, 콘트롤 게이트(23)와 플로우팅 게이트(15) 사이에 형성되는 전장에 의해 플로우팅 게이트(15) 내의 전자가 제 2 게이트 절연막(21)을 거쳐 빠져나간다. 따라서, 데이터의 소거가 이루어진다.
데이터 판독의 경우, 메모리 셀의 드레인영역(18)에 연결되는 비트라인(27)과 콘트롤 게이트(23)에 임의의 전압이 인가되면, 메모리 셀에 흐르는 전류의 유무에 의해 데이터의 판독이 이루어진다. 이때, 불휘발성 메모리 셀은 콘트롤 게이트(23)에 의한 채널영역과 플로우팅 게이트(15)에 의한 채널이 모두 형성될 때, 즉 문턱전압 이상의 전압이 게이트에 인가될 때 메모리 셀 전류가 흐른다.
통상, 메모리 셀의 선택 트랜지스터는 ∼1.0V의 문턱전압(Vth)을 가지도록 형성되고, 플로우팅 게이트(15)는 프로그램된 메모리 셀에서 높은 Vth을 가지고, 소거된 메모리 셀에서 낮은 Vth를 가지며 때에 따라서는 -Vth를 가지기도 한다. 그렇지만, 플로우팅 게이트(15)가 과소거(over erasure)에 의해 -Vth를 갖는 경우, 콘트롤 게이트(23)에 0V가 인가되어도 ∼1.0V의 Vth를 갖는 선택 트랜지스터에 의해 채널이 오프되어 과소거 문제가 해결된다. 따라서, 적층된 노아형 불휘발성 반도체소자의 플로우팅 게이트의 문턱전압을 엄격하게 관리하지 않아도 오동작 발생이 방지된다.
그런데, 통상적인 자기정합된 적층 게이트형 메모리 셀에서는 플로우팅 게이트의 패턴과 콘트롤 게이트의 패턴이 동시에 형성되므로 이들 두 패턴의 부정합이 발생할 소지는 적다.
한편, 이와는 달리 종래의 스플리트 게이트형의 메모리 셀에서는 플로우팅 게이트의 패턴과 콘트롤 게이트의 패턴이 별개의 공정에 의해 각각 형성되므로 콘트롤 게이트의 패턴이 형성될 때에 이들 두 패턴의 부정합이 발생하기 쉽다. 부정합이 없으면, 선택 트랜지스터의 게이트 길이 L1, L2가 동일하지만, 부정합이 있으면, 선택 트랜지스터의 게이트 길이 L1, L2가 서로 상이해져서 메모리 셀 특성이 홀수/짝수번째의 워드라인에 따라 이분화되는 경향이 있다.
또한, 메모리 셀의 구조적(schematic) 특성상 바이트 프로그램 및 바이트 소거가 이루어지지 않는다. 그리고, 비트라인에서 콘택홀이 비트당 1개씩 사용되므로 비트라인의 콘택홀 수량이 많은데 이는 메모리 셀의 축소(scaling down)를 어렵게 하는 요인으로 작용한다.
따라서, 본 발명의 목적은 워드라인의 부정합 발생을 방지하여 홀수/짝수번째 워드라인에 따른 메모리 셀 특성의 이분화를 방지하도록 한 것이다.
또한, 본 발명의 다른 목적은 바이트 프로그램과 바이트 소거를 가능하도록 한 것이다.
그리고, 본 발명의 또 다른 목적은 비트라인에서 사용되는 콘택홀의 수량을 줄여 메모리 셀의 용이한 축소를 이룩하도록 한 것이다.
도 1은 종래 기술에 의한 불휘발성 반도체 메모리소자의 요부를 나타낸 레이아웃도.
도 2는 도 1의 A-A선을 따라 절단된 불휘발성 반도체 메모리소자의 요부를 나타낸 단면도.
도 3은 도 1의 B-B선을 따라 절단된 불휘발성 반도체 메모리소자의 요부를 나타낸 단면도.
도 4는 본 발명의 제 1 실시예에 의한 불휘발성 반도체 메모리소자의 요부를 나타낸 레이아웃도.
도 5는 도 4의 A-A선을 따라 절단된 불휘발성 반도체 메모리소자의 요부를 나타낸 단면도.
도 6은 도 4의 B-B선을 따라 절단된 불휘발성 반도체 메모리소자의 요부를 나타낸 단면도.
도 7 내지 도 15는 본 발명의 제 1 실시예에 의한 불휘발성 반도체 메모리소자의 제조방법을 나타낸 공정도.
도 16은 본 발명의 메모리 셀 어레이를 나타낸 회로도.
도 17은 본 발명의 제 2 실시예에 의한 불휘발성 반도체 메모리 소자의 요부를 나타낸 레이아웃도.
도 18은 도 17의 A-A선을 따라 절단된 불휘발성 반도체 메모리소자의 요부를 나타낸 단면도.
도 19는 도 17의 B-B선을 따라 절단된 불휘발성 반도체 메모리소자의 요부를 나타낸 단면도.
도 20 내지 도 26은 본 발명의 제 2 실시예에 의한 불휘발성 반도체 메모리 소자의 제조방법을 나타낸 공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 불휘발성 반도체 메모리소자는
서로 이격된 액티브영역들과, 상기 액티브영역들을 아이솔레이션한 필드절연막이 형성된 필드영역을 갖는 제 1 도전형 반도체기판;
상기 액티브영역들 각각의 반도체기판 상에 형성된 제 1 게이트 절연막;
상기 제 1 게이트 절연막 상에 정해진 간격을 두고 배치되는 플로우팅 게이트들;
상기 플로우팅 게이트들의 상부면 상에 각각 형성되는 산화막;
상기 플로우팅 게이트들의 측면에 각각 형성된 턴넬링 절연막인 제 2 게이트 절연막;
상기 플로우팅 게이트들 중 대응하는 1쌍의 플로우팅 게이트들을 끊어짐없이 연속하여 겹쳐지도록 상기 결과 구조물의 액티브영역들 상에 각각 형성되는 콘트롤 게이트들; 그리고
상기 플로우팅 게이트들의 동일한 일측부에 각각 일부 겹쳐지는 액티브영역과 이에 이웃한 액티브영역의 일부 영역에 함께 형성된 제 2 도전형 소오스영역들;
상기 소오스영역들 중 하나의 동일 소오스라인의 이웃한 소오스영역들이 상기 필드절연막에 의해 아이솔레이션되는 것을 방지하고 이들을 전기적으로 연결하기 위해 상기 필드영역의 일부 영역의 반도체기판에 형성되는 제 2 도전형 매몰 확산영역을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 매몰 확산영역은 상기 이웃한 소오스영역들 사이의 필드절연막 주위의 반도체기판에 형성된다. 상기 필드절연막은 트렌치 내에 채워진 절연막이다.
또한, 본 발명에 의한 불휘발성 반도체 메모리소자는
서로 이격된 제 1 액티브영역들과, 상기 제 1 액티브영역들의 사이에 위치하며 양측의 상기 제 1 액티브영역의 일부 영역에 일체로 연결되는 제 2 액티브영역들로 이루어진 액티브영역들과, 상기 액티브영역들을 아이솔레이션한 필드절연막이 형성된 필드영역을 갖는 제 1 도전형 반도체기판;
상기 제 1, 2 액티브영역들 각각의 반도체기판 상에 형성된 제 1 게이트 절연막;
상기 제 1 게이트 절연막 상에 정해진 간격을 두고 배치되는 플로우팅 게이트들;
상기 플로우팅 게이트들의 상부면 상에 각각 형성되는 산화막;
상기 플로우팅 게이트들의 측면에 각각 형성된 턴넬링 절연막인 제 2 게이트 절연막;
상기 플로우팅 게이트들 중 대응하는 1쌍의 플로우팅 게이트들을 끊어짐없이 연속하여 겹쳐지도록 상기 결과 구조물의 제 1 액티브영역들 상에 각각 형성되는 콘트롤 게이트들; 그리고
상기 플로우팅 게이트들의 동일한 일측부에 각각 일부 겹쳐지는 제 1 액티브영역과 이에 이웃한 제 1 액티브영역의 일부 영역에 함께 형성된 제 2 도전형 소오스영역들을 포함하되
상기 제 2 액티브영역이 상기 소오스영역들 중 하나의 동일 소오스라인의 이웃한 소오스영역들이 상기 필드절연막에 의해 아이솔레이션되는 것을 방지하고 이들을 전기적으로 연결하기 위해 상기 소오스영역들 사이에서 일체로 연결되는 것을 특징으로 한다.
바람직하게는 상기 제 2 액티브영역은 제 2 도전형 불순물로 이온주입된다.
본 발명에 의한 불휘발성 반도체 메모리 소자의 제조방법은
제 1 도전형 반도체기판의 액티브영역들을 아이솔레이션하기 위해 상기 반도체기판의 필드영역에 필드절연막을 형성하는 단계;
상기 액티브영역들 각각의 반도체기판 상에 제 1 게이트 절연막을 형성하는 단계;
상기 제 1 게이트 절연막 상에 정해진 간격을 두고 이격하여 배치되는 플로우팅 게이트들을 형성함과 아울러 상기 플로우팅 게이트들의 상부면 상에 각각 산화막을 형성하는 단계;
상기 플로우팅 게이트들의 동일한 일측부와 각각 일부 겹쳐지도록 상기 액티브영역들의 반도체기판에 제 2 도전형 소오스영역들을 형성하는 단계;
상기 플로우팅 게이트들의 측면 상에 각각 턴넬링 절연막인 제 2 게이트 절연막을 형성하는 단계; 그리고
상기 플로우팅 게이트들 중 대응하는 1쌍의 플로우팅 게이트들을 끊어짐없이 연속하여 겹쳐지도록 상기 결과 구조물의 액티브영역 상에 콘트롤 게이트들을 각각 형성하는 단계를 포함하되
상기 필드절연막을 형성하는 단계는 상기 소오스영역들 중 하나의 동일 소오스라인의 이웃한 소오스영역들이 상기 필드절연막에 의해 아이솔레이션되는 않는 것을 방지하고 이들을 전기적으로 연결하기 위해 상기 이웃한 소오스영역들 사이의 필드영역의 일부 영역의 반도체기판에 제 2 도전형 매몰 확산영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의한 불휘발성 반도체 메모리 소자의 제조방법은
제 1 도전형 반도체기판의 제 1 액티브영역들과, 상기 제 1 액티브영역들의 사이에 위치하며 양측의 상기 제 1 액티브영역들의 일부 영역에 일체로 연결되는 제 2 액티브영역들로 이루어진 액티브영역들을 아이솔레이션하기 위해 상기 반도체기판의 필드영역에 필드절연막을 형성하는 단계;
상기 제 1, 2 액티브영역들 각각의 반도체기판 상에 제 1 게이트 절연막을 형성하는 단계;
상기 제 1 액티브영역의 제 1 게이트 절연막 상에 정해진 간격을 두고 이격하여 배치되는 플로우팅 게이트들을 형성함과 아울러 상기 플로우팅 게이트들의 상부면 상에 각각 산화막을 형성하는 단계;
상기 플로우팅 게이트들의 동일한 일측부와 각각 일부 겹쳐지도록 상기 액티브영역들의 반도체기판에 제 2 도전형 소오스영역들을 형성하는 단계;
상기 플로우팅 게이트들의 측면 상에 각각 턴넬링 절연막인 제 2 게이트 절연막을 형성하는 단계; 그리고
상기 플로우팅 게이트들 중 대응하는 1쌍의 플로우팅 게이트들을 끊어짐없이 연속하여 겹쳐지도록 상기 결과 구조물의 제 1 액티브영역 상에 콘트롤 게이트들을 각각 형성하는 단계를 포함하되
상기 제 2 액티브영역이 상기 소오스영역들 중 하나의 동일 소오스라인의 이웃한 소오스영역들이 상기 필드절연막에 의해 아이솔레이션되는 않는 것을 방지하고 이들을 전기적으로 연결하기 위해 상기 이웃한 소오스영역들 사이에서 일체로 연결되는 것을 특징으로 한다.
따라서, 본 발명에 의하면, 콘트롤 게이트가 액티브영역의 1쌍의 스플리트된 플로우팅 게이트를 끊어짐없이 연속하여 겹쳐지므로 플로우팅 게이트의 패턴과 콘트롤 게이트의 패턴이 별개의 공정에 의해 각각 형성되더라도 이들 두 패턴의 부정합이 거의 발생하지 않는다. 따라서, 셀 특성이 홀수/짝수번째의 워드라인에 따라 이분화되는 경향이 없다.
또한, 셀의 구조적(schematic) 특성상 바이트 프로그램 및 바이트 소거가 이루어질 수 있다. 그리고, 각 비트라인마다 콘택홀이 1개씩 사용되지 않으므로 비트라인의 콘택홀 수량이 적고 그 결과 셀의 축소가 용이하다.
이하, 본 발명의 제 1 실시예에 의한 불휘발성 반도체 메모리소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 4는 본 발명의 제 1 실시예에 의한 불휘발성 반도체 메모리소자를 나타낸 레이아웃도이고, 도 5와 도 6은 도 4의 A-A선과 B-B선을 따라 각각 절단한 단면도이다. 설명의 편의상 도 4 내지 도 6을 함께 연관하여 설명하기로 한다.
도 4 내지 도 6에 도시된 바와 같이, 본 발명의 제 1 실시예의 불휘발성 반도체 메모리 소자는 반도체기판(100)에서 액티브영역들(110)이 횡방향의 라인패턴으로 서로 이격하면서 배열되고, 필드절연막(130)이 액티브영역들(110)의 샐로우 트렌치 아이솔레이션을 위해 필드영역에 형성된다. 각각의 플로우팅 게이트(150)가 해당하는 액티브영역들(110)의 제 1 게이트 절연막(140) 상에 서로 이격하여 배치된다. 각각의 소오스라인이 액티브영역들(110)을 직각으로 가로지르는 종방향의 라인패턴으로 서로 이격하면서 반도체기판(100)에 배열되고, 각 소오스라인의 소오스영역들(170)의 일부 영역이 대응하는 플로우팅 게이트(150)의 동일한 일측부와 겹쳐진다. 산화막(190)이 플로우팅 게이트(150) 상에 각각 배치되고, 데이터 소거를 위한 턴넬링 절연막인 제 2 게이트 절연막(210)이 각각 플로우팅 게이트(150)의 측면 상에 형성된다. 콘트롤 게이트(230)가 대응하는 1쌍의 플로우팅 게이트(150)에 끊어짐없이 연속하여 겹쳐지도록 해당하는 액티브영역들(110)의 산화막(190)과 제 2 게이트 절연막(210) 및 제 1 게이트 절연막(140) 상에 섬(island)의 패턴으로 배치된다. 각 소오스라인의 이웃한 소오스영역들(170)이 필드절연막(130)에 의해 전기적으로 연결되지 않는 것을 방지하기 위해 고농도의 매몰 확산영역(120)이 이들 소오스영역들(170) 사이의 필드절연막(130) 주위의 반도체기판(100)에 형성된다.
한편, 설명의 편의상 각각의 액티브영역(110)에 대응하는 1쌍의 플로우팅 게이트(150) 만이 배치된 것처럼 도시되어 있으나 실제로는 대응하는 1쌍의 플로우팅 게이트가 액티브영역(110)에 반복적으로 배치되어 있음은 당연하다.
이와 같이 구성되는 불휘발성 반도체 메모리소자의 제조방법을 도 7 내지 도 15를 참조하여 설명하기로 한다.
도 7 내지 도 15는 본 발명에 의한 불휘발성 반도체 메모리소자의 제조방법을 나타내 단면공정도이다. 설명의 편의상 각 도에는 단위 셀 영역을 기준으로 도 4의 A-A선과 B-B선을 따라 각각 절단한 단면공정도가 함께 도시된다.
도 7에 도시된 바와 같이, 먼저, 반도체기판(100), 예를 들어 제 1 도전형인 P형의 실리콘기판의 표면 전체 상에 샐로우 트렌치 아이솔레이션(shallow trench isolation)을 위한 다층구조의 절연막을 형성한다. 즉, 반도체기판(100)의 표면 상에 패드 산화막(101)을 ∼500Å의 두께로 형성하고, 패드 산화막(101) 상에 제 1 질화막(103)을 ∼4000Å의 두께로 적층하고, 제 1 질화막(103) 상에 트렌치 식각 때의 식각 마스크용 절연막, 예를 들어 고온산화막(105)을 ∼2000Å의 두께로 적층한다.
그런 다음, 도 4에 도시된, 횡방향 라인패턴의 액티브영역(110)을 한정하기 위해 반도체기판(100)의 필드영역 상에 창(108)이 위치하는 감광막(107)의 패턴을 액티브영역(110)의 고온산화막(105) 상에 형성한다.
이후, 감광막(107)의 패턴을 마스크로 이용하여 창(108) 내의 노출된 고온산화막(107)을 그 아래의 제 1 질화막(105)의 표면이 노출될 때까지 식각한다.
도 8에 도시된 바와 같이, 그 다음, 도 7의 감광막(107)의 패턴을 제거하고 나서 남은 고온산화막(107)을 마스크로 이용하여 제 1 질화막(105)의 노출된 영역을 그 아래의 패드 산화막(101)의 표면이 노출될 때까지 식각한다.
이후, 메모리 셀 트랜지스터의 게이트 절연막의 손상을 억제하기 위해 상기 구조의 반도체기판(100) 상에 스페이서(109)를 위한 절연막을 적층하고 이를 필드영역의 반도체기판(100)의 표면이 노출될 때까지 에치백하여 고온산화막(105)과 제 1 질화막(103)의 측면에 절연막의 스페이서(109)를 형성한다.
도 9에 도시된 바와 같이, 샐로우 트랜치 아이솔레이션을 위해 고온산화막(105)을 식각 마스크로 이용하여 패드 산화막(101)의 노출된 부분을 식각하고 그 아래의 반도체기판(100)을 원하는 깊이만큼 식각하여 필드영역의 반도체기판(100)에 트렌치(111)를 형성한다. 이때, 트렌치(111) 내의 식각 면에 식각 손상이 많이 발생하는데 이는 후속의 산화 및 불순물에 의해 트랜지스터 및 아이솔레이션 등 소자 특성을 저하시킨다.
그런 다음, 도 6에 도시된 바와 같이, 각 소오스라인의 액티브영역(110)에 형성될 이웃한 소오스영역(170)이 필드절연막(130)에 의해 불연속되는 것을 방지하고 이들 소오스영역(170)의 전기적 연결을 위하여 소오스영역(170) 사이의 트렌치(111) 상에 창이 위치하는 감광막(113)의 패턴을 고온산화막(105) 상에 형성하고 이를 마스크로 이용하여 제 2 도전형인 N형의 불순물, 예를 들어 인을 트렌치(111) 내의 반도체기판(100)에 고농도로 이온주입한다.
도 10에 도시된 바와 같이, 이어서, 도 9의 감광막(113)의 패턴을 제거하고 상기 이온주입된 N형의 불순물이온을 열처리하여 트렌치(111) 주위의 반도체기판(100)에 매몰 확산영역(120)을 형성한다. 따라서, 향후 각 소오스라인의 액티브영역(110)에 형성될 이웃한 소오스영역(170)이 필드절연막(130)에 의해 불연속되는 것이 방지되고 이들 소오스영역(170)의 전기적 연결이 이루어진다.
이후, 선형성 절연막(도시 안됨)을 화학기상증착공정에 의해 트렌치(111)를 포함한 스페이서(109)와 고온산화막(105) 상에 적층한다.
여기서, 상기 선형성 절연막은 ∼2000Å의 두께를 갖는 질화막과 그 위의 ∼200Å의 두께를 갖는 중온산화막의 적층구조로 이루어질 수 있다.
그런 다음, 트렌치(111)를 완전히 채울 수 있을 정도의 두꺼운 필드절연막(130)을 상기 선형성 절연막 상에 적층한다. 바람직하게는, 필드절연막(130)은 USG(undoped silicate glass) 막과 그 위의 PE-TEOS(plasma enhanced chemical vapor deposition tetraethyorthosilicate) 산화막의 적층구조로 이루어질 수 있다.
계속하여, 에치백공정 및 CMP(chemical mechanical polishing) 공정을 이용하여 액티브영역(110) 상의 필드절연막(130)과 선형성 절연막과 고온산화막(105) 및 제 1 질화막(103)을 완전히 제거하여 트렌치(111) 내의 필드절연막(130)과 액티브영역(110) 상의 패드 산화막(101)을 평탄화한다.
이후, 남은 패드 산화막(101)을 그 아래의 액티브영역(110)의 반도체기판(100)이 노출될 때까지 식각하고 나서 그 노출된 액티브영역(110)의 반도체기판(100) 상에 제 1 게이트 절연막(140), 예를 들어 열적 산화막을 60-150Å의 얇은 두께로 성장한다.
도 11에 도시된 바와 같이, 필드절연막(130)과 제 1 게이트 절연막(140) 상에 플로우팅 게이트를 위한 도전층, 예를 들어 도핑된 폴리실리콘층(150)을 1000Å-2000Å의 두께로 적층하고 나서 도 12에 도시된 바와 같은, 산화막(190)의 형성을 위한 폴리실리콘층(150)의 산화 마스크로서 제 2 질화막(151)을 폴리실리콘층(150) 상에 200Å-2000Å의 두께로 적층한다.
그리고 나서, 어닐링공정을 이용하여 폴리실리콘층(150)을 재결정된 실리콘 또는 거의 단결정 실리콘으로 형성한다. 여기서, 어닐링공정은 단결정실리콘이 만들어질 때까지 진행될 필요는 없다.
그런 다음, 도 4에 도시된 바와 같은 1쌍의 대응하는 플로우팅 게이트(150)를 위한 영역의 제 2 질화막(151) 상에 창이 위치하는 감광막(153)의 패턴을 제 2 질화막(151) 상에 형성하고, 감광막(153)의 패턴을 마스크로 이용하여 제 2 질화막(151)의 노출된 부분을 그 아래의 폴리실리콘층(150)이 노출될 때까지 식각한다.
도 12에 도시된 바와 같이, 이어서, 도 11의 감광막(153)의 패턴을 제거하고, 남은 제 2 질화막(151)의 패턴을 산화 마스크로 이용하여 일부 두께의 폴리실리콘층(150)을 산화하여 플로우팅 게이트를 위한 영역의 폴리실리콘층(150) 상에 예를 들어 1000Å-2000Å의 두께를 갖는 산화막(190)을 형성한다. 이때, 산화막(190) 아래의 폴리실리콘층(150)은 플로우팅 게이트를 위한 두께를 충분히 유지하여야 함은 당연하다.
도 13에 도시된 바와 같이, 이후, 도 12의 남은 질화막(151)을 제거하여 그 아래의 폴리실리콘층(150)을 노출한다. 그리고 나서 산화막(190)을 마스크로 이용하여 폴리실리콘층(150)의 노출된 부분을 그 아래의 제 1 게이트 절연막(140)과 필드영역의 필드절연막(130)이 함께 노출될 때까지 식각한다. 따라서, 플로우팅 게이트(150)가 각각 산화막(190)의 아래에 자기정합하여 형성된다.
한편, 설명의 편의상 각각의 액티브영역(110)에 대응하는 1쌍의 플로우팅 게이트(150) 만이 배치된 것처럼 도시되어 있으나 실제로는 대응하는 1쌍의 플로우팅 게이트가 액티브영역(110)에 반복적으로 배치되어 있음은 당연하다.
이후, 도 4에 도시된 바와 같이, 액티브영역(110)의 길이방향과 직각으로 지나가며 플로우팅 게이트(150)의 동일한 일측부와 일부 겹쳐지는 각 소오스라인의 소오스영역(170)을 한정하기 위해 상기 소오스라인에 해당하는 창을 갖는 감광막(191)의 패턴을 상기 결과 구조물 상에 형성한다.
그런 다음, 감광막(191)의 패턴을 마스크로 이용하여 고농도의 N형 불순물을 소오스라인을 위한 영역의 반도체기판(100)에 이온주입한다.
도 14에 도시된 바와 같이, 도 13의 감광막(191)의 패턴을 제거하고 나서 이온주입된 불순물을 열처리하여 소오스라인의 소오스영역(170)을 플로우팅 게이트(150)의 동일한 일측부에 일부 겹쳐지는 액티브영역(110)과 이에 이웃한 액티브영역(110)의 일부 영역에 형성한다.
그리고 나서, 플로우팅 게이트(150)와, 도 4에 도시된 콘트롤 게이트(230)를 위한 폴리실리콘층(230)과의 절연을 이룩하고 데이터 소거 때 턴넬링 절연막으로 사용하기 위해 제 2 게이트 절연막(210)을 플로우팅 게이트(150)의 측면에 형성한다. 이를 좀 더 상세히 언급하면, 제 2 게이트 절연막(210), 예를 들어 200Å-400Å의 두께의 얇은 산화막을 플로우팅 게이트(150)의 측면에 성장하고 나서 캐리어 가스인 질소 또는 알곤을 사용한 질소로 상기 산화막을 고온에서 열적 어닐링한다.
여기서, 제 2 게이트 절연막(210)은 플로우팅 게이트(150)의 동일한 일측에서 도 15의 콘트롤 게이트(230)에 의한 선택 트랜지스터의 게이트 절연막으로도 사용된다.
도 15에 도시된 바와 같이, 상기 결과 구조 상에 콘트롤 게이트와 선택 트랜지스터의 게이트전극으로 사용될 도전층, 예를 들어 도핑된 폴리실리콘층(230)을 정해진 두께로 적층한다. 물론, 폴리실리콘층(230) 대신에 폴리사이드층이 사용될 수도 있다.
이어서, 도 4에 도시된 바와같은 콘트롤 게이트(230)를 위한 영역의 폴리실리콘층(230) 상에 감광막(231)의 패턴을 형성하고 이를 마스크로 하여 폴리실리콘층(230)의 노출된 부분을 그 아래의 필드절연막(130)이 노출될 때까지 식각한다. 따라서, 콘트롤 게이트(230)가 대응하는 1쌍의 플로우팅 게이트(150)에 끊어짐없이 연속하여 겹쳐지도록 각각의 액티브영역(110) 상의 산화막(190)과 제 2 게이트 절연막(210) 및 제 1 게이트 절연막(140) 상에 섬(island)의 패턴으로 배치된다.
이때, 콘트롤 게이트(230)가 대응하는 1쌍의 스플리트된 폴로우팅 게이트(150)에 끊어짐없이 연속하여 겹쳐지므로 폴로우팅 게이트(150)의 패턴과 콘트롤 게이트(230)의 패턴이 별개의 공정에 각각 형성되더라도 폴로우팅 게이트(150)와 콘트롤 게이트(230)의 부정합이 전혀 발생하지 않는다. 따라서, 메모리 셀 특성이 홀/짝수번째 워드라인에 따라 이분화되는 경향이 없다.
이후, 감광막(231)의 패턴을 제거하여 도 4와 도 5 및 도 6에 도시된 바와 같은 구조를 형성하고 나서 통상의 과정을 거쳐 상기 결과 구조 상에 층간절연막을 적층하고 드레인영역(도시 안됨)의 콘택홀을 형성하고 그 다음, 이러한 결과 구조 상에 드레인영역에 전기적 연결된 비트라인(도시 안됨)의 패턴을 형성한다.
이와 같이 제조된 불휘발성 반도체 메모리소자의 동작방법을 도 16을 참조하여 설명하기로 한다.
먼저, 동일한 SSI(source side injection) 방법에 의한 프로그래밍에 있어서, 일단 특정한 하나의 M-N 메모리 셀, 즉 워드라인(W/L)이 M번째이고, 소오스라인(S/L)이 N번째인 메모리 셀의 프로그래밍 때의 조건을 살펴보면, N번째의 소오스라인(S/LN)에 고전압(Vpp1)을 인가하고, 나머지 N-1번째의 소오스라인(S/LN-1)을 접지시키고 나머지 소오스라인을 플로우팅시킨다. 이와 동시에, 선택된 M번째의 워드라인(W/LM)에 선택 트랜지스터의 문턱전압(Vth) 정도의 전압을 인가하고, 나머지 비선택된 워드라인을 접지한다. 여기서, 고전압(Vpp1)은 소오스라인(S/LN),(S/LN-1) 사이에 채널 핫 전자를 충분히 발생시키고 플로우팅 게이트에 커플링된 전압에 의해 전자가 주입 가능한 수준의 전압이다.
전류는 비선택된 워드라인 상의 채널 상으로 흐르지 않으며 N-1번째의 소오스라인에서 선택된 워드라인 하단의 액티브 채널을 통하여 N번째의 소오스라인으로 전류경로가 설정되므로 하나의 M-N 메모리 셀만이 프로그램된다.
한편, 소오스라인(S/LN),(S/LN-1)을 쌍(pair)으로 8개 비트의 소오스라인을 선택해주면, 1 바이트(byte) 셀이 프로그램된다.
M-N 메모리 셀의 소거에 있어서, 선택된 M번째 워드라인에 고전압(Vpp)을 인가하고, 나머지 비선택된 워드라인들을 접지한다. 이와 동시에, 선택된 N번째 소오스라인을 접지하고 비선택된 소오스라인에 특정 전압(0∼Vpp)을 인가하면, 선택된 워드라인의 비선택된 셀들이 플로우팅게이트에서 워드라인으로 F-N 턴넬링전압 이하로 되어 F-N소거가 일어나지 않으므로 하나의 M-N 메모리 셀만이 소거된다.
한편, 바이트 소거를 위해서는 워드라인에 동시에 고전압(Vpp2)을 인가하고, 소오스라인(S/LN),(S/LN-1)을 쌍으로 8비트의 기 선택된 소오스라인을 접지시키고 나머지 소오스라인에 F-N소거가 일어나지 않는 특정전압(0∼Vpp2)을 인가하여 기 선택된 바이트 셀이 소거된다. 여기서, 고전압(Vpp2)은 플로우팅 게이트에서 워드라인으로 제 2 게이트 절연막을 통하여 F-N 턴넬링이 발생할 수 있는 수준의 전압이다.
M-N 메모리 셀의 리드에 있어서, N-1번째의 소오스라인이 M-N 메모리 셀의 실제 동작시 비트라인이 된다. 즉, 하나의 라인이 소오스라인과 비트라인으로 변환되면서 동시에 사용된다. 즉, M-N 메모리 셀을 리드 시에 N번째의 소오스라인을 접지하고 M번째 워드라인에 Vcc(선택 트랜지스터의 Vth〈 Vcc〈 프로그램된 Vth) 정도를 인가하고, M-N번째 메모리 셀의 비트라인이 되는, N-1번째 소오스라인에 1/2 Vcc 정도를 인가해주어서 M-N셀의 하전된 전자의 양에 따라 M-N 메모리 셀의 전류가 결정되므로 문턱전압(프로그램상태/소거상태)에 따라 M-N 메모리 셀의 트랜지스터의 전류 정도를 판별하여 온/오프 상태를 판별한다.
따라서, 본 발명에 의하면, 콘트롤 게이트가 액티브영역의 1쌍의 스플리트된 플로우팅 게이트를 끊어짐없이 연속하여 겹쳐지므로 플로우팅 게이트의 패턴과 콘트롤 게이트의 패턴이 별개의 공정에 의해 각각 형성되더라도 이들 두 패턴의 부정합이 거의 발생하지 않는다. 따라서, 셀 특성이 홀수/짝수번째의 워드라인에 따라 이분화되는 경향이 없다.
또한, 셀의 구조적(schematic) 특성상 바이트 프로그램 및 바이트 소거가 이루어질 수 있다. 그리고, 각 비트라인마다 콘택홀이 1개씩 사용되지 않으므로 비트라인의 콘택홀 수량이 적고 그 결과 셀의 축소(scaling down)가 용이하다.
이하, 본 발명의 제 2 실시예에 의한 불휘발성 반도체 메모리소자 및 그 제조방법을 설명하기로 한다. 본 발명의 제 1 실시예의 부분과 동일한 부분에는 동일한 부호를 부여한다.
도 17은 본 발명의 제 2 실시예에 의한 불휘발성 반도체 메모리소자를 나타낸 레이아웃도이고, 도 18과 도 19는 도 17의 A-A선과 B-B선을 따라 각각 절단한 단면도이다. 설명의 편의상 도 17 내지 도 19를 함께 연관하여 설명하기로 한다.
도 17 내지 도 19에 도시된 바와 같이, 본 발명의 제 2 실시예의 불휘발성 반도체 메모리 소자는 각 소오스라인의 이웃한 소오스영역들(170)이 필드절연막(130)에 의해 전기적으로 연결되지 않는 것을 방지하기 위해 고농도의 매몰 확산영역(120)이 이들 소오스영역들(170) 사이의 필드절연막(130) 주위의 반도체기판(100)에 형성되는 대신에 액티브영역(110a)이 소오스영역들(170) 사이에서 플로우팅 게이트(150)에 겹쳐짐없이 양측의 액티브영역(110)에 일체로 연결되는 것을 제외하면, 본 발명의 제 1 실시예의 불휘발성 반도체 메모리 소자와 동일한 구조로 이루어진다.
즉, 반도체기판(100)에서 액티브영역들(110)이 횡방향의 라인패턴으로 서로 이격하면서 배열되고 아울러 액티브영역(110a)이 각 소오스라인의 이웃한 소오스영역들(170) 사이에서 플로우팅 게이트(150)의 겹쳐짐없이 양측의 액티브영역(110)에 일체로 연결된다. 필드절연막(130)이 액티브영역들(110),(110a)의 샐로우 트렌치 아이솔레이션을 위해 필드영역에 형성된다. 각각의 플로우팅 게이트(150)가 해당하는 액티브영역들(110)의 제 1 게이트 절연막(140) 상에 서로 이격하여 배치된다. 각각의 소오스라인이 액티브영역들(110)을 직각으로 가로지르며 액티브영역(110a)을 완전히 겹쳐지는 종방향의 라인패턴으로 서로 이격하면서 반도체기판(100)에 배열되고, 각 소오스라인의 소오스영역들(170)의 일부 영역이 대응하는 플로우팅 게이트(150)의 동일한 일측부와 겹쳐진다. 산화막(190)이 플로우팅 게이트(150) 상에 각각 배치되고, 데이터 소거를 위한 턴넬링 절연막인 제 2 게이트 절연막(210)이 각각 플로우팅 게이트(150)의 측면 상에 형성된다. 콘트롤 게이트(230)가 대응하는 1쌍의 플로우팅 게이트(150)에 끊어짐없이 연속하여 겹쳐지도록 해당하는 액티브영역들(110)의 산화막(190)과 제 2 게이트 절연막(210) 및 제 1 게이트 절연막(140) 상에 섬(island)의 패턴으로 배치된다.
한편, 설명의 편의상 각각의 액티브영역(110)에 대응하는 1쌍의 플로우팅 게이트(150) 만이 배치된 것처럼 도시되어 있으나 실제로는 대응하는 1쌍의 플로우팅 게이트가 액티브영역(110)에 반복적으로 배치되어 있음은 당연하다.
이와 같이 구성되는 불휘발성 반도체 메모리소자의 제조방법을 도 20 내지 도 26을 참조하여 설명하기로 한다.
도 20 내지 도 26은 본 발명의 제 2 실시예에 의한 불휘발성 반도체 메모리소자의 제조방법을 나타내 단면공정도이다. 설명의 편의상 각 도에는 단위 셀 영역을 기준으로 도 17의 A-A선과 B-B선을 따라 각각 절단한 단면공정도가 함께 도시된다.
도 20에 도시된 바와 같이, 먼저, 도 7에 도시된 과정을 동일하게 실시하여 반도체기판(100), 예를 들어 제 1 도전형인 P형의 실리콘기판의 표면 전체 상에 샐로우 트렌치 아이솔레이션(shallow trench isolation)을 위한 다층구조의 절연막을 형성한다. 즉, 반도체기판(100)의 표면 상에 패드 산화막(101)을 ∼500Å의 두께로 형성하고, 패드 산화막(101) 상에 제 1 질화막(103)을 ∼4000Å의 두께로 적층하고, 제 1 질화막(103) 상에 트렌치 식각 때의 식각 마스크용 절연막, 예를 들어 고온산화막(105)을 ∼2000Å의 두께로 적층한다.
그런 다음, 도 17에 도시된 횡방향 라인패턴의 액티브영역(110)과, 이웃한 양측의 액티브영역(110)의 일부 영역에 일체로 연결되는 액티브영역(110a)을 한정하기 위해 반도체기판(100)의 필드영역 상에 창(108)이 위치하는 감광막(107)의 패턴을 액티브영역(110),(110a)의 고온산화막(105) 상에 형성한다.
이후, 감광막(107)의 패턴을 마스크로 이용하여 창(108) 내의 노출된 고온산화막(107)을 그 아래의 제 1 질화막(105)의 표면이 노출될 때까지 식각한다.
도 21에 도시된 바와 같이, 그 다음, 도 20의 감광막(107)의 패턴을 제거하고 나서 고온산화막(107)을 마스크로 이용하여 제 1 질화막(105)의 노출된 영역을 그 아래의 패드 산화막(101)의 표면이 노출될 때까지 식각한다.
이후, 메모리 셀 트랜지스터의 게이트 절연막의 손상을 억제하기 위해 상기 구조의 반도체기판(100) 상에 스페이서(109)를 위한 절연막을 적층하고 이를 필드영역의 반도체기판(100)의 표면이 노출될 때까지 에치백하여 고온산화막(105)과 제 1 질화막(103)의 측면에 절연막의 스페이서(109)를 형성한다.
도 22에 도시된 바와 같이, 샐로우 트랜치 아이솔레이션을 위해 고온산화막(105)을 식각 마스크로 이용하여 패드 산화막(101)의 노출된 부분을 식각하고 그 아래의 반도체기판(100)을 원하는 깊이만큼 식각하여 필드영역의 반도체기판(100)에 트렌치(111)를 형성한다. 이때필드영역의 반도체기판(100)을 원하는 깊이만큼 식각하여 필드영역의 반도체기판(100)에 트렌치(111)를 형성한다.
한편, 본 발명의 제 1 실시예에서는 각 소오스라인의 액티브영역(110)에 형성될 이웃한 소오스영역(170)이 필드절연막(130)에 의해 불연속되는 것을 방지하고 이들 소오스영역(170)의 전기적 연결을 위하여 소오스영역(170) 사이의 트렌치(111) 상에 창이 위치하는 감광막(113)의 패턴을 고온산화막(105) 상에 형성하고 이를 마스크로 이용하여 매몰 확산영역(130)을 위한 제 2 도전형인 N형의 불순물, 예를 들어 인을 트렌치(111) 내의 반도체기판(100)에 고농도로 이온주입하였으나, 본 발명의 제 2 실시예에서는 이러한 공정을 생략할 수 있다. 이는 도 17에 도시된 바와 같이, 액티브영역(110a)에 의해 양측의 소오스영역(170)이 일체로 연결되기 때문이다.
도 23에 도시된 바와 같이, 이어서, 선형성 절연막(도시 안됨)을 화학기상증착공정에 의해 트렌치(111)를 포함한 스페이서(109)와 고온산화막(105) 상에 적층한다. 이는 반도체기판(100)의 트렌치 식각면의 식각 손상을 줄임으로써 후속의 산화 및 불순물에 의한 트랜지스터와 아이솔레이션와 같은 소자 특성의 저하를 억제하기 위함이다.
여기서, 상기 선형성 절연막은 ∼2000Å의 두께를 갖는 질화막과 그 위의 ∼200Å의 두께를 갖는 중온산화막의 적층구조로 이루어질 수 있다.
그런 다음, 트렌치(111)를 완전히 채울 수 있을 정도의 두꺼운 필드절연막(130)을 상기 선형성 절연막 상에 적층한다. 바람직하게는, 필드절연막(130)은 USG(undoped silicate glass) 막과 그 위의 PE-TEOS(plasma enhanced chemical vapor deposition tetraethyorthosilicate) 산화막의 적층구조로 이루어질 수 있다.
계속하여, 에치백공정 및 CMP(chemical mechanical polishing) 공정을 이용하여 액티브영역(110) 상의 필드절연막(130)과 선형성 절연막과 고온산화막(105) 및 제 1 질화막(103)을 완전히 식각하여 트렌치(111) 내의 필드절연막(130)과 액티브영역(110) 상의 패드 산화막(101)을 평탄화한다.
이후, 남은 패드 산화막(101)을 그 아래의 액티브영역(110)의 반도체기판(100)이 노출될 때까지 식각하고 나서 그 노출된 액티브영역(110)의 반도체기판(100) 상에 제 1 게이트 절연막(140)을 얇은 두께로 형성한다.
도 24에 도시된 바와 같이, 도 11 내지 도 12에 도시된 과정을 동일하게 실시한다. 즉, 필드절연막(130)과 제 1 게이트 절연막(140) 상에 플로우팅 게이트를 위한 도전층, 예를 들어 도핑된 폴리실리콘층(150)을 1000Å-2000Å의 두께로 적층하고 나서 산화막(190)의 형성을 위한 폴리실리콘층(150)의 산화 마스크로서 제 2 질화막(151)의 패턴을 플로우팅 게이트를 위한 영역 이외 영역의 폴리실리콘층(150) 상에 형성한다. 제 2 질화막(151)의 패턴을 산화 마스크로 이용하여 일부 두께의 폴리실리콘층(150)을 산화하여 플로우팅 게이트를 위한 영역의 폴리실리콘층(150) 상에 예를 들어 1000Å-2000Å의 두께를 갖는 산화막(190)을 형성한다. 이때, 산화막(190) 아래의 폴리실리콘층(150)은 플로우팅 게이트를 위한 두께를 충분히 유지하여야 함은 당연하다.
도 25에 도시된 바와 같이, 이후, 도 24의 남은 질화막(151)을 제거하여 그 아래의 폴리실리콘층(150)을 노출한다. 그리고 나서 산화막(190)을 마스크로 이용하여 폴리실리콘층(150)의 노출된 부분을 그 아래의 제 1 게이트 절연막(140)과 필드영역의 필드절연막(130)이 함께 노출될 때까지 식각한다. 따라서, 플로우팅 게이트(150)가 각각 산화막(190)의 아래에 자기정합하여 형성된다.
한편, 설명의 편의상 각각의 액티브영역(110)에 대응하는 1쌍의 플로우팅 게이트(150) 만이 배치된 것처럼 도시되어 있으나 실제로는 대응하는 1쌍의 플로우팅 게이트가 액티브영역(110)에 반복적으로 배치되어 있음은 당연하다.
이후, 도 17에 도시된 바와 같이, 액티브영역(110)의 길이방향과 직각으로 가로지르며 액티브영역(110a)에 겹쳐지고, 또한 플로우팅 게이트(150)의 동일한 일측부와 일부 겹쳐지는 각 소오스라인의 소오스영역(170)을 한정하기 위해 상기 소오스라인에 해당하는 창을 갖는 감광막(191)의 패턴을 상기 결과 구조물 상에 형성한다.
그런 다음, 감광막(191)의 패턴을 마스크로 이용하여 고농도의 N형 불순물을 소오스라인을 위한 영역의 반도체기판(100)에 이온주입한다.
도 26에 도시된 바와 같이, 도 25의 감광막(191)의 패턴을 제거하고 나서 이온주입된 불순물을 열처리하여 소오스라인의 소오스영역(170)을 플로우팅 게이트(150)의 동일한 일측부에 일부 겹쳐지는 액티브영역(110)과 이에 이웃한 액티브영역(110)의 일부 영역에 형성한다.
그리고 나서, 플로우팅 게이트(150)와, 도 4에 도시된 콘트롤 게이트(230)를 위한 폴리실리콘층(230)과의 절연을 이룩하고 데이터 소거 때 턴넬링 절연막으로 사용하기 위해 제 2 게이트 절연막(210)을 플로우팅 게이트(150)의 측면에 형성한다.
상기 결과 구조 상에 콘트롤 게이트와 선택 트랜지스터의 게이트전극으로 사용될 도전층, 예를 들어 도핑된 폴리실리콘층(230)을 정해진 두께로 적층한다. 물론, 폴리실리콘층(230) 대신에 폴리사이드층이 사용될 수도 있다.
이어서, 도 17에 도시된 바와 같은 콘트롤 게이트(230)를 위한 영역의 폴리실리콘층(230) 상에 감광막(231)의 패턴을 형성하고 이를 마스크로 하여 폴리실리콘층(230)의 노출된 부분을 그 아래의 필드절연막(130)이 노출될 때까지 식각한다. 따라서, 콘트롤 게이트(230)가 대응하는 1쌍의 플로우팅 게이트(150)에 끊어짐없이 연속하여 겹쳐지도록 각각의 액티브영역(110) 상의 산화막(190)과 제 2 게이트 절연막(210) 및 제 1 게이트 절연막(140) 상에 섬(island)의 패턴으로 배치된다.
이때, 콘트롤 게이트(230)가 대응하는 1쌍의 스플리트된 폴로우팅 게이트(150)를 끊어짐없이 연속하여 겹쳐지므로 폴로우팅 게이트(150)의 패턴과 콘트롤 게이트(230)의 패턴이 별개의 공정에 각각 형성되더라도 폴로우팅 게이트(150)와 콘트롤 게이트(230)의 부정합이 전혀 발생하지 않는다. 따라서, 메모리 셀 특성이 홀/짝수번째 워드라인에 따라 이분화되는 경향이 없다.
이후, 감광막(231)의 패턴을 제거하여 도 17 내지 도 19에 도시된 바와 같은 구조를 형성하고 나서 통상의 과정을 거쳐 상기 결과 구조 상에 층간절연막을 적층하고 드레인영역(도시 안됨)의 콘택홀을 형성하고 그 다음, 이러한 결과 구조 상에 드레인영역에 전기적 연결된 비트라인(도시 안됨)의 패턴을 형성한다.
이와 같이 구성되는 불휘발성 반도체 메모리 소자의 동작에 설명은 본 발명의 제 1 실시예와 동일하므로 설명의 중복을 피하기 위해 이에 대한 설명을 생략하기로 한다.
이상에서 살펴 본 바와 같이, 본 발명에 의하면, 콘트롤 게이트가 액티브영역의 1쌍의 스플리트된 플로우팅 게이트를 끊어짐없이 연속하여 겹쳐지므로 플로우팅 게이트의 패턴과 콘트롤 게이트의 패턴이 별개의 공정에 의해 각각 형성되더라도 이들 두 패턴의 부정합이 거의 발생하지 않는다. 따라서, 셀 특성이 홀수/짝수번째의 워드라인에 따라 이분화되는 경향이 없다.
또한, 셀의 구조적(schematic) 특성상 바이트 프로그램 및 바이트 소거가 이루어질 수 있다. 그리고, 각 비트라인마다 콘택홀이 1개씩 사용되지 않으므로 비트라인의 콘택홀 수량이 적고 그 결과 셀의 축소가 용이하다.
한편, 본 발명은 도면에 도시된 바람직한 예를 기준으로 기술하고 있으나 이에 한정되지 않으며 발명의 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 분야에서 통상의 지식을 갖는 자에 의해 다양한 변형과 개량이 가능함은 당연하다.

Claims (12)

  1. 서로 이격된 액티브영역들과, 상기 액티브영역들을 아이솔레이션한 필드절연막이 형성된 필드영역을 갖는 제 1 도전형 반도체기판;
    상기 액티브영역들 각각의 반도체기판 상에 형성된 제 1 게이트 절연막;
    상기 제 1 게이트 절연막 상에 정해진 간격을 두고 배치되는 플로우팅 게이트들;
    상기 플로우팅 게이트들의 상부면 상에 각각 형성되는 산화막;
    상기 플로우팅 게이트들의 측면에 각각 형성된 턴넬링 절연막인 제 2 게이트 절연막;
    상기 플로우팅 게이트들 중 대응하는 1쌍의 플로우팅 게이트들을 끊어짐없이 연속하여 겹쳐지도록 상기 결과 구조물의 액티브영역들 상에 각각 형성되는 콘트롤 게이트들; 그리고
    상기 플로우팅 게이트들의 동일한 일측부에 각각 일부 겹쳐지는 액티브영역과 이에 이웃한 액티브영역의 일부 영역에 함께 형성된 제 2 도전형 소오스영역들;
    상기 소오스영역들 중 하나의 동일 소오스라인의 이웃한 소오스영역들이 상기 필드절연막에 의해 아이솔레이션되는 것을 방지하고 이들을 전기적으로 연결하기 위해 상기 필드영역의 일부 영역의 반도체기판에 형성되는 제 2 도전형 매몰 확산영역을 포함하는 불휘발성 반도체 메모리소자.
  2. 제 1 항에 있어서, 상기 매몰 확산영역은 상기 이웃한 소오스영역들 사이의 필드절연막 주위의 반도체기판에 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리소자.
  3. 제 2 항에 있어서, 상기 필드절연막은 트렌치 내에 채워진 절연막인 것을 특징으로 하는 불휘발성 반도체 메모리소자.
  4. 제 3 항에 있어서, 상기 필드절연막은 USG막과 PE-TEOS 산화막의 적층 구조로 이루어진 것을 특징으로 하는 불휘발성 반도체 메모리소자.
  5. 제 1 도전형 반도체기판의 액티브영역들을 아이솔레이션하기 위해 상기 반도체기판의 필드영역에 필드절연막을 형성하는 단계;
    상기 액티브영역들 각각의 반도체기판 상에 제 1 게이트 절연막을 형성하는 단계;
    상기 제 1 게이트 절연막 상에 정해진 간격을 두고 이격하여 배치되는 플로우팅 게이트들을 형성함과 아울러 상기 플로우팅 게이트들의 상부면 상에 각각 산화막을 형성하는 단계;
    상기 플로우팅 게이트들의 동일한 일측부와 각각 일부 겹쳐지도록 상기 액티브영역들의 반도체기판에 제 2 도전형 소오스영역들을 형성하는 단계;
    상기 플로우팅 게이트들의 측면 상에 각각 턴넬링 절연막인 제 2 게이트 절연막을 형성하는 단계; 그리고
    상기 플로우팅 게이트들 중 대응하는 1쌍의 플로우팅 게이트들을 끊어짐없이 연속하여 겹쳐지도록 상기 결과 구조물의 액티브영역 상에 콘트롤 게이트들을 각각 형성하는 단계를 포함하되
    상기 필드절연막을 형성하는 단계는 상기 소오스영역들 중 하나의 동일 소오스라인의 이웃한 소오스영역들이 상기 필드절연막에 의해 아이솔레이션되는 않는 것을 방지하고 이들을 전기적으로 연결하기 위해 상기 이웃한 소오스영역들 사이의 필드영역의 일부 영역의 반도체기판에 제 2 도전형 매몰 확산영역을 형성하는 단계를 포함하는 불휘발성 반도체 메모리소자의 제조방법.
  6. 제 5 항에 있어서, 상기 필드절연막을 형성하는 단계는
    상기 반도체기판의 표면 상에 패드 산화막과 제 1 질화막 및 상기 제 1 질화막의 마스크용 절연막을 순차적으로 적층하는 단계;
    사진식각공정을 이용하여 상기 액티브영역 상에만 상기 절연막을 형성하는 단계;
    상기 남은 절연막을 마스크로 이용하여 상기 제 1 질화막을 상기 필드영역의 패드산화막의 표면이 노출될 때까지 식각하는 단계;
    상기 남은 절연막과 제 1 질화막의 측벽에 스페이서를 형성하는 단계;
    상기 절연막을 마스크로 이용하여 상기 필드영역의 반도체기판에 원하는 깊이의 트렌치를 형성하는 단계;
    상기 소오스영역들 중 하나의 동일 소오스라인의 이웃한 소오스영역들이 상기 필드절연막에 의해 아이솔레이션되는 것을 방지하고 이들을 전기적으로 연결하기 위해 상기 이웃한 소오스영역들 사이의 필드영역의 반도체기판에 상기 매몰 확산영역을 형성하는 단계; 그리고
    상기 트렌치에만 상기 필드절연막을 채우는 단계를 포함하는 불휘발성 반도체 메모리소자의 제조방법.
  7. 제 6 항에 있어서, 상기 트렌치 내에만 상기 필드절연막을 채우는 단계는
    상기 트렌치 식각면의 식각 손상을 억제하기 위해 상기 트렌치를 포함한 고온산화막 상에 선형성 절연막을 적층하는 단계;
    상기 트렌치를 채울 수 있도록 상기 선형성 절연막 상에 상기 필드절연막을 두껍게 적층하는 단계; 그리고
    에치백공정 및 CMP공정을 이용하여 상기 필드절연막을 상기 패드 산화막과 평탄화를 이루도록 하여 상기 트렌치에만 채우는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리소자의 제조방법.
  8. 제 7 항에 있어서, 상기 선형 절연막으로서 질화막과 그 위의 중온산화막의 적층 구조로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리소자의 제조방법.
  9. 제 6 항에 있어서, 상기 필드절연막으로서 USG막과 PE-TEOS 산화막의 적층 구조로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리소자의 제조방법.
  10. 서로 이격된 제 1 액티브영역들과, 상기 제 1 액티브영역들의 사이에 위치하며 양측의 상기 제 1 액티브영역의 일부 영역에 일체로 연결되는 제 2 액티브영역들로 이루어진 액티브영역들과, 상기 액티브영역들을 아이솔레이션한 필드절연막이 형성된 필드영역을 갖는 제 1 도전형 반도체기판;
    상기 제 1, 2 액티브영역들 각각의 반도체기판 상에 형성된 제 1 게이트 절연막;
    상기 제 1 게이트 절연막 상에 정해진 간격을 두고 배치되는 플로우팅 게이트들;
    상기 플로우팅 게이트들의 상부면 상에 각각 형성되는 산화막;
    상기 플로우팅 게이트들의 측면에 각각 형성된 턴넬링 절연막인 제 2 게이트 절연막;
    상기 플로우팅 게이트들 중 대응하는 1쌍의 플로우팅 게이트들을 끊어짐없이 연속하여 겹쳐지도록 상기 결과 구조물의 제 1 액티브영역들 상에 각각 형성되는 콘트롤 게이트들; 그리고
    상기 플로우팅 게이트들의 동일한 일측부에 각각 일부 겹쳐지는 제 1 액티브영역과 이에 이웃한 제 1 액티브영역의 일부 영역에 함께 형성된 제 2 도전형 소오스영역들을 포함하되
    상기 제 2 액티브영역이 상기 소오스영역들 중 하나의 동일 소오스라인의 이웃한 소오스영역들이 상기 필드절연막에 의해 아이솔레이션되는 것을 방지하고 이들을 전기적으로 연결하기 위해 상기 소오스영역들 사이에서 일체로 연결되는 것을 특징으로 하는 불휘발성 반도체 메모리소자.
  11. 제 10 항에 있어서, 상기 제 2 액티브영역은 제 2 도전형 불순물로 이온주입된 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  12. 제 1 도전형 반도체기판의 제 1 액티브영역들과, 상기 제 1 액티브영역들의 사이에 위치하며 양측의 상기 제 1 액티브영역들의 일부 영역에 일체로 연결되는 제 2 액티브영역들로 이루어진 액티브영역들을 아이솔레이션하기 위해 상기 반도체기판의 필드영역에 필드절연막을 형성하는 단계;
    상기 제 1, 2 액티브영역들 각각의 반도체기판 상에 제 1 게이트 절연막을 형성하는 단계;
    상기 제 1 액티브영역의 제 1 게이트 절연막 상에 정해진 간격을 두고 이격하여 배치되는 플로우팅 게이트들을 형성함과 아울러 상기 플로우팅 게이트들의 상부면 상에 각각 산화막을 형성하는 단계;
    상기 플로우팅 게이트들의 동일한 일측부와 각각 일부 겹쳐지도록 상기 액티브영역들의 반도체기판에 제 2 도전형 소오스영역들을 형성하는 단계;
    상기 플로우팅 게이트들의 측면 상에 각각 턴넬링 절연막인 제 2 게이트 절연막을 형성하는 단계; 그리고
    상기 플로우팅 게이트들 중 대응하는 1쌍의 플로우팅 게이트들을 끊어짐없이 연속하여 겹쳐지도록 상기 결과 구조물의 제 1 액티브영역 상에 콘트롤 게이트들을 각각 형성하는 단계를 포함하되
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