JP2002270704A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ディジタル化した画像情報や音声情報の書込
みおよび読出しを効率良く行なうことができる不揮発性
半導体記憶装置およびその製造方法を提供する。 【解決手段】 本発明の不揮発性半導体記憶装置３００
は、ウエハ１１に形成されかつ素子分離領域３８によっ
て互いに分離された第１記憶素子１００および第２記憶
素子２００と、第１不純物拡散層１６および第２不純物
拡散層１４とを含む。第１および第２記憶素子１００は
それぞれ、ゲート絶縁層２０，１２０、フローティング
ゲート２２，１２２、選択酸化絶縁層２４，１２４、お
よび第３不純物拡散層１５，２５を含み、かつ、共通の
中間絶縁層２６、共通のコントロールゲート２８を有
し、共通の第１および第２不純物拡散層１６，１４に接
続されている。第３不純物拡散層１５と第３不純物拡散
層２５とは不純物濃度が異なる。
みおよび読出しを効率良く行なうことができる不揮発性
半導体記憶装置およびその製造方法を提供する。 【解決手段】 本発明の不揮発性半導体記憶装置３００
は、ウエハ１１に形成されかつ素子分離領域３８によっ
て互いに分離された第１記憶素子１００および第２記憶
素子２００と、第１不純物拡散層１６および第２不純物
拡散層１４とを含む。第１および第２記憶素子１００は
それぞれ、ゲート絶縁層２０，１２０、フローティング
ゲート２２，１２２、選択酸化絶縁層２４，１２４、お
よび第３不純物拡散層１５，２５を含み、かつ、共通の
中間絶縁層２６、共通のコントロールゲート２８を有
し、共通の第１および第２不純物拡散層１６，１４に接
続されている。第３不純物拡散層１５と第３不純物拡散
層２５とは不純物濃度が異なる。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特に、１つのメモリセルユニットで３種類
のデータの書込みおよび読出しができる不揮発性半導体
記憶装置に関する。
装置に関し、特に、１つのメモリセルユニットで３種類
のデータの書込みおよび読出しができる不揮発性半導体
記憶装置に関する。
【０００２】
【背景技術】不揮発性半導体記憶装置は、ＤＲＡＭやＳ
ＲＡＭなどの揮発性半導体装置と比較して大容量化に適
しており、かつ高速アクセスが可能であるといった優れ
た特徴を有する。
ＲＡＭなどの揮発性半導体装置と比較して大容量化に適
しており、かつ高速アクセスが可能であるといった優れ
た特徴を有する。
【０００３】特に、近年、不揮発性半導体記憶装置にお
いては、記憶容量を容易に拡大でき、ディジタル化した
画像情報や音声情報の書込みおよび読出しの効率化が求
められている。
いては、記憶容量を容易に拡大でき、ディジタル化した
画像情報や音声情報の書込みおよび読出しの効率化が求
められている。
【０００４】
【発明が解決しようとする課題】本発明の目的は、ディ
ジタル化した画像情報や音声情報の書込みおよび読出し
を効率良く行なうことができる不揮発性半導体記憶装置
およびその製造方法を提供することにある。
ジタル化した画像情報や音声情報の書込みおよび読出し
を効率良く行なうことができる不揮発性半導体記憶装置
およびその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】（第１の不揮発性半導体
記憶装置）本発明の不揮発性半導体記憶装置は、半導体
基板と、前記半導体基板に形成された不純物領域および
素子分離領域と、前記半導体基板に形成され、かつ前記
素子分離領域によって互いに分離された第１記憶素子お
よび第２記憶素子と、を含み、前記不純物領域は、第１
不純物拡散層および第２不純物拡散層を含み、前記第１
記憶素子および前記第２記憶素子は、それぞれゲート絶
縁層、フローティングゲート、選択酸化絶縁層、および
第３不純物拡散層を含み、かつ共通の中間絶縁層、共通
のコントロールゲートを含み、共通の前記第１および第
２不純物拡散層に接続され、前記第１および第２記憶素
子をそれぞれ構成する前記第３不純物拡散層は、チャネ
ル領域を含み、前記第１記憶素子を構成する前記第３不
純物拡散層の不純物濃度と、前記第２記憶素子を構成す
る前記第３不純物拡散層の不純物濃度とが異なる。
記憶装置）本発明の不揮発性半導体記憶装置は、半導体
基板と、前記半導体基板に形成された不純物領域および
素子分離領域と、前記半導体基板に形成され、かつ前記
素子分離領域によって互いに分離された第１記憶素子お
よび第２記憶素子と、を含み、前記不純物領域は、第１
不純物拡散層および第２不純物拡散層を含み、前記第１
記憶素子および前記第２記憶素子は、それぞれゲート絶
縁層、フローティングゲート、選択酸化絶縁層、および
第３不純物拡散層を含み、かつ共通の中間絶縁層、共通
のコントロールゲートを含み、共通の前記第１および第
２不純物拡散層に接続され、前記第１および第２記憶素
子をそれぞれ構成する前記第３不純物拡散層は、チャネ
ル領域を含み、前記第１記憶素子を構成する前記第３不
純物拡散層の不純物濃度と、前記第２記憶素子を構成す
る前記第３不純物拡散層の不純物濃度とが異なる。
【０００６】本発明によれば、前記第１記憶素子を構成
する前記第３不純物拡散層の不純物濃度が、前記第２記
憶素子を構成する前記第３不純物拡散層の不純物濃度と
異なることにより、前記第１記憶素子の閾値電圧は、前
記第２記憶素子の閾値電圧と異なる値に設定される。こ
れにより、データの書込みおよび読出しにおいて、前記
第１および第２記憶素子の閾値電圧の差により、前記第
１および第２記憶素子のどちらか一方、あるいは両方、
またはいずれも駆動させない場合の３種類の態様によっ
て、３種類のデータの書込みおよび読出しを行なうこと
ができる。したがって、３種類の情報を識別することが
必要な装置、たとえばカラーＣＣＤやカラー液晶表示装
置に適用することにより、データの記憶および読出しを
効率良く行なうことができる。
する前記第３不純物拡散層の不純物濃度が、前記第２記
憶素子を構成する前記第３不純物拡散層の不純物濃度と
異なることにより、前記第１記憶素子の閾値電圧は、前
記第２記憶素子の閾値電圧と異なる値に設定される。こ
れにより、データの書込みおよび読出しにおいて、前記
第１および第２記憶素子の閾値電圧の差により、前記第
１および第２記憶素子のどちらか一方、あるいは両方、
またはいずれも駆動させない場合の３種類の態様によっ
て、３種類のデータの書込みおよび読出しを行なうこと
ができる。したがって、３種類の情報を識別することが
必要な装置、たとえばカラーＣＣＤやカラー液晶表示装
置に適用することにより、データの記憶および読出しを
効率良く行なうことができる。
【０００７】この場合、前記第１不純物拡散層は、ビッ
ト線と電気的に接続されることが望ましい。
ト線と電気的に接続されることが望ましい。
【０００８】（第２の不揮発性半導体記憶装置）本発明
の不揮発性半導体記憶装置は、半導体基板と、前記半導
体基板に形成された不純物領域および素子分離領域と、
前記半導体基板に形成され、かつ前記素子分離領域によ
って互いに分離された第１記憶素子および第２記憶素子
と、を含み、前記不純物領域は、第１不純物拡散層およ
び第２不純物拡散層を含み、前記第１記憶素子および前
記第２記憶素子は、それぞれゲート絶縁層、フローティ
ングゲート、選択酸化絶縁層、および第３不純物拡散層
を含み、かつ共通の中間絶縁層、共通のコントロールゲ
ートを含み、共通の前記第１および第２不純物拡散層に
接続され、前記第１不純物拡散層は、ビット線と電気的
に接続され、前記第１および第２記憶素子をそれぞれ構
成する前記第３不純物拡散層は、チャネル領域を含み、
前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値
電圧とが異なる値に設定されている。
の不揮発性半導体記憶装置は、半導体基板と、前記半導
体基板に形成された不純物領域および素子分離領域と、
前記半導体基板に形成され、かつ前記素子分離領域によ
って互いに分離された第１記憶素子および第２記憶素子
と、を含み、前記不純物領域は、第１不純物拡散層およ
び第２不純物拡散層を含み、前記第１記憶素子および前
記第２記憶素子は、それぞれゲート絶縁層、フローティ
ングゲート、選択酸化絶縁層、および第３不純物拡散層
を含み、かつ共通の中間絶縁層、共通のコントロールゲ
ートを含み、共通の前記第１および第２不純物拡散層に
接続され、前記第１不純物拡散層は、ビット線と電気的
に接続され、前記第１および第２記憶素子をそれぞれ構
成する前記第３不純物拡散層は、チャネル領域を含み、
前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値
電圧とが異なる値に設定されている。
【０００９】上記構成によれば、前述した第１の不揮発
性半導体記憶装置と同様の作用および効果を有する。
性半導体記憶装置と同様の作用および効果を有する。
【００１０】また、前記第１および第２の不揮発性半導
体記憶装置においては、下記の（１）〜（３）の態様を
とることができる。
体記憶装置においては、下記の（１）〜（３）の態様を
とることができる。
【００１１】（１）前記第１記憶素子および前記第２記
憶素子は、前記第１不純物拡散層を介して共通のビット
線と電気的に接続されることが望ましい。
憶素子は、前記第１不純物拡散層を介して共通のビット
線と電気的に接続されることが望ましい。
【００１２】（２）前記第１記憶素子および前記第２記
憶素子上に形成された層間絶縁層と、前記層間絶縁層を
貫通するコンタクト部とを含み、前記第１不純物拡散層
は、前記コンタクト部を介して前記ビット線に接続され
ることが望ましい。
憶素子上に形成された層間絶縁層と、前記層間絶縁層を
貫通するコンタクト部とを含み、前記第１不純物拡散層
は、前記コンタクト部を介して前記ビット線に接続され
ることが望ましい。
【００１３】（３）前記第１および第２記憶素子にそれ
ぞれ含まれる前記第３不純物拡散層は、前記第１不純物
拡散層および前記第２不純物拡散層の間であって、かつ
前記ゲート絶縁層および前記コントロールゲートの直下
部分に形成されていることが望ましい。
ぞれ含まれる前記第３不純物拡散層は、前記第１不純物
拡散層および前記第２不純物拡散層の間であって、かつ
前記ゲート絶縁層および前記コントロールゲートの直下
部分に形成されていることが望ましい。
【００１４】（第１の不揮発性半導体記憶装置の製造方
法）本発明の第１の不揮発性半導体記憶装置の製造方法
は、第１記憶素子および第２記憶素子を含む不揮発性半
導体記憶装置の製造方法であって、以下の工程（ａ）〜
工程（ｅ）を含む。
法）本発明の第１の不揮発性半導体記憶装置の製造方法
は、第１記憶素子および第２記憶素子を含む不揮発性半
導体記憶装置の製造方法であって、以下の工程（ａ）〜
工程（ｅ）を含む。
【００１５】（ａ）半導体基板に、前記第１記憶素子お
よび前記第２記憶素子を分離するための素子分離領域を
形成する工程、（ｂ）前記半導体基板において前記素子
分離領域で分離された２の領域にそれぞれ不純物を導入
することにより、該２の領域のうち１の領域に前記第１
記憶素子を構成する第３不純物拡散層を形成するととも
に、該２の領域のうち別の１の領域に前記第２記憶素子
を構成する第３不純物拡散層を形成する工程であって、
前記第１記憶素子を構成する第３不純物拡散層の不純物
濃度と、前記第２記憶素子を構成する第３不純物拡散層
の不純物濃度とが異なるように、前記第１および第２記
憶素子をそれぞれ構成する前記第３不純物拡散層を形成
する工程、（ｃ）前記半導体基板上において前記素子分
離領域で分離された２の領域に、前記第１記憶素子およ
び前記第２記憶素子を構成するゲート絶縁層、フローテ
ィングゲート、および選択酸化絶縁層をそれぞれ形成す
る工程、（ｄ）中間絶縁層を形成するための絶縁層、お
よび導電層を順に積層した後、該絶縁層および該導電層
を所定の形状にパターニングして、前記第１記憶素子お
よび前記第２記憶素子に共通の中間絶縁層およびコント
ロールゲートをそれぞれ形成する工程、および（ｅ）前
記半導体基板の所定領域に不純物を導入して、前記第１
および第２不純物拡散層を含む不純物領域を形成するこ
とにより、前記第１記憶素子および前記第２記憶素子を
形成する工程。
よび前記第２記憶素子を分離するための素子分離領域を
形成する工程、（ｂ）前記半導体基板において前記素子
分離領域で分離された２の領域にそれぞれ不純物を導入
することにより、該２の領域のうち１の領域に前記第１
記憶素子を構成する第３不純物拡散層を形成するととも
に、該２の領域のうち別の１の領域に前記第２記憶素子
を構成する第３不純物拡散層を形成する工程であって、
前記第１記憶素子を構成する第３不純物拡散層の不純物
濃度と、前記第２記憶素子を構成する第３不純物拡散層
の不純物濃度とが異なるように、前記第１および第２記
憶素子をそれぞれ構成する前記第３不純物拡散層を形成
する工程、（ｃ）前記半導体基板上において前記素子分
離領域で分離された２の領域に、前記第１記憶素子およ
び前記第２記憶素子を構成するゲート絶縁層、フローテ
ィングゲート、および選択酸化絶縁層をそれぞれ形成す
る工程、（ｄ）中間絶縁層を形成するための絶縁層、お
よび導電層を順に積層した後、該絶縁層および該導電層
を所定の形状にパターニングして、前記第１記憶素子お
よび前記第２記憶素子に共通の中間絶縁層およびコント
ロールゲートをそれぞれ形成する工程、および（ｅ）前
記半導体基板の所定領域に不純物を導入して、前記第１
および第２不純物拡散層を含む不純物領域を形成するこ
とにより、前記第１記憶素子および前記第２記憶素子を
形成する工程。
【００１６】本発明の製造方法によれば、前記第１記憶
素子を構成する前記第３不純物拡散層の不純物濃度と、
前記第２記憶素子を構成する前記第３不純物拡散層の不
純物濃度とが異なるように形成することにより、前記第
１および第２記憶素子の閾値電圧をそれぞれ異なる値に
設定することができる。これにより、３種類のデータの
書込みおよび読出しを行なうことができる不揮発性半導
体記憶装置を簡便かつ容易な方法で製造することができ
る。
素子を構成する前記第３不純物拡散層の不純物濃度と、
前記第２記憶素子を構成する前記第３不純物拡散層の不
純物濃度とが異なるように形成することにより、前記第
１および第２記憶素子の閾値電圧をそれぞれ異なる値に
設定することができる。これにより、３種類のデータの
書込みおよび読出しを行なうことができる不揮発性半導
体記憶装置を簡便かつ容易な方法で製造することができ
る。
【００１７】特に、前記第１記憶素子を構成する第３不
純物拡散層および前記第２記憶素子を構成する第３不純
物拡散層にそれぞれ導入する不純物の濃度に差をもたせ
ることにより、前記第１記憶素子の閾値電圧と前記第２
記憶素子の閾値電圧とを異なる値に設定することが望ま
しい。この方法によれば、前記第１および第２記憶素子
をそれぞれ構成する前記第３不純物拡散層に導入する不
純物の濃度を変えることで、前記第１および第２記憶素
子の閾値電圧の調整を容易に行なうことができる。
純物拡散層および前記第２記憶素子を構成する第３不純
物拡散層にそれぞれ導入する不純物の濃度に差をもたせ
ることにより、前記第１記憶素子の閾値電圧と前記第２
記憶素子の閾値電圧とを異なる値に設定することが望ま
しい。この方法によれば、前記第１および第２記憶素子
をそれぞれ構成する前記第３不純物拡散層に導入する不
純物の濃度を変えることで、前記第１および第２記憶素
子の閾値電圧の調整を容易に行なうことができる。
【００１８】（第２の不揮発性半導体記憶装置の製造方
法）本発明の第２の不揮発性半導体記憶装置の製造方法
は、第１記憶素子および第２記憶素子を含む不揮発性半
導体記憶装置の製造方法であって、以下の工程（ａ）〜
工程（ｅ）を含む。
法）本発明の第２の不揮発性半導体記憶装置の製造方法
は、第１記憶素子および第２記憶素子を含む不揮発性半
導体記憶装置の製造方法であって、以下の工程（ａ）〜
工程（ｅ）を含む。
【００１９】（ａ）半導体基板に、前記第１記憶素子お
よび前記第２記憶素子を分離するための素子分離領域を
形成した後、ゲート絶縁層を形成するための絶縁層、お
よびフローティングゲートを形成するための導電層を順
に形成する工程、（ｂ）前記半導体基板において前記素
子分離領域で分離された２の領域にそれぞれ不純物を導
入することにより、該２の領域のうち１の領域に前記第
１記憶素子を構成する第３不純物拡散層を形成するとと
もに、該２の領域のうち別の１の領域に前記第２記憶素
子を構成する第３不純物拡散層を形成する工程であっ
て、前記第１記憶素子を構成する第３不純物拡散層の不
純物濃度と、前記第２記憶素子を構成する第３不純物拡
散層の不純物濃度とが異なるように、前記第１および第
２記憶素子をそれぞれ構成する前記第３不純物拡散層を
形成する工程、（ｃ）前記フローティングゲートを形成
するための導電層の一部を選択酸化して、前記第１記憶
素子および前記第２記憶素子を構成する選択酸化絶縁層
をそれぞれ形成した後、前記ゲート絶縁層を形成するた
めの絶縁層、および前記フローティングゲートを形成す
るための導電層を所定の形状にパターニングすることに
より、前記半導体基板上において前記素子分離領域で分
離された２の領域に、前記第１記憶素子および前記第２
記憶素子を構成するゲート絶縁層およびフローティング
ゲートをそれぞれ形成する工程、（ｄ）中間絶縁層を形
成するための絶縁層、およびコントロールゲートを形成
するための導電層を順に積層した後、該絶縁層および該
コントロールゲートを形成するための導電層を所定の形
状にパターニングして、前記第１記憶素子および前記第
２記憶素子に共通の中間絶縁層およびコントロールゲー
トをそれぞれ形成する工程、および （ｅ）前記半導体
基板の所定領域に不純物を導入して、前記第１および第
２不純物拡散層を含む不純物領域を形成することによ
り、前記第１記憶素子および前記第２記憶素子を形成す
る工程。
よび前記第２記憶素子を分離するための素子分離領域を
形成した後、ゲート絶縁層を形成するための絶縁層、お
よびフローティングゲートを形成するための導電層を順
に形成する工程、（ｂ）前記半導体基板において前記素
子分離領域で分離された２の領域にそれぞれ不純物を導
入することにより、該２の領域のうち１の領域に前記第
１記憶素子を構成する第３不純物拡散層を形成するとと
もに、該２の領域のうち別の１の領域に前記第２記憶素
子を構成する第３不純物拡散層を形成する工程であっ
て、前記第１記憶素子を構成する第３不純物拡散層の不
純物濃度と、前記第２記憶素子を構成する第３不純物拡
散層の不純物濃度とが異なるように、前記第１および第
２記憶素子をそれぞれ構成する前記第３不純物拡散層を
形成する工程、（ｃ）前記フローティングゲートを形成
するための導電層の一部を選択酸化して、前記第１記憶
素子および前記第２記憶素子を構成する選択酸化絶縁層
をそれぞれ形成した後、前記ゲート絶縁層を形成するた
めの絶縁層、および前記フローティングゲートを形成す
るための導電層を所定の形状にパターニングすることに
より、前記半導体基板上において前記素子分離領域で分
離された２の領域に、前記第１記憶素子および前記第２
記憶素子を構成するゲート絶縁層およびフローティング
ゲートをそれぞれ形成する工程、（ｄ）中間絶縁層を形
成するための絶縁層、およびコントロールゲートを形成
するための導電層を順に積層した後、該絶縁層および該
コントロールゲートを形成するための導電層を所定の形
状にパターニングして、前記第１記憶素子および前記第
２記憶素子に共通の中間絶縁層およびコントロールゲー
トをそれぞれ形成する工程、および （ｅ）前記半導体
基板の所定領域に不純物を導入して、前記第１および第
２不純物拡散層を含む不純物領域を形成することによ
り、前記第１記憶素子および前記第２記憶素子を形成す
る工程。
【００２０】本発明の製造方法によれば、前述した第１
の不揮発性半導体記憶装置の製造方法と同様の作用およ
び効果を有する。
の不揮発性半導体記憶装置の製造方法と同様の作用およ
び効果を有する。
【００２１】また、前記第１および第２の不揮発性半導
体記憶装置の製造方法においては、下記の（１）〜
（４）の態様をとることができる。
体記憶装置の製造方法においては、下記の（１）〜
（４）の態様をとることができる。
【００２２】（１）さらに下記の工程（ｆ）および工程
（ｇ）を含むことができる。
（ｇ）を含むことができる。
【００２３】（ｆ）前記第１記憶素子および前記第２記
憶素子上に層間絶縁層を形成した後、前記第１不純物拡
散層上に、前記層間絶縁層を貫通するコンタクト部を形
成する工程、および （ｇ）前記コンタクト部に導電層を埋め込むとともに、
前記層間絶縁層上に、該導電層と接続するビット線を形
成する工程。
憶素子上に層間絶縁層を形成した後、前記第１不純物拡
散層上に、前記層間絶縁層を貫通するコンタクト部を形
成する工程、および （ｇ）前記コンタクト部に導電層を埋め込むとともに、
前記層間絶縁層上に、該導電層と接続するビット線を形
成する工程。
【００２４】この場合、前記工程（ｇ）は、前記導電層
を前記第１不純物拡散層と電気的に接続する工程である
ことが望ましい。
を前記第１不純物拡散層と電気的に接続する工程である
ことが望ましい。
【００２５】また、この場合、前記工程（ｇ）は、前記
ビット線を、前記第１および第２記憶素子に共通のビッ
ト線として、該第１および第２記憶素子に電気的に接続
する工程であることが望ましい。
ビット線を、前記第１および第２記憶素子に共通のビッ
ト線として、該第１および第２記憶素子に電気的に接続
する工程であることが望ましい。
【００２６】（２）前記工程（ｂ）は、前記半導体基板
において前記素子分離領域で分離された２の領域にそれ
ぞれ所定量の不純物を導入することにより、前記第１記
憶素子を構成する前記第３不純物拡散層の不純物濃度
と、前記第２記憶素子を構成する前記第３不純物拡散層
の不純物濃度とが異なるように、前記第１および第２記
憶素子をそれぞれ構成する前記第３不純物拡散層を形成
する工程であることが望ましい。
において前記素子分離領域で分離された２の領域にそれ
ぞれ所定量の不純物を導入することにより、前記第１記
憶素子を構成する前記第３不純物拡散層の不純物濃度
と、前記第２記憶素子を構成する前記第３不純物拡散層
の不純物濃度とが異なるように、前記第１および第２記
憶素子をそれぞれ構成する前記第３不純物拡散層を形成
する工程であることが望ましい。
【００２７】（３）前記工程（ｂ）は、前記半導体基板
において前記コントロールゲートの直下部分の所定領域
に不純物を導入することにより、前記第１記憶素子を構
成する第３不純物拡散層の不純物濃度と、前記第２記憶
素子を構成する第３不純物拡散層の不純物濃度とが異な
るように設定することが望ましい。
において前記コントロールゲートの直下部分の所定領域
に不純物を導入することにより、前記第１記憶素子を構
成する第３不純物拡散層の不純物濃度と、前記第２記憶
素子を構成する第３不純物拡散層の不純物濃度とが異な
るように設定することが望ましい。
【００２８】（４）さらに下記の工程（ｈ）を含むこと
ができる。
ができる。
【００２９】（ｈ）前記工程（ｃ）において前記ゲート
絶縁層を形成する前に、前記半導体基板の少なくとも一
部に不純物を導入することが望ましい。
絶縁層を形成する前に、前記半導体基板の少なくとも一
部に不純物を導入することが望ましい。
【００３０】この場合、前記工程（ｈ）は、前記半導体
基板において前記コントロールゲートの直下部分に不純
物領域を形成する工程であることがより望ましい。
基板において前記コントロールゲートの直下部分に不純
物領域を形成する工程であることがより望ましい。
【００３１】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００３２】（デバイスの構造）図１は、本実施の形態
にかかる不揮発性半導体記憶装置３００を模式的に示す
平面図であり、図２は、図１に示す不揮発性半導体記憶
装置３００をＡ−Ａ線に沿って示す断面図である。
にかかる不揮発性半導体記憶装置３００を模式的に示す
平面図であり、図２は、図１に示す不揮発性半導体記憶
装置３００をＡ−Ａ線に沿って示す断面図である。
【００３３】本実施の形態にかかる不揮発性半導体記憶
装置３００は、第２導電型（Ｐ型）の半導体基板（シリ
コン基板）１０に形成され、第１記憶素子１００および
第２記憶素子２００と、第１導電型（Ｎ型）の第１不純
物拡散層１６および第２不純物拡散層１４と、素子分離
領域１８，３８とを含む。第１不純物拡散層１６および
第２不純物拡散層１４はドレイン／ソース領域である。
なお、本実施の形態においては、第１導電型をＮ型、第
２導電型をＰ型とする。
装置３００は、第２導電型（Ｐ型）の半導体基板（シリ
コン基板）１０に形成され、第１記憶素子１００および
第２記憶素子２００と、第１導電型（Ｎ型）の第１不純
物拡散層１６および第２不純物拡散層１４と、素子分離
領域１８，３８とを含む。第１不純物拡散層１６および
第２不純物拡散層１４はドレイン／ソース領域である。
なお、本実施の形態においては、第１導電型をＮ型、第
２導電型をＰ型とする。
【００３４】図１に示すように、不揮発性半導体記憶装
置３００を構成する第１および第２記憶素子１００，２
００によりメモリセルアレイ１０００が構成されてい
る。このメモリセルアレイ１０００においては、第１お
よび第２記憶素子１００，２００を含む不揮発性半導体
記憶装置３００がＸ方向（行方向）およびＹ方向（列方
向）に配列している。不揮発性半導体記憶装置３００
は、図１に示すように、Ｘ方向に隣合う１組の第１およ
び第２記憶素子１００，２００を含む１のメモリセルユ
ニットを構成する。さらに、不揮発性半導体記憶装置３
００を構成する第１および第２記憶素子１００，２００
はそれぞれＹ方向（列方向）に交互に配列している。第
１および第２記憶素子１００，２００は、スプリットゲ
ート構造を有する不揮発性メモリトランジスタ（以下、
「メモリトランジスタ」ともいう）である。
置３００を構成する第１および第２記憶素子１００，２
００によりメモリセルアレイ１０００が構成されてい
る。このメモリセルアレイ１０００においては、第１お
よび第２記憶素子１００，２００を含む不揮発性半導体
記憶装置３００がＸ方向（行方向）およびＹ方向（列方
向）に配列している。不揮発性半導体記憶装置３００
は、図１に示すように、Ｘ方向に隣合う１組の第１およ
び第２記憶素子１００，２００を含む１のメモリセルユ
ニットを構成する。さらに、不揮発性半導体記憶装置３
００を構成する第１および第２記憶素子１００，２００
はそれぞれＹ方向（列方向）に交互に配列している。第
１および第２記憶素子１００，２００は、スプリットゲ
ート構造を有する不揮発性メモリトランジスタ（以下、
「メモリトランジスタ」ともいう）である。
【００３５】また、不揮発性半導体記憶装置３００にお
いて、第１および第２記憶素子１００，２００は素子分
離領域１８によって相互に分離されている。
いて、第１および第２記憶素子１００，２００は素子分
離領域１８によって相互に分離されている。
【００３６】図１において、１つの第１記憶素子１００
は、Ｙ方向において、第１不純物拡散層１６をはさんで
別の第１記憶素子１００と隣合っており、かつ、共通す
る第２不純物拡散層１４をはさんでさらに別の第１記憶
素子１００と隣合っている。同様に、１つの第２記憶素
子２００は、Ｙ方向において、第１不純物拡散層１６を
はさんで別の第２記憶素子２００と隣合っており、か
つ、共通する第２不純物拡散層１４をはさんでさらに別
の第２記憶素子２００と隣合っている。
は、Ｙ方向において、第１不純物拡散層１６をはさんで
別の第１記憶素子１００と隣合っており、かつ、共通す
る第２不純物拡散層１４をはさんでさらに別の第１記憶
素子１００と隣合っている。同様に、１つの第２記憶素
子２００は、Ｙ方向において、第１不純物拡散層１６を
はさんで別の第２記憶素子２００と隣合っており、か
つ、共通する第２不純物拡散層１４をはさんでさらに別
の第２記憶素子２００と隣合っている。
【００３７】また、図１に示される不揮発性半導体記憶
装置３００において、素子分離領域１８は、それぞれ隣
合う１組の第１および第２記憶素子１００，２００から
なる２つの行毎に分離されて配置されている。そして、
第１不純物拡散層１６は、Ｘ方向において、隣合う第１
および第２記憶素子１００，２００毎に素子分離領域１
８によって分離され、第２不純物拡散層１４はＸ方向に
連続する。
装置３００において、素子分離領域１８は、それぞれ隣
合う１組の第１および第２記憶素子１００，２００から
なる２つの行毎に分離されて配置されている。そして、
第１不純物拡散層１６は、Ｘ方向において、隣合う第１
および第２記憶素子１００，２００毎に素子分離領域１
８によって分離され、第２不純物拡散層１４はＸ方向に
連続する。
【００３８】１の不揮発性半導体記憶装置３００を構成
する第１および第２記憶素子１００，２００は、素子分
離領域３８によって互いに分離されている。さらに、第
１および第２記憶素子１００，２００は、それぞれゲー
ト絶縁層、フローティングゲート、および第３不純物拡
散層を含む。すなわち、第１記憶素子１００は、ゲート
絶縁層２０、フローティングゲート２２、および選択酸
化絶縁層２４を含み、第２記憶素子２００は、ゲート絶
縁層１２０、フローティングゲート１２２、および選択
酸化絶縁層１２４を含む。
する第１および第２記憶素子１００，２００は、素子分
離領域３８によって互いに分離されている。さらに、第
１および第２記憶素子１００，２００は、それぞれゲー
ト絶縁層、フローティングゲート、および第３不純物拡
散層を含む。すなわち、第１記憶素子１００は、ゲート
絶縁層２０、フローティングゲート２２、および選択酸
化絶縁層２４を含み、第２記憶素子２００は、ゲート絶
縁層１２０、フローティングゲート１２２、および選択
酸化絶縁層１２４を含む。
【００３９】第１記憶素子１００を構成するゲート絶縁
層２０、フローティングゲート２２、および選択酸化絶
縁層２４は、シリコン基板１０に設けられたウエル１１
上に順に積層されている。また、第１記憶素子１００に
おいて、ウエル１１において第１不純物拡散層１６と第
２不純物拡散層１４との間であって、ゲート絶縁層２０
の直下部分には、第３不純物拡散層１５が形成されてい
る。すなわち、この第３不純物拡散層１５は、第２導電
型（Ｐ型）の不純物を含む領域であって、ゲート絶縁層
２０の直下部分に形成される不純物領域（チャネル領
域）を含み、かつ、図３に示すように、ウエル１１にお
いて第１不純物拡散層１６と第２不純物拡散層１４との
間、すなわちゲート絶縁層２０の直下部分から中間絶縁
層２６（コントロールゲート２８）の直下部分にかけて
形成されている。
層２０、フローティングゲート２２、および選択酸化絶
縁層２４は、シリコン基板１０に設けられたウエル１１
上に順に積層されている。また、第１記憶素子１００に
おいて、ウエル１１において第１不純物拡散層１６と第
２不純物拡散層１４との間であって、ゲート絶縁層２０
の直下部分には、第３不純物拡散層１５が形成されてい
る。すなわち、この第３不純物拡散層１５は、第２導電
型（Ｐ型）の不純物を含む領域であって、ゲート絶縁層
２０の直下部分に形成される不純物領域（チャネル領
域）を含み、かつ、図３に示すように、ウエル１１にお
いて第１不純物拡散層１６と第２不純物拡散層１４との
間、すなわちゲート絶縁層２０の直下部分から中間絶縁
層２６（コントロールゲート２８）の直下部分にかけて
形成されている。
【００４０】さらに、第１記憶素子１００は、第２記憶
素子２００と共通の中間絶縁層２６およびコントロール
ゲート２８を含み、かつ第２記憶素子２００と共通の第
１および第２不純物拡散層１６，１４に接続されてい
る。すなわち、図２に示すように、中間絶縁層２６およ
びコントロールゲート２８は、第１記憶素子１００から
第２記憶素子２００にかけて連続しており、第１および
第２不純物拡散層１６，１４は第１および第２記憶素子
１００，２００に共通のドレイン／ソース領域である。
素子２００と共通の中間絶縁層２６およびコントロール
ゲート２８を含み、かつ第２記憶素子２００と共通の第
１および第２不純物拡散層１６，１４に接続されてい
る。すなわち、図２に示すように、中間絶縁層２６およ
びコントロールゲート２８は、第１記憶素子１００から
第２記憶素子２００にかけて連続しており、第１および
第２不純物拡散層１６，１４は第１および第２記憶素子
１００，２００に共通のドレイン／ソース領域である。
【００４１】第２記憶素子２００を構成するゲート絶縁
層１２０、フローティングゲート１２２、および選択酸
化絶縁層１２４は、シリコン基板１０に設けられたウエ
ル１１上に順に積層されている。また、第２記憶素子２
００において、ウエル１１において第１不純物拡散層１
６と第２不純物拡散層１４との間であって、ゲート絶縁
層１２０の直下部分には、第３不純物拡散層２５が形成
されている。この第３不純物拡散層２５は、第１記憶素
子１００を構成する第３不純物拡散層１５と同様、第２
導電型（Ｐ型）の不純物を含む領域であって、ゲート絶
縁層１２０の直下部分に形成される不純物領域（チャネ
ル領域）を含み、かつ、ウエル１１において第１不純物
拡散層１６と第２不純物拡散層１４との間に形成されて
いる。換言すると、第３不純物拡散層２５は、ゲート絶
縁層１２０の直下部分から中間絶縁層２６（コントロー
ルゲート２８）の直下部分にかけて形成されている。
層１２０、フローティングゲート１２２、および選択酸
化絶縁層１２４は、シリコン基板１０に設けられたウエ
ル１１上に順に積層されている。また、第２記憶素子２
００において、ウエル１１において第１不純物拡散層１
６と第２不純物拡散層１４との間であって、ゲート絶縁
層１２０の直下部分には、第３不純物拡散層２５が形成
されている。この第３不純物拡散層２５は、第１記憶素
子１００を構成する第３不純物拡散層１５と同様、第２
導電型（Ｐ型）の不純物を含む領域であって、ゲート絶
縁層１２０の直下部分に形成される不純物領域（チャネ
ル領域）を含み、かつ、ウエル１１において第１不純物
拡散層１６と第２不純物拡散層１４との間に形成されて
いる。換言すると、第３不純物拡散層２５は、ゲート絶
縁層１２０の直下部分から中間絶縁層２６（コントロー
ルゲート２８）の直下部分にかけて形成されている。
【００４２】さらに、前述したように、第２記憶素子２
００は、第１記憶素子１００と共通の中間絶縁層２６お
よびコントロールゲート２８を含み、かつ第１記憶素子
１００と共通の第１および第２不純物拡散層１６，１４
に接続されている。
００は、第１記憶素子１００と共通の中間絶縁層２６お
よびコントロールゲート２８を含み、かつ第１記憶素子
１００と共通の第１および第２不純物拡散層１６，１４
に接続されている。
【００４３】本発明において特徴的なのは、第１記憶素
子１００を構成する第３不純物拡散層１５の不純物濃度
と、第２記憶素子２００を構成する第３不純物拡散層２
５の不純物濃度とが異なることである。すなわち、第３
不純物拡散層１５，２５にそれぞれ導入された第２導電
型（Ｐ型）の不純物の濃度が異なる。この構成によれ
ば、第１記憶素子１００の閾値電圧と、第２記憶素子２
００の閾値電圧とを異なる値に設定することができるた
め、３種類のデータの書込みおよび読出しを行なうこと
ができる。また、本実施の形態の不揮発性半導体記憶装
置３００では、第１および第２記憶素子１００，２００
は第１不純物拡散層１６を介して共通のビット配線層
（ビット線）３０に接続されており、１のビット配線層
３０により、Ｙ方向に配列し、素子分離領域３８を介し
て隣合う１対の第１および第２記憶素子１００，２００
の両方を制御しているため、処理の効率化を図ることが
できる。詳しくは、後述する本発明の不揮発性半導体記
憶装置の動作方法の欄で説明する。
子１００を構成する第３不純物拡散層１５の不純物濃度
と、第２記憶素子２００を構成する第３不純物拡散層２
５の不純物濃度とが異なることである。すなわち、第３
不純物拡散層１５，２５にそれぞれ導入された第２導電
型（Ｐ型）の不純物の濃度が異なる。この構成によれ
ば、第１記憶素子１００の閾値電圧と、第２記憶素子２
００の閾値電圧とを異なる値に設定することができるた
め、３種類のデータの書込みおよび読出しを行なうこと
ができる。また、本実施の形態の不揮発性半導体記憶装
置３００では、第１および第２記憶素子１００，２００
は第１不純物拡散層１６を介して共通のビット配線層
（ビット線）３０に接続されており、１のビット配線層
３０により、Ｙ方向に配列し、素子分離領域３８を介し
て隣合う１対の第１および第２記憶素子１００，２００
の両方を制御しているため、処理の効率化を図ることが
できる。詳しくは、後述する本発明の不揮発性半導体記
憶装置の動作方法の欄で説明する。
【００４４】なお、本発明においては、第１記憶素子１
００を構成する第３不純物拡散層１５の不純物濃度が、
第２記憶素子２００を構成する第３不純物拡散層２５の
不純物濃度よりも高い場合について説明するが、第１お
よび第２記憶素子それぞれを構成する第３不純物拡散層
１５，２５における不純物濃度が異なっていれば、どち
らの不純物濃度が高くてもよい。この場合、第１記憶素
子１００の閾値電圧は、第２記憶素子２００の閾値電圧
より高くなるように設定される。
００を構成する第３不純物拡散層１５の不純物濃度が、
第２記憶素子２００を構成する第３不純物拡散層２５の
不純物濃度よりも高い場合について説明するが、第１お
よび第２記憶素子それぞれを構成する第３不純物拡散層
１５，２５における不純物濃度が異なっていれば、どち
らの不純物濃度が高くてもよい。この場合、第１記憶素
子１００の閾値電圧は、第２記憶素子２００の閾値電圧
より高くなるように設定される。
【００４５】第１および第２記憶素子１００，２００を
それぞれ構成するフローティングゲート２２，１２２
は、各記憶素子毎に独立して配置されている。そして、
各行毎に複数のフローティングゲート２２，１２２の少
なくとも一部と平面的に重なる状態で、コントロールゲ
ート２８がＸ方向に延びている。また、隣合うコントロ
ールゲート２８の間には、第１導電型（Ｎ型）の第１不
純物拡散層１６が形成されている。さらに、第１および
第２記憶素子１００，２００において第１不純物拡散層
１６が形成されている側と反対側には、第１導電型（Ｎ
型）の第２不純物拡散層１４が配置されている。第２不
純物拡散層１４は第１不純物拡散層１６と同様に、シリ
コン基板１０内に形成されている。また、第２不純物拡
散層１４はＸ方向に連続し、かつＸ方向に延びている。
それぞれ構成するフローティングゲート２２，１２２
は、各記憶素子毎に独立して配置されている。そして、
各行毎に複数のフローティングゲート２２，１２２の少
なくとも一部と平面的に重なる状態で、コントロールゲ
ート２８がＸ方向に延びている。また、隣合うコントロ
ールゲート２８の間には、第１導電型（Ｎ型）の第１不
純物拡散層１６が形成されている。さらに、第１および
第２記憶素子１００，２００において第１不純物拡散層
１６が形成されている側と反対側には、第１導電型（Ｎ
型）の第２不純物拡散層１４が配置されている。第２不
純物拡散層１４は第１不純物拡散層１６と同様に、シリ
コン基板１０内に形成されている。また、第２不純物拡
散層１４はＸ方向に連続し、かつＸ方向に延びている。
【００４６】さらに、第１および第２記憶素子１００，
２００をそれぞれ構成するフローティングゲート２２，
１２２の上にはそれぞれ、選択酸化絶縁層２４，１２４
が形成されている。この選択酸化絶縁層２４，１２４
は、後に詳述するように、それぞれフローティングゲー
ト２２，１２２となるポリシリコン層の一部に選択酸化
によって形成された絶縁層をパターニングして形成され
る。選択酸化絶縁層２４，１２４は、図２に示すよう
に、第２不純物拡散層１４側の端部から第１不純物拡散
層１６の端部へ向けてその膜厚が薄くなる構造を有す
る。その結果、図２に示すように、フローティングゲー
ト２２，１２２の上縁部２２０，３２０はともに鋭角に
形成され、この上縁部２２０，３２０で電界集中が起き
やすいようになっている。なお、本実施の形態において
は、フローティングゲート２２の平面形状がほぼ楕円形
である場合を示したが、フローティングゲート２２の平
面形状はこれに限定されず、種々の態様をとることがで
きる。
２００をそれぞれ構成するフローティングゲート２２，
１２２の上にはそれぞれ、選択酸化絶縁層２４，１２４
が形成されている。この選択酸化絶縁層２４，１２４
は、後に詳述するように、それぞれフローティングゲー
ト２２，１２２となるポリシリコン層の一部に選択酸化
によって形成された絶縁層をパターニングして形成され
る。選択酸化絶縁層２４，１２４は、図２に示すよう
に、第２不純物拡散層１４側の端部から第１不純物拡散
層１６の端部へ向けてその膜厚が薄くなる構造を有す
る。その結果、図２に示すように、フローティングゲー
ト２２，１２２の上縁部２２０，３２０はともに鋭角に
形成され、この上縁部２２０，３２０で電界集中が起き
やすいようになっている。なお、本実施の形態において
は、フローティングゲート２２の平面形状がほぼ楕円形
である場合を示したが、フローティングゲート２２の平
面形状はこれに限定されず、種々の態様をとることがで
きる。
【００４７】また、第１および第２記憶素子１００，２
００をそれぞれ構成するゲート絶縁層２０，１２０、フ
ローティングゲート２２，１２２および選択酸化絶縁層
２４，１２４は、図１に示すように、それらの各端部が
隣合う素子分離領域１８，３８にそれぞれ重なる状態で
形成されている。
００をそれぞれ構成するゲート絶縁層２０，１２０、フ
ローティングゲート２２，１２２および選択酸化絶縁層
２４，１２４は、図１に示すように、それらの各端部が
隣合う素子分離領域１８，３８にそれぞれ重なる状態で
形成されている。
【００４８】中間絶縁層２６は、第１記憶素子１００お
よび第２記憶素子２００に共通であり、フローティング
ゲート２２，１２２の側面から選択酸化絶縁層２４，１
２４の表面を経て、さらにウエル１１の表面に沿って第
１不純物拡散層１６の一端に至るように形成されてい
る。この中間絶縁層２６は、いわゆるトンネル絶縁層と
して機能する。
よび第２記憶素子２００に共通であり、フローティング
ゲート２２，１２２の側面から選択酸化絶縁層２４，１
２４の表面を経て、さらにウエル１１の表面に沿って第
１不純物拡散層１６の一端に至るように形成されてい
る。この中間絶縁層２６は、いわゆるトンネル絶縁層と
して機能する。
【００４９】中間絶縁層２６の上には、コントロールゲ
ート２８が形成されている。コントロールゲート２８
は、中間絶縁層２６と同様に、第１記憶素子１００およ
び第２記憶素子２００に共通であり、Ｘ方向に延びてい
る。
ート２８が形成されている。コントロールゲート２８
は、中間絶縁層２６と同様に、第１記憶素子１００およ
び第２記憶素子２００に共通であり、Ｘ方向に延びてい
る。
【００５０】さらに、図２に示すように、第１および第
２記憶素子１００，２００が形成されたウエル１１上に
層間絶縁層４０が形成されている。この層間絶縁層４０
には、所定領域、たとえば図３に示すように、第１不純
物拡散層１６に到達するコンタクトホール３３が形成さ
れ、このコンタクトホール３３内にはコンタクト導電層
３２が形成されている。さらに、層間絶縁層４０の上に
は、所定パターンのビット配線層３０が形成されてい
る。そして、各コントロールゲート２８はワード線とな
り、コントロールゲート２８と平行に延びる第２不純物
拡散層１４はソース線となり、第１不純物拡散層１６と
接続されるビット配線層３０はビット線となる。すなわ
ち、第１不純物拡散層１６はビット配線層３０と電気的
に接続され、第１および第２記憶素子１００，２００は
共通の第１不純物拡散層１６に電気的に接続される。し
たがって、第１および第２記憶素子１００，２００は第
１不純物拡散層１６を介して共通のビット配線層（ビッ
ト線）３０と電気的に接続されている。
２記憶素子１００，２００が形成されたウエル１１上に
層間絶縁層４０が形成されている。この層間絶縁層４０
には、所定領域、たとえば図３に示すように、第１不純
物拡散層１６に到達するコンタクトホール３３が形成さ
れ、このコンタクトホール３３内にはコンタクト導電層
３２が形成されている。さらに、層間絶縁層４０の上に
は、所定パターンのビット配線層３０が形成されてい
る。そして、各コントロールゲート２８はワード線とな
り、コントロールゲート２８と平行に延びる第２不純物
拡散層１４はソース線となり、第１不純物拡散層１６と
接続されるビット配線層３０はビット線となる。すなわ
ち、第１不純物拡散層１６はビット配線層３０と電気的
に接続され、第１および第２記憶素子１００，２００は
共通の第１不純物拡散層１６に電気的に接続される。し
たがって、第１および第２記憶素子１００，２００は第
１不純物拡散層１６を介して共通のビット配線層（ビッ
ト線）３０と電気的に接続されている。
【００５１】（動作方法）次に、本実施の形態にかかる
不揮発性半導体記憶装置３００の動作の一例について、
図３を参照して説明する。
不揮発性半導体記憶装置３００の動作の一例について、
図３を参照して説明する。
【００５２】図３において、Ｖｃはコントロールゲート
２８に印加される電圧を示し、Ｖｓは第２不純物拡散層
１４に印加される電圧を示し、Ｖｄは第１不純物拡散層
１６に印加される電圧を示し、ＶｓｕｂはＰ型のシリコ
ン基板１０に印加される電圧を示す。
２８に印加される電圧を示し、Ｖｓは第２不純物拡散層
１４に印加される電圧を示し、Ｖｄは第１不純物拡散層
１６に印加される電圧を示し、ＶｓｕｂはＰ型のシリコ
ン基板１０に印加される電圧を示す。
【００５３】［データの書込み］以下、データの書込み
の一例について説明する。
の一例について説明する。
【００５４】このスプリットゲート構造の不揮発性半導
体記憶装置３００を動作させる場合、データの書込み動
作においては、第１不純物拡散層１６に対して第２不純
物拡散層１４を高電位にし、コントロールゲート２８に
低電位を印加する。これにより、第１不純物拡散層１６
付近でホットエレクトロンが発生し、かかるホットエレ
クトロンは、フローティングゲートに向かって加速さ
れ、ゲート絶縁層２０（および／またはゲート絶縁層１
２０）を介してフローティングゲート２４（および／ま
たはフローティングゲート１２４）に注入され、データ
の書込みがなされる。
体記憶装置３００を動作させる場合、データの書込み動
作においては、第１不純物拡散層１６に対して第２不純
物拡散層１４を高電位にし、コントロールゲート２８に
低電位を印加する。これにより、第１不純物拡散層１６
付近でホットエレクトロンが発生し、かかるホットエレ
クトロンは、フローティングゲートに向かって加速さ
れ、ゲート絶縁層２０（および／またはゲート絶縁層１
２０）を介してフローティングゲート２４（および／ま
たはフローティングゲート１２４）に注入され、データ
の書込みがなされる。
【００５５】本発明においては、第１記憶素子１００を
構成する第３不純物拡散層１５の不純物濃度と、第２記
憶素子２００を構成する第３不純物拡散層２５の不純物
濃度が異なることにより、第１記憶素子１００の閾値電
圧と、第２記憶素子２００の閾値電圧とが異なる値に設
定されている。ここで、第１不純物拡散層１６に印加す
る電圧Ｖｄを変えることにより、第１および第２記憶素
子１００，２００のいずれか一方にデータを書き込む
か、あるいは第１および第２記憶素子１００，２００の
両方にデータが書き込むかを選択することができる。
構成する第３不純物拡散層１５の不純物濃度と、第２記
憶素子２００を構成する第３不純物拡散層２５の不純物
濃度が異なることにより、第１記憶素子１００の閾値電
圧と、第２記憶素子２００の閾値電圧とが異なる値に設
定されている。ここで、第１不純物拡散層１６に印加す
る電圧Ｖｄを変えることにより、第１および第２記憶素
子１００，２００のいずれか一方にデータを書き込む
か、あるいは第１および第２記憶素子１００，２００の
両方にデータが書き込むかを選択することができる。
【００５６】前述したように、本実施の形態においては
一例として、第１記憶素子１００を構成する第３不純物
拡散層１５の不純物濃度が、第２記憶素子２００を構成
する第３不純物拡散層２５の不純物濃度より高い場合を
示している。これにより、第１記憶素子１００の閾値電
圧Ｖth1は、第２記憶素子２００の閾値電圧Ｖth2より大
きく設定されている。このため、コントロールゲート２
８に印加される電圧Ｖ cが、第２記憶素子２００の閾値
電圧Ｖth2より大きく、かつ第１記憶素子１００の閾値
電圧Ｖth1より小さい場合は、第２記憶素子２００のみ
にデータが書き込まれる。この場合、たとえば「１」と
いうデータが格納されたこととする。また、コントロー
ルゲート２８に印加される電圧Ｖcが、第１記憶素子１
００の閾値電圧Ｖth1より大きい場合は、第１および第
２記憶素子１００，２００の両方にデータが書き込まれ
る。この場合、たとえば「０」というデータが格納され
たこととする。ここで、コントロールゲート２８に印加
される電圧Ｖcが、第２記憶素子２００の閾値電圧Ｖth2
より小さい場合は、第１および第２記憶素子１００，２
００のいずれにおいてもデータが書き込まれない。この
場合、たとえば「２」というデータが格納されたことと
する。
一例として、第１記憶素子１００を構成する第３不純物
拡散層１５の不純物濃度が、第２記憶素子２００を構成
する第３不純物拡散層２５の不純物濃度より高い場合を
示している。これにより、第１記憶素子１００の閾値電
圧Ｖth1は、第２記憶素子２００の閾値電圧Ｖth2より大
きく設定されている。このため、コントロールゲート２
８に印加される電圧Ｖ cが、第２記憶素子２００の閾値
電圧Ｖth2より大きく、かつ第１記憶素子１００の閾値
電圧Ｖth1より小さい場合は、第２記憶素子２００のみ
にデータが書き込まれる。この場合、たとえば「１」と
いうデータが格納されたこととする。また、コントロー
ルゲート２８に印加される電圧Ｖcが、第１記憶素子１
００の閾値電圧Ｖth1より大きい場合は、第１および第
２記憶素子１００，２００の両方にデータが書き込まれ
る。この場合、たとえば「０」というデータが格納され
たこととする。ここで、コントロールゲート２８に印加
される電圧Ｖcが、第２記憶素子２００の閾値電圧Ｖth2
より小さい場合は、第１および第２記憶素子１００，２
００のいずれにおいてもデータが書き込まれない。この
場合、たとえば「２」というデータが格納されたことと
する。
【００５７】本実施の形態の不揮発性半導体記憶装置３
００では、データの書込みにおいて、不揮発性半導体記
憶装置３００を構成する第１および第２記憶素子１０
０，２００により、「０」、「１」、「２」という３種
類のデータを書込むことができる。
００では、データの書込みにおいて、不揮発性半導体記
憶装置３００を構成する第１および第２記憶素子１０
０，２００により、「０」、「１」、「２」という３種
類のデータを書込むことができる。
【００５８】たとえば、この書込み動作において、第１
記憶素子１００の閾値電圧Ｖth1が２．５Ｖで、第２記
憶素子２００の閾値電圧Ｖth2が０．７Ｖであり、コン
トロールゲート２８の電位（Ｖｃ）を２Ｖ、第２不純物
拡散層１４の電位（Ｖｓ）を１０．５Ｖ、第１不純物拡
散層１６の電位（Ｖｄ）を１Ｖ、シリコン基板１０の電
位（Ｖｓｕｂ）を０Ｖとした場合、第２記憶素子２００
のフローティングゲート１２２のみに電荷が注入され
る。すなわち、第２記憶素子２００のみにデータが書き
込まれる。一方、第１不純物拡散層１６の電位（Ｖｄ）
を１Ｖとした場合、第１および第２記憶素子１００，２
００のフローティングゲート２２，１２２にともに電荷
が注入される。すなわち、第１および第２記憶素子１０
０，２００の両方にデータが書き込まれる。
記憶素子１００の閾値電圧Ｖth1が２．５Ｖで、第２記
憶素子２００の閾値電圧Ｖth2が０．７Ｖであり、コン
トロールゲート２８の電位（Ｖｃ）を２Ｖ、第２不純物
拡散層１４の電位（Ｖｓ）を１０．５Ｖ、第１不純物拡
散層１６の電位（Ｖｄ）を１Ｖ、シリコン基板１０の電
位（Ｖｓｕｂ）を０Ｖとした場合、第２記憶素子２００
のフローティングゲート１２２のみに電荷が注入され
る。すなわち、第２記憶素子２００のみにデータが書き
込まれる。一方、第１不純物拡散層１６の電位（Ｖｄ）
を１Ｖとした場合、第１および第２記憶素子１００，２
００のフローティングゲート２２，１２２にともに電荷
が注入される。すなわち、第１および第２記憶素子１０
０，２００の両方にデータが書き込まれる。
【００５９】［データの消去］データの消去時には、所
定の高電圧をコントロールゲート２８に印加し、ＦＮ伝
導によってフローティングゲート２８に電荷を移動させ
て、第１および第２記憶素子１００，２００を一括消去
させる。
定の高電圧をコントロールゲート２８に印加し、ＦＮ伝
導によってフローティングゲート２８に電荷を移動させ
て、第１および第２記憶素子１００，２００を一括消去
させる。
【００６０】消去動作においては、第２不純物拡散層１
４および第１不純物拡散層１６の電位に対して、コント
ロールゲート２８の電位を高くする。これにより、第１
および第２記憶素子１００，２００それぞれを構成する
フローティングゲート２２，１２２内に蓄積された電荷
は、フローティングゲート２２，１２２の上縁部２２
０，３２０からそれぞれＦＮ伝導によって中間絶縁層２
６を突き抜けてコントロールゲート２８に放出されて、
データが消去される。
４および第１不純物拡散層１６の電位に対して、コント
ロールゲート２８の電位を高くする。これにより、第１
および第２記憶素子１００，２００それぞれを構成する
フローティングゲート２２，１２２内に蓄積された電荷
は、フローティングゲート２２，１２２の上縁部２２
０，３２０からそれぞれＦＮ伝導によって中間絶縁層２
６を突き抜けてコントロールゲート２８に放出されて、
データが消去される。
【００６１】たとえば、この消去動作において、コント
ロールゲート２８の電位（Ｖｃ）を１１．５Ｖとし、第
２不純物拡散層１４および第１不純物拡散層１６の電位
ＶｓおよびＶｄを０Ｖとし、シリコン基板１０の電位
（Ｖｓｕｂ）を０Ｖとして、第１および第２記憶素子１
００，２００に格納されたデータの消去を行なうことが
できる。
ロールゲート２８の電位（Ｖｃ）を１１．５Ｖとし、第
２不純物拡散層１４および第１不純物拡散層１６の電位
ＶｓおよびＶｄを０Ｖとし、シリコン基板１０の電位
（Ｖｓｕｂ）を０Ｖとして、第１および第２記憶素子１
００，２００に格納されたデータの消去を行なうことが
できる。
【００６２】［データの読出し］読出し動作において
は、第２不純物拡散層１４に対して第１不純物拡散層１
６を高電位とし、コントロールゲート２８に所定の電位
を印加することにより、第１および第２記憶素子１０
０，２００におけるチャネルの形成の有無によって、書
き込まれたデータの判定がなされる。
は、第２不純物拡散層１４に対して第１不純物拡散層１
６を高電位とし、コントロールゲート２８に所定の電位
を印加することにより、第１および第２記憶素子１０
０，２００におけるチャネルの形成の有無によって、書
き込まれたデータの判定がなされる。
【００６３】不揮発性半導体記憶装置の場合、一般に、
フローティングゲートに電荷が注入されていると、フロ
ーティングゲートの電位が低くなるため、チャネルが形
成されず、ドレイン電流が流れない。逆に、フローティ
ングゲートに電荷が注入されていないと、フローティン
グゲートの電位が高くなり、チャネルが形成されてドレ
イン電流が流れる。そこで、不揮発性半導体記憶装置３
００を構成する第１および第２記憶素子１００，２００
に流れるドレイン電流をセンスアンプによって検出する
ことにより、データを読み出すことができる。
フローティングゲートに電荷が注入されていると、フロ
ーティングゲートの電位が低くなるため、チャネルが形
成されず、ドレイン電流が流れない。逆に、フローティ
ングゲートに電荷が注入されていないと、フローティン
グゲートの電位が高くなり、チャネルが形成されてドレ
イン電流が流れる。そこで、不揮発性半導体記憶装置３
００を構成する第１および第２記憶素子１００，２００
に流れるドレイン電流をセンスアンプによって検出する
ことにより、データを読み出すことができる。
【００６４】本発明においては、第１および第２記憶素
子１００，２００をそれぞれ構成するフローティングゲ
ート２２，１２２の両方に電荷が注入されている場合、
フローティングゲート２２，１２２の電位はいずれも低
くなるため、第１および第２記憶素子１００，２００と
もにチャネルが形成されず、ドレイン電流が流れない。
すなわち、この場合、第１不純物拡散層１６と第２不純
物拡散層１４との間に流れる電流が検出されないので、
格納されたデータが「０」であると判定する。
子１００，２００をそれぞれ構成するフローティングゲ
ート２２，１２２の両方に電荷が注入されている場合、
フローティングゲート２２，１２２の電位はいずれも低
くなるため、第１および第２記憶素子１００，２００と
もにチャネルが形成されず、ドレイン電流が流れない。
すなわち、この場合、第１不純物拡散層１６と第２不純
物拡散層１４との間に流れる電流が検出されないので、
格納されたデータが「０」であると判定する。
【００６５】また、第２記憶素子２００を構成するフロ
ーティングゲート１２２のみに電荷が注入されている場
合、フローティングゲート１２２の電位のみが低くな
り、第２記憶素子２００ではチャネルが形成されず、ド
レイン電流が流れない。一方、この場合、第１記憶素子
１００を構成するフローティングゲート２２には電荷が
注入されていないので、フローティングゲート２２の電
位が高くなり、チャネルが形成されてドレイン電流が流
れる。すなわち、第１記憶素子１００のみドレイン電流
が流れる。このドレイン電流を測定する。ここで測定さ
れる電流は、第１記憶素子１００のみで流れるドレイン
電流である。このドレイン電流を測定し、得られた電流
量から、データが「１」であると判定する。
ーティングゲート１２２のみに電荷が注入されている場
合、フローティングゲート１２２の電位のみが低くな
り、第２記憶素子２００ではチャネルが形成されず、ド
レイン電流が流れない。一方、この場合、第１記憶素子
１００を構成するフローティングゲート２２には電荷が
注入されていないので、フローティングゲート２２の電
位が高くなり、チャネルが形成されてドレイン電流が流
れる。すなわち、第１記憶素子１００のみドレイン電流
が流れる。このドレイン電流を測定する。ここで測定さ
れる電流は、第１記憶素子１００のみで流れるドレイン
電流である。このドレイン電流を測定し、得られた電流
量から、データが「１」であると判定する。
【００６６】あるいは、第１および第２記憶素子１０
０，２００をそれぞれ構成するフローティングゲート２
２，１２２の両方に電荷が注入されていない場合、フロ
ーティングゲート２２，１２２の電位がいずれも高くな
り、第１および第２記憶素子１００，２００の両方でチ
ャネルが形成されてドレイン電流が流れる。すなわち、
第１および第２記憶素子１００，２００の両方でドレイ
ン電流が流れる。ここで測定される電流は、第１および
第２記憶素子１００，２００の両方で流れるドレイン電
流である。このドレイン電流を測定し、得られた電流量
から、データが「２」であると判定する。
０，２００をそれぞれ構成するフローティングゲート２
２，１２２の両方に電荷が注入されていない場合、フロ
ーティングゲート２２，１２２の電位がいずれも高くな
り、第１および第２記憶素子１００，２００の両方でチ
ャネルが形成されてドレイン電流が流れる。すなわち、
第１および第２記憶素子１００，２００の両方でドレイ
ン電流が流れる。ここで測定される電流は、第１および
第２記憶素子１００，２００の両方で流れるドレイン電
流である。このドレイン電流を測定し、得られた電流量
から、データが「２」であると判定する。
【００６７】たとえば、読出し動作において、コントロ
ールゲート２８の電位（Ｖｃ）を１．０Ｖとし、第２不
純物拡散層１４の電位（Ｖｓ）を０Ｖとし、第１不純物
拡散層１６の電位（Ｖｄ）を３．０Ｖとし、シリコン基
板１０（Ｖｓｕｂ）を０Ｖとして、データの読出しを行
なう。ここで、ドレイン電流が検出されない場合、格納
されたデータが「０」であると判定する。また、検出さ
れたドレイン電流の量から、第１記憶素子１００のみド
レイン電流が流れたと判断される場合、格納されたデー
タが「１」であると判定する。あるいは、検出されたド
レイン電流の量から、第１および第２記憶素子１００，
２００の両方でドレイン電流が流れたと判断される場
合、格納されたデータが「２」であると判定する。
ールゲート２８の電位（Ｖｃ）を１．０Ｖとし、第２不
純物拡散層１４の電位（Ｖｓ）を０Ｖとし、第１不純物
拡散層１６の電位（Ｖｄ）を３．０Ｖとし、シリコン基
板１０（Ｖｓｕｂ）を０Ｖとして、データの読出しを行
なう。ここで、ドレイン電流が検出されない場合、格納
されたデータが「０」であると判定する。また、検出さ
れたドレイン電流の量から、第１記憶素子１００のみド
レイン電流が流れたと判断される場合、格納されたデー
タが「１」であると判定する。あるいは、検出されたド
レイン電流の量から、第１および第２記憶素子１００，
２００の両方でドレイン電流が流れたと判断される場
合、格納されたデータが「２」であると判定する。
【００６８】本実施の形態の不揮発性半導体記憶装置３
００では、データの書込みおよび読出しにおいて、不揮
発性半導体記憶装置３００を構成する第１および第２記
憶素子１００，２００により、「０」、「１」、「２」
という３種類のデータの書込みおよび読出しを行なうこ
とができる。したがって、３種類の情報を識別すること
が必要な装置、たとえばカラーＣＣＤやカラー液晶表示
装置に適用することにより、データの記憶および読出し
を効率良く行なうことができる。
００では、データの書込みおよび読出しにおいて、不揮
発性半導体記憶装置３００を構成する第１および第２記
憶素子１００，２００により、「０」、「１」、「２」
という３種類のデータの書込みおよび読出しを行なうこ
とができる。したがって、３種類の情報を識別すること
が必要な装置、たとえばカラーＣＣＤやカラー液晶表示
装置に適用することにより、データの記憶および読出し
を効率良く行なうことができる。
【００６９】（デバイスの製造方法）次に、図１〜図３
に示す不揮発性半導体記憶装置３００の製造方法の一例
を、図４〜図１６を参照して説明する。図４〜図１３な
らびに図１５は、図１〜図３に示す不揮発性半導体記憶
装置の一製造工程を模式的に示す図であって、図１のＡ
−Ａ線に沿った断面に対応する部分を示す図である。図
１４および図１６は、図１〜図３に示す不揮発性半導体
記憶装置の一製造工程を模式的に示す図であって、図１
のＡ−Ａ線に沿った断面に対応する部分を示す図であ
る。
に示す不揮発性半導体記憶装置３００の製造方法の一例
を、図４〜図１６を参照して説明する。図４〜図１３な
らびに図１５は、図１〜図３に示す不揮発性半導体記憶
装置の一製造工程を模式的に示す図であって、図１のＡ
−Ａ線に沿った断面に対応する部分を示す図である。図
１４および図１６は、図１〜図３に示す不揮発性半導体
記憶装置の一製造工程を模式的に示す図であって、図１
のＡ−Ａ線に沿った断面に対応する部分を示す図であ
る。
【００７０】（１）まず、図４および図５に示すよう
に、シリコン基板１０に形成された第２導電型（Ｐ型）
のウエル１１に、たとえば選択酸化法、ＳＴＩ(Shallow
Trench Isolation)分離法などによって所定の領域に、
素子分離領域１８，３８を形成する。素子分離領域１
８，３８はＸ方向に交互に形成する。つづいて、ウエル
１１のうち後の工程においてコントロールゲート２８を
形成する個所に、第１導電型（Ｎ型）の不純物を導入し
て、不純物領域３４を形成する。
に、シリコン基板１０に形成された第２導電型（Ｐ型）
のウエル１１に、たとえば選択酸化法、ＳＴＩ(Shallow
Trench Isolation)分離法などによって所定の領域に、
素子分離領域１８，３８を形成する。素子分離領域１
８，３８はＸ方向に交互に形成する。つづいて、ウエル
１１のうち後の工程においてコントロールゲート２８を
形成する個所に、第１導電型（Ｎ型）の不純物を導入し
て、不純物領域３４を形成する。
【００７１】さらに、図６に示すように、ウエル１１上
の所定領域に、たとえば熱酸化法によって酸化シリコン
層２０ａを形成する。この酸化シリコン層２０ａは、後
の工程において第１および第２記憶素子１００，２００
のゲート絶縁層２０，１２０（図２参照）を形成するた
めに積層される。このゲート絶縁層２０，１２０の厚さ
は、特に限定されないが、ゲート耐圧などを考慮して好
ましくは７〜８ｎｍである。
の所定領域に、たとえば熱酸化法によって酸化シリコン
層２０ａを形成する。この酸化シリコン層２０ａは、後
の工程において第１および第２記憶素子１００，２００
のゲート絶縁層２０，１２０（図２参照）を形成するた
めに積層される。このゲート絶縁層２０，１２０の厚さ
は、特に限定されないが、ゲート耐圧などを考慮して好
ましくは７〜８ｎｍである。
【００７２】次いで、酸化シリコン層２０ａ上に、たと
えばＣＶＤ法を用いてポリシリコン層を形成し、これに
リンまたは砒素等を拡散して第１導電型（Ｎ型）のポリ
シリコン層２２ａを形成する。このポリシリコン層２２
ａは、後の工程において第１および第２記憶素子１０
０，２００のフローティングゲート２２，１２２（図２
参照）を形成するために積層される。このポリシリコン
層２２ａは、たとえば１００〜１５０ｎｍの厚さを有す
る。
えばＣＶＤ法を用いてポリシリコン層を形成し、これに
リンまたは砒素等を拡散して第１導電型（Ｎ型）のポリ
シリコン層２２ａを形成する。このポリシリコン層２２
ａは、後の工程において第１および第２記憶素子１０
０，２００のフローティングゲート２２，１２２（図２
参照）を形成するために積層される。このポリシリコン
層２２ａは、たとえば１００〜１５０ｎｍの厚さを有す
る。
【００７３】前記ポリシリコン層をＮ型にする他の方法
としては、ポリシリコン層を形成した後、リンやひ素イ
オンを注入する方法や、ポリシリコン層を形成した後塩
化ホスホリル（ＰＯＣｌ3）を含んだキャリアガスを導
入する方法、あるいはポリシリコン層を形成する際にホ
スフィン（ＰＨ3）を含んだキャリアガスを導入する方
法などがある。
としては、ポリシリコン層を形成した後、リンやひ素イ
オンを注入する方法や、ポリシリコン層を形成した後塩
化ホスホリル（ＰＯＣｌ3）を含んだキャリアガスを導
入する方法、あるいはポリシリコン層を形成する際にホ
スフィン（ＰＨ3）を含んだキャリアガスを導入する方
法などがある。
【００７４】（２）次いで、ポリシリコン層２２ａの表
面に、たとえばＣＶＤ法で窒化シリコン層５０を形成し
た後、この窒化シリコン層５０上に、所定のパターンを
有するレジスト層Ｒ１を形成し、このレジスト層Ｒ１を
マスクとして、この窒化シリコン層５０の所定領域を選
択的にエッチングして除去し、溝２００Ｈを形成する。
この溝２００Ｈは、後の工程において形成されるゲート
絶縁層１２０の直上部分に形成される。
面に、たとえばＣＶＤ法で窒化シリコン層５０を形成し
た後、この窒化シリコン層５０上に、所定のパターンを
有するレジスト層Ｒ１を形成し、このレジスト層Ｒ１を
マスクとして、この窒化シリコン層５０の所定領域を選
択的にエッチングして除去し、溝２００Ｈを形成する。
この溝２００Ｈは、後の工程において形成されるゲート
絶縁層１２０の直上部分に形成される。
【００７５】つづいて、レジスト層Ｒ１をマスクとし
て、ウエル１１において溝２００Ｈの直下部分に第２導
電型（Ｐ型）の不純物を導入して、図７に示すように、
第２記憶素子２００（図２参照）を構成する第３不純物
拡散層２５を形成する。
て、ウエル１１において溝２００Ｈの直下部分に第２導
電型（Ｐ型）の不純物を導入して、図７に示すように、
第２記憶素子２００（図２参照）を構成する第３不純物
拡散層２５を形成する。
【００７６】（３）次に、レジスト層Ｒ１を除去した
後、窒化シリコン層５０上に、所定のパターンを有する
レジスト層Ｒ２を形成し、このレジスト層Ｒ２をマスク
として、この窒化シリコン層５０の所定領域を選択的に
エッチングして除去し、溝１００Ｈを形成する（図８参
照）。この溝１００Ｈは、後の工程において形成される
ゲート絶縁層２０の直上部分に形成される。
後、窒化シリコン層５０上に、所定のパターンを有する
レジスト層Ｒ２を形成し、このレジスト層Ｒ２をマスク
として、この窒化シリコン層５０の所定領域を選択的に
エッチングして除去し、溝１００Ｈを形成する（図８参
照）。この溝１００Ｈは、後の工程において形成される
ゲート絶縁層２０の直上部分に形成される。
【００７７】つづいて、レジスト層Ｒ２をマスクとし
て、ウエル１１において溝１００Ｈの直下部分に第２導
電型（Ｐ型）の不純物を導入して、図９に示すように、
第１記憶素子１００（図２参照）を構成する第３不純物
拡散層１５を形成する。ここで、第３不純物拡散層１５
の不純物濃度が第３不純物拡散層２５の不純物濃度より
も高くなるように、第３不純物拡散層１５に不純物を導
入する。その結果、第１記憶素子１００の閾値電圧は第
２記憶素子２００の閾値電圧より大きく設定される。次
いで、レジスト層Ｒ２を除去する。
て、ウエル１１において溝１００Ｈの直下部分に第２導
電型（Ｐ型）の不純物を導入して、図９に示すように、
第１記憶素子１００（図２参照）を構成する第３不純物
拡散層１５を形成する。ここで、第３不純物拡散層１５
の不純物濃度が第３不純物拡散層２５の不純物濃度より
も高くなるように、第３不純物拡散層１５に不純物を導
入する。その結果、第１記憶素子１００の閾値電圧は第
２記憶素子２００の閾値電圧より大きく設定される。次
いで、レジスト層Ｒ２を除去する。
【００７８】（４）つづいて、図１０に示すように、窒
化シリコン層５０上に、所定のパターンを有するレジス
ト層Ｒ３を形成する。このレジスト層Ｒ３は溝１１０
Ｈ，２１０Ｈを有する。この溝１１０Ｈ，２１０Ｈはそ
れぞれ、溝１００Ｈ（図８および図９参照），２００Ｈ
（図６および図７参照）と同様の形状を有する。次い
で、ポリシリコン層２２ａの露出部分を選択的に酸化す
ることにより、ポリシリコン層２２ａの所定領域に選択
酸化絶縁層２４，１２４を形成する。ついで、窒化シリ
コン層５０を除去する。 ここで形成された選択酸化絶
縁層２４，１２４はそれぞれ、第１および第２記憶素子
１００，２００の選択酸化絶縁層（図２参照）となる。
選択酸化によって形成された選択酸化絶縁層２４，１２
４は、図１１に示すように、中央部の膜厚が最も大き
く、端部では徐々に膜厚が小さくなる断面形状を有す
る。
化シリコン層５０上に、所定のパターンを有するレジス
ト層Ｒ３を形成する。このレジスト層Ｒ３は溝１１０
Ｈ，２１０Ｈを有する。この溝１１０Ｈ，２１０Ｈはそ
れぞれ、溝１００Ｈ（図８および図９参照），２００Ｈ
（図６および図７参照）と同様の形状を有する。次い
で、ポリシリコン層２２ａの露出部分を選択的に酸化す
ることにより、ポリシリコン層２２ａの所定領域に選択
酸化絶縁層２４，１２４を形成する。ついで、窒化シリ
コン層５０を除去する。 ここで形成された選択酸化絶
縁層２４，１２４はそれぞれ、第１および第２記憶素子
１００，２００の選択酸化絶縁層（図２参照）となる。
選択酸化によって形成された選択酸化絶縁層２４，１２
４は、図１１に示すように、中央部の膜厚が最も大き
く、端部では徐々に膜厚が小さくなる断面形状を有す
る。
【００７９】（５）次いで、レジスト層Ｒ３を除去した
後、選択酸化絶縁層２４，１２４をマスクとしてエッチ
ングを行ない、酸化シリコン層２０ａおよびポリシリコ
ン層２２ａをパターニングする。この工程により、図１
２に示すように、フローティングゲート２２，１２２お
よびゲート絶縁層２０，１２０が形成される。ここで形
成されたフローティングゲート２２，１２２はそれぞ
れ、第１および第２記憶素子１００，２００のフローテ
ィングゲート（図２参照）となり、ゲート絶縁層２０，
１２０はそれぞれ、第１および第２記憶素子１００，２
００のゲート絶縁層（図２参照）となる。
後、選択酸化絶縁層２４，１２４をマスクとしてエッチ
ングを行ない、酸化シリコン層２０ａおよびポリシリコ
ン層２２ａをパターニングする。この工程により、図１
２に示すように、フローティングゲート２２，１２２お
よびゲート絶縁層２０，１２０が形成される。ここで形
成されたフローティングゲート２２，１２２はそれぞ
れ、第１および第２記憶素子１００，２００のフローテ
ィングゲート（図２参照）となり、ゲート絶縁層２０，
１２０はそれぞれ、第１および第２記憶素子１００，２
００のゲート絶縁層（図２参照）となる。
【００８０】（６）次いで、図１３および図１４に示す
ように、ウエル１１上に酸化シリコン層２６ａを形成す
る。この酸化シリコン層２６ａは、後の工程において第
１および第２記憶素子１００，２００を構成する中間絶
縁層２６（図２参照）となる。酸化シリコン層２６ａの
形成方法としては、たとえば熱酸化法，ＣＶＤ法が例示
できる。好ましいＣＶＤ法は高温熱ＣＶＤ法である。高
温熱ＣＶＤ法により酸化シリコン層を形成すると、酸化
シリコン層の膜質が緻密になるという利点がある。この
酸化シリコン層２６ａは、シリコン基板１０上にたとえ
ば厚さ１５〜２５ｎｍに形成される。また、酸化シリコ
ン層２６ａは、複数の層が積層されて構成されていても
よい。
ように、ウエル１１上に酸化シリコン層２６ａを形成す
る。この酸化シリコン層２６ａは、後の工程において第
１および第２記憶素子１００，２００を構成する中間絶
縁層２６（図２参照）となる。酸化シリコン層２６ａの
形成方法としては、たとえば熱酸化法，ＣＶＤ法が例示
できる。好ましいＣＶＤ法は高温熱ＣＶＤ法である。高
温熱ＣＶＤ法により酸化シリコン層を形成すると、酸化
シリコン層の膜質が緻密になるという利点がある。この
酸化シリコン層２６ａは、シリコン基板１０上にたとえ
ば厚さ１５〜２５ｎｍに形成される。また、酸化シリコ
ン層２６ａは、複数の層が積層されて構成されていても
よい。
【００８１】なお、必要に応じて、酸化シリコン層２６
ａをアニール処理する。このアニール処理によって、再
形成された酸化シリコン層２６ａの膜質を向上させるこ
とができる。このアニール処理は、たとえば常圧の窒素
雰囲気中で行なうことができる。温度条件としては、た
とえば８５０〜１０００℃、好ましくは９００〜９５０
℃である。アニール処理時間としては、たとえば１５〜
３０分、好ましくは２０〜２５分である。
ａをアニール処理する。このアニール処理によって、再
形成された酸化シリコン層２６ａの膜質を向上させるこ
とができる。このアニール処理は、たとえば常圧の窒素
雰囲気中で行なうことができる。温度条件としては、た
とえば８５０〜１０００℃、好ましくは９００〜９５０
℃である。アニール処理時間としては、たとえば１５〜
３０分、好ましくは２０〜２５分である。
【００８２】（７）次いで、図１３および図１４に示す
ように、酸化シリコン層２６ａの表面に、前述した
（１）の工程と同様の方法により、ポリシリコン層２８
ａを形成する。
ように、酸化シリコン層２６ａの表面に、前述した
（１）の工程と同様の方法により、ポリシリコン層２８
ａを形成する。
【００８３】つづいて、ポリシリコン層２８ａ上に所定
のパターンを有するレジスト層（図示せず）を形成した
後、エッチングによってパターニングを行なって、図１
５および図１６に示すように、中間絶縁層２６およびコ
ントロールゲート２８を形成する。この中間絶縁層２６
およびコントロールゲート２８は、第１および第２記憶
素子１００，２００の中間絶縁層およびコントロールゲ
ート（図２参照）となる。
のパターンを有するレジスト層（図示せず）を形成した
後、エッチングによってパターニングを行なって、図１
５および図１６に示すように、中間絶縁層２６およびコ
ントロールゲート２８を形成する。この中間絶縁層２６
およびコントロールゲート２８は、第１および第２記憶
素子１００，２００の中間絶縁層およびコントロールゲ
ート（図２参照）となる。
【００８４】（８）さらに、選択酸化絶縁層２４の一
部、コントロールゲート２８および第１不純物拡散層１
６となる領域を覆うようにパターニングされたレジスト
層（図示せず）を形成した後、このレジスト層をマスク
として、公知の方法により第１導電型（Ｎ型）の不純物
をウエル１１の所定領域にドープすることにより、第２
不純物拡散層１４を形成する。
部、コントロールゲート２８および第１不純物拡散層１
６となる領域を覆うようにパターニングされたレジスト
層（図示せず）を形成した後、このレジスト層をマスク
として、公知の方法により第１導電型（Ｎ型）の不純物
をウエル１１の所定領域にドープすることにより、第２
不純物拡散層１４を形成する。
【００８５】次いで、選択酸化絶縁層２４、コントロー
ルゲート２８の一部および第２不純物拡散層１４を覆う
ようにパターニングされたレジスト層（図示せず）を形
成した後、第１導電型（Ｎ型）の不純物をウエル１１の
所定領域にドープすることにより、第１不純物拡散層１
６を形成する。
ルゲート２８の一部および第２不純物拡散層１４を覆う
ようにパターニングされたレジスト層（図示せず）を形
成した後、第１導電型（Ｎ型）の不純物をウエル１１の
所定領域にドープすることにより、第１不純物拡散層１
６を形成する。
【００８６】以上の工程によって、図１に示す不揮発性
半導体記憶装置３００を構成する第１および第２記憶素
子１００，２００が形成される。
半導体記憶装置３００を構成する第１および第２記憶素
子１００，２００が形成される。
【００８７】（９）次いで、第１および第２記憶素子１
００，２００が形成されたウエル１１上に、たとえばＣ
ＶＤ法を用いて酸化シリコン層からなる層間絶縁層４０
（図２参照）を形成する。そして、層間絶縁層４０の所
定領域を選択的にエッチング除去し、第１不純物拡散層
１６に到達するコンタクトホール３３（図３参照）を形
成する。次いで、層間絶縁層４０の上面およびコンタク
トホール３３内に、たとえばスパッタ法を用いてアルミ
ニウムなどからなる導電層（図示せず）を堆積する。こ
の導電層をパターニングすることにより、コンタクト導
電層３２、およびコンタクト導電層３２によって第１不
純物拡散層１６と電気的に接続された金属からなるビッ
ト配線層３０（たとえばビット線）を形成する。
００，２００が形成されたウエル１１上に、たとえばＣ
ＶＤ法を用いて酸化シリコン層からなる層間絶縁層４０
（図２参照）を形成する。そして、層間絶縁層４０の所
定領域を選択的にエッチング除去し、第１不純物拡散層
１６に到達するコンタクトホール３３（図３参照）を形
成する。次いで、層間絶縁層４０の上面およびコンタク
トホール３３内に、たとえばスパッタ法を用いてアルミ
ニウムなどからなる導電層（図示せず）を堆積する。こ
の導電層をパターニングすることにより、コンタクト導
電層３２、およびコンタクト導電層３２によって第１不
純物拡散層１６と電気的に接続された金属からなるビッ
ト配線層３０（たとえばビット線）を形成する。
【００８８】以上の工程によって、図１〜図３に示され
る不揮発性半導体記憶装置３００が形成される。
る不揮発性半導体記憶装置３００が形成される。
【００８９】本実施の形態の不揮発性半導体記憶装置の
製造方法によれば、第１および第２記憶素子１００，２
００をそれぞれ形成するための領域に、それぞれ異なる
濃度の不純物を導入して、第３不純物拡散層１５，２５
を形成することにより、閾値電圧が異なる第１および第
２記憶素子１００，２００を形成することができる。こ
れにより、３種類のデータの書込みおよび読出しを行な
うことができる不揮発性半導体記憶装置を簡便かつ容易
な方法で製造することができる。
製造方法によれば、第１および第２記憶素子１００，２
００をそれぞれ形成するための領域に、それぞれ異なる
濃度の不純物を導入して、第３不純物拡散層１５，２５
を形成することにより、閾値電圧が異なる第１および第
２記憶素子１００，２００を形成することができる。こ
れにより、３種類のデータの書込みおよび読出しを行な
うことができる不揮発性半導体記憶装置を簡便かつ容易
な方法で製造することができる。
【００９０】（製造方法の他の一例）次に、本実施の形
態の不揮発性半導体記憶装置３００の製造方法の他の一
例について説明する。
態の不揮発性半導体記憶装置３００の製造方法の他の一
例について説明する。
【００９１】図１７〜図２０は、図１に示す不揮発性半
導体記憶装置３００の製造方法の他の一例を模式的に示
す図である。
導体記憶装置３００の製造方法の他の一例を模式的に示
す図である。
【００９２】前述の製造方法においては、図６〜図９に
示すように、ウエハ１１上に酸化シリコン層２０ａおよ
びポリシリコン層２２ａを形成した後に、第１および第
２記憶素子１００，２００をそれぞれ構成する第３不純
物拡散層１５，２５を形成する場合を示したが、図６〜
図９に示す工程のかわりに、図１７〜図２０に示すよう
に、酸化シリコン層２０ａおよびポリシリコン層２２ａ
を形成する前に第３不純物拡散層を形成することもでき
る。
示すように、ウエハ１１上に酸化シリコン層２０ａおよ
びポリシリコン層２２ａを形成した後に、第１および第
２記憶素子１００，２００をそれぞれ構成する第３不純
物拡散層１５，２５を形成する場合を示したが、図６〜
図９に示す工程のかわりに、図１７〜図２０に示すよう
に、酸化シリコン層２０ａおよびポリシリコン層２２ａ
を形成する前に第３不純物拡散層を形成することもでき
る。
【００９３】まず、ウエハ１１上に酸化シリコン層２０
ａおよびポリシリコン層２２ａを形成する前に、前述し
た図４および図５に示す工程において、不純物領域３４
を形成するかわりに、図１７および図１８に示すよう
に、ウエル１１全域に第２導電型（Ｐ型）の不純物をド
ープして、不純物領域４４を形成する。さらに、少なく
とも後の工程において第２記憶素子２００を形成する部
分を覆うようにパターニングされたレジスト層（図示せ
ず）を形成した後、前記レジスト層が形成されていない
領域に第２導電型（Ｐ型）の不純物をドープすることに
より、図１９および図２０に示すように、後の工程にお
いて第１記憶素子１００が形成される領域に不純物領域
５４を形成する。これにより、不純物領域５４は不純物
領域４４よりも不純物濃度が高くなるように形成され
る。以上の工程により形成された不純物領域５４，４４
は、図１〜図３に示される第３不純物拡散層１５，２５
となる。その後、前記レジスト層を除去する。これ以降
の工程は、図１０〜図１６に示す工程と同様である。
ａおよびポリシリコン層２２ａを形成する前に、前述し
た図４および図５に示す工程において、不純物領域３４
を形成するかわりに、図１７および図１８に示すよう
に、ウエル１１全域に第２導電型（Ｐ型）の不純物をド
ープして、不純物領域４４を形成する。さらに、少なく
とも後の工程において第２記憶素子２００を形成する部
分を覆うようにパターニングされたレジスト層（図示せ
ず）を形成した後、前記レジスト層が形成されていない
領域に第２導電型（Ｐ型）の不純物をドープすることに
より、図１９および図２０に示すように、後の工程にお
いて第１記憶素子１００が形成される領域に不純物領域
５４を形成する。これにより、不純物領域５４は不純物
領域４４よりも不純物濃度が高くなるように形成され
る。以上の工程により形成された不純物領域５４，４４
は、図１〜図３に示される第３不純物拡散層１５，２５
となる。その後、前記レジスト層を除去する。これ以降
の工程は、図１０〜図１６に示す工程と同様である。
【００９４】図１７〜図２０に示す工程によれば、酸化
シリコン層２０ａおよびポリシリコン層２２ａを形成す
る前に、第３不純物拡散層１５，２５を形成することも
できる。この工程によれば、工程数がさらに簡略化さ
れ、より簡便な方法により、本実施の形態の不揮発性半
導体記憶装置３００を製造することができる。
シリコン層２０ａおよびポリシリコン層２２ａを形成す
る前に、第３不純物拡散層１５，２５を形成することも
できる。この工程によれば、工程数がさらに簡略化さ
れ、より簡便な方法により、本実施の形態の不揮発性半
導体記憶装置３００を製造することができる。
【００９５】本発明は、上記実施の形態に限定されず、
発明の要旨の範囲内で各種の態様を取り得る。たとえ
ば、本実施の形態においては、第１導電型をＮ型、第２
導電型をＰ型としたが、各半導体層においてこれらを入
れ替えても本発明の趣旨を逸脱するものではない。すな
わち、第１導電型をＰ型、第２導電型をＮ型としても本
発明の作用および効果を奏することができる。
発明の要旨の範囲内で各種の態様を取り得る。たとえ
ば、本実施の形態においては、第１導電型をＮ型、第２
導電型をＰ型としたが、各半導体層においてこれらを入
れ替えても本発明の趣旨を逸脱するものではない。すな
わち、第１導電型をＰ型、第２導電型をＮ型としても本
発明の作用および効果を奏することができる。
【００９６】また、必要に応じて、シリコン基板１０内
にＮ型不純物（たとえば、砒素あるいはリン）を拡散さ
せてＮ型の第１ウエルを形成し、さらに、第１ウエル内
にＰ型不純物（たとえば、ホウ素）をドープして、所定
の領域にＰ型の第２ウエルを形成したトリプルウエルを
用いることもできる。
にＮ型不純物（たとえば、砒素あるいはリン）を拡散さ
せてＮ型の第１ウエルを形成し、さらに、第１ウエル内
にＰ型不純物（たとえば、ホウ素）をドープして、所定
の領域にＰ型の第２ウエルを形成したトリプルウエルを
用いることもできる。
【図１】本発明の一実施の形態にかかる不揮発性半導体
記憶装置を模式的に示す平面図である。
記憶装置を模式的に示す平面図である。
【図２】図１に示す不揮発性半導体記憶装置をＡ−Ａ線
に沿って示す断面図である。
に沿って示す断面図である。
【図３】図１に示す不揮発性半導体記憶装置をＢ−Ｂ線
に沿って示す断面図である。
に沿って示す断面図である。
【図４】図１に示す不揮発性半導体記憶装置の一製造工
程を模式的に示す平面図である。
程を模式的に示す平面図である。
【図５】図４に示す不揮発性半導体記憶装置の一製造工
程をＡ−Ａ線に沿って示す断面図である。
程をＡ−Ａ線に沿って示す断面図である。
【図６】図１に示す不揮発性半導体記憶装置の一製造工
程を模式的に示す図であり、図１のＡ−Ａ線に沿った断
面に対応する部分を示す図である。
程を模式的に示す図であり、図１のＡ−Ａ線に沿った断
面に対応する部分を示す図である。
【図７】図１に示す不揮発性半導体記憶装置の一製造工
程を模式的に示す図であって、図１のＡ−Ａ線に沿った
断面に対応する部分を示す図である。
程を模式的に示す図であって、図１のＡ−Ａ線に沿った
断面に対応する部分を示す図である。
【図８】図１に示す不揮発性半導体記憶装置の一製造工
程を模式的に示す図であって、図１のＡ−Ａ線に沿った
断面に対応する部分を示す図である。
程を模式的に示す図であって、図１のＡ−Ａ線に沿った
断面に対応する部分を示す図である。
【図９】図１に示す不揮発性半導体記憶装置の一製造工
程を模式的に示す図であって、図１のＡ−Ａ線に沿った
断面に対応する部分を示す図である。
程を模式的に示す図であって、図１のＡ−Ａ線に沿った
断面に対応する部分を示す図である。
【図１０】図１に示す不揮発性半導体記憶装置の一製造
工程を模式的に示す図であって、図１のＡ−Ａ線に沿っ
た断面に対応する部分を示す図である。
工程を模式的に示す図であって、図１のＡ−Ａ線に沿っ
た断面に対応する部分を示す図である。
【図１１】図１に示す不揮発性半導体記憶装置の一製造
工程を模式的に示す図であって、図１のＡ−Ａ線に沿っ
た断面に対応する部分を示す図である。
工程を模式的に示す図であって、図１のＡ−Ａ線に沿っ
た断面に対応する部分を示す図である。
【図１２】図１に示す不揮発性半導体記憶装置の一製造
工程を模式的に示す図であって、図１のＡ−Ａ線に沿っ
た断面に対応する部分を示す図である。
工程を模式的に示す図であって、図１のＡ−Ａ線に沿っ
た断面に対応する部分を示す図である。
【図１３】図１に示す不揮発性半導体記憶装置の一製造
工程を模式的に示す図であって、図１のＡ−Ａ線に沿っ
た断面に対応する部分を示す図である。
工程を模式的に示す図であって、図１のＡ−Ａ線に沿っ
た断面に対応する部分を示す図である。
【図１４】図１に示す不揮発性半導体記憶装置の一製造
工程を模式的に示す図であって、図１のＢ−Ｂ線に沿っ
た断面に対応する部分を示す図である。
工程を模式的に示す図であって、図１のＢ−Ｂ線に沿っ
た断面に対応する部分を示す図である。
【図１５】図１に示す不揮発性半導体記憶装置の一製造
工程を模式的に示す図であって、図１のＡ−Ａ線に沿っ
た断面に対応する部分を示す図である。
工程を模式的に示す図であって、図１のＡ−Ａ線に沿っ
た断面に対応する部分を示す図である。
【図１６】図１に示す不揮発性半導体記憶装置の一製造
工程を模式的に示す図であって、図１のＢ−Ｂ線に沿っ
た断面に対応する部分を示す図である。
工程を模式的に示す図であって、図１のＢ−Ｂ線に沿っ
た断面に対応する部分を示す図である。
【図１７】図１に示す不揮発性半導体記憶装置の製造方
法の他の一例を模式的に示す平面図である。
法の他の一例を模式的に示す平面図である。
【図１８】図１に示す不揮発性半導体記憶装置の製造方
法の他の一例を模式的に示す図であって、図１７のＡ−
Ａ線に沿った断面に対応する部分を示す図である。
法の他の一例を模式的に示す図であって、図１７のＡ−
Ａ線に沿った断面に対応する部分を示す図である。
【図１９】図１に示す不揮発性半導体記憶装置の製造方
法の他の一例を模式的に示す平面図である。
法の他の一例を模式的に示す平面図である。
【図２０】図１に示す不揮発性半導体記憶装置の製造方
法の他の一例を模式的に示す図であって、図１９のＡ−
Ａ線に沿った断面に対応する部分を示す図である。
法の他の一例を模式的に示す図であって、図１９のＡ−
Ａ線に沿った断面に対応する部分を示す図である。
１０ シリコン基板 １１ ウエル １２ 素子分離領域 １４ ソース領域（第２不純物拡散層） １５，２５ 第３不純物拡散層 １６ ドレイン領域（第１不純物拡散層） １８ 素子分離領域 ２０，１２０ ゲート絶縁層 ２０ａ 酸化シリコン層（ゲート絶縁層を形成するため
の絶縁層） ２２，１２２ フローティングゲート ２２ａ ポリシリコン層（フローティングゲートを形成
するための導電層） ２４，１２４ 選択酸化絶縁層 ２６ 中間絶縁層 ２６ａ 酸化シリコン層 ２８ コントロールゲート ２８ａ ポリシリコン層（コントロールゲートを形成す
るための導電層） ３０ ビット配線層（ビット線） ３１ コンタクト部 ３２ コンタクト導電層 ３３ コンタクトホール ３４，４４，５４ 不純物領域 ３８ 素子分離領域 ４０ 層間絶縁層 ５０ 窒化シリコン層 １００ 第１記憶素子 １００Ｈ，１１０Ｈ 溝 ２００ 第２記憶素子 ２００Ｈ，２１０Ｈ 溝 ２２０，３２０ 上縁部 ３００ 不揮発性半導体記憶装置 １０００ メモリセルアレイ Ｒ１，Ｒ２，Ｒ３ レジスト層
の絶縁層） ２２，１２２ フローティングゲート ２２ａ ポリシリコン層（フローティングゲートを形成
するための導電層） ２４，１２４ 選択酸化絶縁層 ２６ 中間絶縁層 ２６ａ 酸化シリコン層 ２８ コントロールゲート ２８ａ ポリシリコン層（コントロールゲートを形成す
るための導電層） ３０ ビット配線層（ビット線） ３１ コンタクト部 ３２ コンタクト導電層 ３３ コンタクトホール ３４，４４，５４ 不純物領域 ３８ 素子分離領域 ４０ 層間絶縁層 ５０ 窒化シリコン層 １００ 第１記憶素子 １００Ｈ，１１０Ｈ 溝 ２００ 第２記憶素子 ２００Ｈ，２１０Ｈ 溝 ２２０，３２０ 上縁部 ３００ 不揮発性半導体記憶装置 １０００ メモリセルアレイ Ｒ１，Ｒ２，Ｒ３ レジスト層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP03 EP25 ER03 ER17 ER22 GA30 JA32 NA01 PR12 PR21 ZA21 5F101 BA04 BA07 BA12 BB04 BB09 BC01 BC02 BD14 BD33 BD36 BD37 BE03 BE07 BF05 BH02 BH03 BH05
Claims (18)
- 【請求項１】 半導体基板と、 前記半導体基板に形成された不純物領域および素子分離
領域と、 前記半導体基板に形成され、かつ前記素子分離領域によ
って互いに分離された第１記憶素子および第２記憶素子
と、を含み、 前記不純物領域は、第１不純物拡散層および第２不純物
拡散層を含み、 前記第１記憶素子および前記第２記憶素子は、それぞれ
ゲート絶縁層、フローティングゲート、選択酸化絶縁
層、および第３不純物拡散層を含み、かつ共通の中間絶
縁層、共通のコントロールゲートを含み、共通の前記第
１および第２不純物拡散層に接続され、 前記第１および第２記憶素子をそれぞれ構成する前記第
３不純物拡散層は、チャネル領域を含み、 前記第１記憶素子を構成する前記第３不純物拡散層の不
純物濃度と、前記第２記憶素子を構成する前記第３不純
物拡散層の不純物濃度とが異なる、不揮発性半導体記憶
装置。 - 【請求項２】 請求項１において、 前記第１不純物拡散層は、ビット線と電気的に接続され
る、不揮発性半導体記憶装置。 - 【請求項３】 請求項１または２において、 前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値
電圧とが異なる値に設定されている、不揮発性半導体記
憶装置。 - 【請求項４】 半導体基板と、 前記半導体基板に形成された不純物領域および素子分離
領域と、 前記半導体基板に形成され、かつ前記素子分離領域によ
って互いに分離された第１記憶素子および第２記憶素子
と、を含み、 前記不純物領域は、第１不純物拡散層および第２不純物
拡散層を含み、 前記第１記憶素子および前記第２記憶素子は、それぞれ
ゲート絶縁層、フローティングゲート、選択酸化絶縁
層、および第３不純物拡散層を含み、かつ共通の中間絶
縁層、共通のコントロールゲートを含み、共通の前記第
１および第２不純物拡散層に接続され、 前記第１不純物拡散層は、ビット線と電気的に接続さ
れ、 前記第１および第２記憶素子をそれぞれ構成する前記第
３不純物拡散層は、チャネル領域を含み、 前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値
電圧とが異なる値に設定されている、不揮発性半導体記
憶装置。 - 【請求項５】 請求項２〜４のいずれかにおいて、 前記第１記憶素子および前記第２記憶素子は、前記第１
不純物拡散層を介して共通のビット線と電気的に接続さ
れる、不揮発性半導体記憶装置。 - 【請求項６】 請求項２〜５のいずれかにおいて、 前記第１記憶素子および前記第２記憶素子上に形成され
た層間絶縁層と、前記層間絶縁層を貫通するコンタクト
部とを含み、 前記第１不純物拡散層は、前記コンタクト部を介して前
記ビット線に接続される、不揮発性半導体記憶装置。 - 【請求項７】 請求項１〜６のいずれかにおいて、 前記第１および第２記憶素子にそれぞれ含まれる前記第
３不純物拡散層は、前記第１不純物拡散層および前記第
２不純物拡散層の間であって、かつ前記ゲート絶縁層お
よび前記コントロールゲートの直下部分に形成されてい
る、不揮発性半導体記憶装置。 - 【請求項８】 請求項１〜７のいずれかに記載の不揮発
性半導体記憶装置であって、３種類のデータの書込みお
よび読出しを行なうことができる、不揮発性半導体記憶
装置。 - 【請求項９】 第１記憶素子および第２記憶素子を含む
不揮発性半導体記憶装置の製造方法であって、以下の工
程（ａ）〜工程（ｅ）を含む、不揮発性半導体記憶装置
の製造方法。 （ａ）半導体基板に、前記第１記憶素子および前記第２
記憶素子を分離するための素子分離領域を形成する工
程、 （ｂ）前記半導体基板において前記素子分離領域で分離
された２の領域にそれぞれ不純物を導入することによ
り、該２の領域のうち１の領域に前記第１記憶素子を構
成する第３不純物拡散層を形成するとともに、該２の領
域のうち別の１の領域に前記第２記憶素子を構成する第
３不純物拡散層を形成する工程であって、 前記第１記憶素子を構成する第３不純物拡散層の不純物
濃度と、前記第２記憶素子を構成する第３不純物拡散層
の不純物濃度とが異なるように、前記第１および第２記
憶素子をそれぞれ構成する前記第３不純物拡散層を形成
する工程、 （ｃ）前記半導体基板上において前記素子分離領域で分
離された２の領域に、前記第１記憶素子および前記第２
記憶素子を構成するゲート絶縁層、フローティングゲー
ト、および選択酸化絶縁層をそれぞれ形成する工程、 （ｄ）中間絶縁層を形成するための絶縁層、および導電
層を順に積層した後、該絶縁層および該導電層を所定の
形状にパターニングして、前記第１記憶素子および前記
第２記憶素子に共通の中間絶縁層およびコントロールゲ
ートをそれぞれ形成する工程、および （ｅ）前記半導体基板の所定領域に不純物を導入して、
前記第１および第２不純物拡散層を含む不純物領域を形
成することにより、前記第１記憶素子および前記第２記
憶素子を形成する工程。 - 【請求項１０】 第１記憶素子および第２記憶素子を含
む不揮発性半導体記憶装置の製造方法であって、以下の
工程（ａ）〜工程（ｅ）を含む、不揮発性半導体記憶装
置の製造方法。 （ａ）半導体基板に、前記第１記憶素子および前記第２
記憶素子を分離するための素子分離領域を形成した後、
ゲート絶縁層を形成するための絶縁層、およびフローテ
ィングゲートを形成するための導電層を順に形成する工
程、 （ｂ）前記半導体基板において前記素子分離領域で分離
された２の領域にそれぞれ不純物を導入することによ
り、該２の領域のうち１の領域に前記第１記憶素子を構
成する第３不純物拡散層を形成するとともに、該２の領
域のうち別の１の領域に前記第２記憶素子を構成する第
３不純物拡散層を形成する工程であって、前記第１記憶
素子を構成する第３不純物拡散層の不純物濃度と、前記
第２記憶素子を構成する第３不純物拡散層の不純物濃度
とが異なるように、前記第１および第２記憶素子をそれ
ぞれ構成する前記第３不純物拡散層を形成する工程、 （ｃ）前記フローティングゲートを形成するための導電
層の一部を選択酸化して、前記第１記憶素子および前記
第２記憶素子を構成する選択酸化絶縁層をそれぞれ形成
した後、前記ゲート絶縁層を形成するための絶縁層、お
よび前記フローティングゲートを形成するための導電層
を所定の形状にパターニングすることにより、前記半導
体基板上において前記素子分離領域で分離された２の領
域に、前記第１記憶素子および前記第２記憶素子を構成
するゲート絶縁層およびフローティングゲートをそれぞ
れ形成する工程、 （ｄ）中間絶縁層を形成するための絶縁層、およびコン
トロールゲートを形成するための導電層を順に積層した
後、該絶縁層および該コントロールゲートを形成するた
めの導電層を所定の形状にパターニングして、前記第１
記憶素子および前記第２記憶素子に共通の中間絶縁層お
よびコントロールゲートをそれぞれ形成する工程、およ
び （ｅ）前記半導体基板の所定領域に不純物を導入して、
前記第１および第２不純物拡散層を含む不純物領域を形
成することにより、前記第１記憶素子および前記第２記
憶素子を形成する工程。 - 【請求項１１】 請求項９または１０において、さらに
下記の工程（ｆ）および工程（ｇ）を含む、不揮発性半
導体記憶装置の製造方法。 （ｆ）前記第１記憶素子および前記第２記憶素子上に層
間絶縁層を形成した後、前記第１不純物拡散層上に、前
記層間絶縁層を貫通するコンタクト部を形成する工程、
および （ｇ）前記コンタクト部に導電層を埋め込むとともに、
前記層間絶縁層上に、該導電層と接続するビット線を形
成する工程。 - 【請求項１２】 請求項１１において、 前記工程（ｇ）は、前記導電層を前記第１不純物拡散層
と電気的に接続する工程である、不揮発性半導体記憶装
置の製造方法。 - 【請求項１３】 請求項１１または１２において、 前記工程（ｇ）は、前記ビット線を、前記第１および第
２記憶素子に共通のビット線として、該第１および第２
記憶素子に電気的に接続する工程である、不揮発性半導
体記憶装置の製造方法。 - 【請求項１４】 請求項９〜１３のいずれかにおいて、 前記工程（ｂ）は、前記半導体基板において前記素子分
離領域で分離された２の領域にそれぞれ所定量の不純物
を導入することにより、前記第１記憶素子を構成する前
記第３不純物拡散層の不純物濃度と、前記第２記憶素子
を構成する前記第３不純物拡散層の不純物濃度とが異な
るように、前記第１および第２記憶素子をそれぞれ構成
する前記第３不純物拡散層を形成する工程である、不揮
発性半導体記憶装置の製造方法。 - 【請求項１５】 請求項９〜１３のいずれかにおいて、 前記工程（ｂ）は、前記半導体基板において前記コント
ロールゲートの直下部分の所定領域に不純物を導入する
ことにより、前記第１記憶素子を構成する第３不純物拡
散層の不純物濃度と、前記第２記憶素子を構成する第３
不純物拡散層の不純物濃度とが異なるように設定する、
不揮発性半導体記憶装置の製造方法。 - 【請求項１６】 請求項９〜１５のいずれかにおいて、
さらに下記の工程（ｈ）を含む、不揮発性半導体記憶装
置の製造方法。（ｈ）前記工程（ｃ）において前記ゲー
ト絶縁層を形成する前に、前記半導体基板の少なくとも
一部に不純物を導入する、不揮発性半導体記憶装置の製
造方法。 - 【請求項１７】 請求項１６において、 前記工程（ｈ）は、前記半導体基板において前記コント
ロールゲートの直下部分に不純物領域を形成する工程で
ある、不揮発性半導体記憶装置の製造方法。 - 【請求項１８】 請求項９〜１７のいずれかにおいて、 前記第１記憶素子を構成する第３不純物拡散層および前
記第２記憶素子を構成する第３不純物拡散層にそれぞれ
導入する不純物の濃度に差をもたせることにより、前記
第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧
とを異なる値に設定する、不揮発性半導体記憶装置の製
造方法。
Priority Applications (3)
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|---|---|---|---|
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|---|---|
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- 2003-10-06 US US10/679,757 patent/US6847088B2/en not_active Expired - Fee Related
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| A761 | Written withdrawal of application |
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