JP3249812B1 - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【要約】 【課題】 一素子当たりの多値化を図ることが可能な、
素子構造上、製造方法上さらに改良された半導体記憶装
置の製造方法を提供する。 【解決手段】 半導体基板に複数の半導体記憶素子が行
と列に配置された半導体記憶装置の製造方法であって、
隣り合う半導体層２４ａ、２４ｂの間の半導体基板の表
面を選択的に酸化し、反対導電型領域２３ａ、２３ｂの
中央部領域上を列方向に延びる帯状の絶縁膜３４ａ、３
４ｂからなる絶縁膜厚膜領域を形成する工程と、導電体
膜を異方性エッチングして、各々の凸状の半導体層２４
ａ、２４ｂの両側の側面に、絶縁膜厚膜領域の端部にか
かる第１及び第２の導電性側壁２７ａ、２７ｂを形成す
る工程と、第１及び第２の導電性側壁２７ａ、２７ｂの
表面に絶縁膜厚膜領域の絶縁膜３４ａ、３４ｂの膜厚よ
りも薄い膜厚の絶縁膜２９ａ、２９ｂを形成する工程と
を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、より詳しくは、電気的に書込み
可能な２ビットメモリ及びその製造方法に関する。

【０００２】

【従来の技術】フラッシュメモリにおいては、低コスト
化のため、一素子当たりの多値化を図る技術が注目さ
れ、米国特許（USP6,011,725、USP5,949,711）に一素子
当たりの多値化を図ることが可能な不揮発性メモリの構
造が開示されている。この構造によれば４値状態、即ち
２ビットを安定的に得ることができると期待される。

【０００３】

【発明が解決しようとする課題】ところで、本件出願人
も、特願平２０００−３４２６１６号において、上記米
国特許と異なる構造を提案した。その米国特許に比べ
て、微細化が可能であり、またフローティングゲートと
凸状のシリコン層及びｎ型領域（ソース領域及びドレイ
ン領域）との間の静電容量値を増やして、コントロール
ゲートへの印加電圧をコントロールゲートとフローティ
ングゲートの間の絶縁膜と、フローティングゲートとシ
リコン層及びｎ型領域との間の絶縁膜に適度に分割する
ことが可能である。

【０００４】その特徴は、半導体基板表面に複数の半導
体記憶素子を行と列に配置し、列方向に並ぶ凸状の複数
の半導体層を挟んで両側の半導体基体の表層に列方向に
一連なりとなっている帯状の反対導電型領域を配置し、
一方の反対導電型領域端部から半導体層の一方の側面、
上面及び他方の側面を経て他方の反対導電型領域の端部
に至る領域にチャネル領域を形成するようにしたことで
ある。素子間分離は、隣り合う記憶素子間で半導体層及
びフローティングゲートを分断することにより行なって
いる。

【０００５】上記構造を作成するため、列方向に延びる
帯状の半導体層を形成し、さらに半導体層の側壁にフロ
ーティングゲートとなるポリシリコン膜を形成する。そ
の後、レジストマスクに基づいて行方向に相互に並行し
て延びる複数の帯状のコントロールゲートを形成した
後、同じレジストマスクに基づいて隣り合うコントロー
ルゲートの間の部分の半導体層及び半導体層側壁のポリ
シリコン膜を除去することにより、隣り合う半導体記憶
素子の間を分離している。

【０００６】提案した素子構造及び製造方法は有意なも
のと考えられるが、素子構造上、製造方法上なお改良す
る余地がある。本発明は、上記従来技術の問題点に鑑み
て創作されたものであり、一素子当たりの多値化を図る
ことが可能な、素子構造上、製造方法上さらに改良され
た半導体記憶装置及びその製造方法を提供するものであ
る。

【０００７】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、半導体記憶装置に係り、半
導体基板に複数の半導体記憶素子が行と列に配置された
半導体記憶装置であって、一導電型の半導体基体上に突
出した複数の帯状の一導電型の半導体層が前記列方向に
相互に間隔を置いて並行して形成された前記半導体基板
と、各々の前記半導体層を挟んで前記列方向に延びる、
前記半導体基体の表層に形成された複数の帯状の反対導
電型領域と、前記反対導電型領域の中央部領域上に前記
列方向に延びるように帯状の絶縁膜が形成されてなる絶
縁膜厚膜領域と、相互に間隔を置いて並行し、前記帯状
の半導体層に交差するように前記行方向に延びる行方向
帯状領域であって、前記半導体層の一方の側面側の前記
絶縁膜厚膜領域の端部上から前記半導体層の一方の側面
にかけて前記反対導電型領域上に絶縁膜を介して形成さ
れた第１のフローティングゲートと、前記行方向帯状領
域であって、前記半導体層の他方の側面側の前記絶縁膜
厚膜領域の端部上から前記半導体層の他方の側面にかけ
て前記反対導電型領域上に絶縁膜を介して形成された第
２のフローティングゲートと、前記絶縁膜厚膜領域の絶
縁膜の膜厚よりも薄い膜厚の絶縁膜を介して前記第１及
び第２のフローティングゲート上を通り、前記行方向帯
状領域に形成された、相互に間隔を置いて並行する複数
の帯状のコントロールゲートとを有することを特徴と
し、請求項２記載の発明は、請求項１記載の半導体記憶
装置に係り、前記半導体層の一方の側面側の反対導電型
領域がソース領域又はドレイン領域となり、かつ前記半
導体層の他方の側面側の反対導電型領域がドレイン領域
又はソース領域となり、前記行方向帯状領域であって、
前記半導体層の一方の側面側の反対導電型領域の端部か
ら前記半導体層の一方の側面、上面及び他方の側面を経
て前記半導体層の他方の側面側の反対導電型領域の端部
に至る領域がチャネル領域となり、前記第１及び第２の
フローティングゲートが前記第１及び第２のフローティ
ングゲートの近傍の半導体基体内で生じた高エネルギキ
ャリアの電荷蓄積部となり、前記第１及び第２のフロー
ティングゲートで一素子当たり２ビットを形成し、前記
第１のフローティングゲートへの電荷蓄積の有無と、前
記第２のフローティングゲートへの電荷蓄積の有無との
組み合わせにより、前記ドレイン領域と前記ソース領域
の間に流れる電流の方向と該電流の大小の組み合わせに
よる４値状態を表示し得ることを特徴とし、請求項３記
載の発明は、請求項１又は２記載の半導体記憶装置に係
り、隣り合う前記行方向帯状領域の間の半導体層の一導
電型不純物濃度は前記行方向帯状領域と重なる半導体層
の一導電型不純物濃度よりも高くなっていることを特徴
とし、請求項４記載の発明は、半導体記憶装置に係り、
半導体基板に複数の半導体記憶素子が行と列に配置され
た半導体記憶装置であって、一導電型の半導体基体上に
突出した複数の島状の一導電型の半導体層が行及び列を
形成するように相互に間隔を置いて配置された前記半導
体基板と、前記列方向に並ぶ複数の前記半導体層の列を
挟んで前記列方向に延びる、前記半導体基体の表層に形
成された複数の帯状の反対導電型領域と、前記反対導電
型領域の中央部領域上に前記列方向に延びるように形成
された帯状の絶縁膜厚膜領域と、前記帯状の半導体層上
を通り、かつ相互に間隔を置いて並行して前記行方向に
延びる複数の行方向帯状領域であって、前記半導体層の
一方の側面側の前記絶縁膜厚膜領域の端部上から前記半
導体層の一方の側面にかけて前記反対導電型領域上に絶
縁膜を介して形成された第１のフローティングゲート
と、前記行方向帯状領域であって、前記半導体層の他方
の側面側の前記絶縁膜厚膜領域の端部上から前記半導体
層の他方の側面にかけて前記反対導電型領域上に絶縁膜
を介して形成された第２のフローティングゲートと、前
記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁
膜を介して前記第１及び第２のフローティングゲート上
を通り、前記行方向帯状領域に形成された、相互に間隔
を置いて並行する複数の帯状のコントロールゲートとを
有することを特徴とし、請求項５記載の発明は、請求項
４記載の半導体記憶装置に係り、前記半導体層の一方の
側面側の反対導電型領域がソース領域又はドレイン領域
となり、かつ前記半導体層の他方の側面側の反対導電型
領域がドレイン領域又はソース領域となり、前記行方向
帯状領域であって、前記半導体層の一方の側面側の反対
導電型領域の端部から前記半導体層の一方の側面、上面
及び他方の側面を経て前記半導体層の他方の側面側の反
対導電型領域の端部に至る領域がチャネル領域となり、
前記第１及び第２のフローティングゲートが前記第１及
び第２のフローティングゲートの近傍の半導体基体内で
生じた高エネルギキャリアの電荷蓄積部となり、前記第
１及び第２のフローティングゲートで一素子当たり２ビ
ットを形成し、前記第１のフローティングゲートへの電
荷蓄積の有無と、前記第２のフローティングゲートへの
電荷蓄積の有無との組み合わせにより、前記ドレイン領
域と前記ソース領域の間に流れる電流の方向と該電流の
大小の組み合わせによる４値状態を表示し得ることを特
徴としている。

【０００８】請求項６記載の発明は、半導体記憶装置の
製造方法に係り、半導体基板に複数の半導体記憶素子が
行と列に配置された半導体記憶装置の製造方法であっ
て、（ｉ）一導電型の半導体基板上に下部絶縁膜と、耐
酸化性膜と、上部絶縁膜とを順に形成する工程と、（i
i）前記上部絶縁膜上に、前記列方向に相互に間隔を置
いて並行する複数の帯状の耐エッチング性マスクを形成
する工程と、（iii）前記耐エッチング性マスクに基づ
いて、前記上部絶縁膜と、前記耐酸化性膜と、前記下部
絶縁膜とを順にエッチングして除去する工程と、（iv）
残存する前記上部絶縁膜、前記耐酸化性膜及び前記下部
絶縁膜の間に露出する前記半導体基板をエッチングし、
相互に間隔を置いて前記列方向に並行する複数の帯状
で、かつ凸状の半導体層を形成する工程と、（ｖ）露出
する前記凸状の半導体層の側面及び隣り合う前記凸状の
半導体層の間の半導体基板の表面に絶縁膜を形成する工
程と、（vi）前記凸状の半導体層の上面の上方に残存す
る上部絶縁膜及び前記凸状の半導体層の側面に形成され
た絶縁膜をマスクとし、かつ前記表面に形成された絶縁
膜を通して前記隣り合う凸状の半導体層の間の半導体基
板に反対導電型不純物を導入し、前記凸状の半導体層を
挟んで前記列方向に延びる帯状の反対導電型領域層を形
成する工程と、（vii）前記凸状の半導体層の上面の上
方に残存する上部絶縁膜と、前記凸状の半導体層の側面
に形成された絶縁膜と、前記隣り合う凸状の半導体層の
間の半導体基板の表面に形成された絶縁膜とを除去する
工程と、（viii）前記凸状の半導体層の上面の上方に残
存する耐酸化性膜をマスクとして露出する前記凸状の半
導体層の側面及び前記隣り合う凸状の半導体層の間の半
導体基板の表面に新たな絶縁膜を形成する工程と、（i
x）全面に耐酸化性膜を形成する工程と、（ｘ）前記耐
酸化性膜を異方性エッチングして前記凸状の半導体層の
両側の側面に前記耐酸化性膜からなる側壁絶縁膜を形成
する工程と、（xi）前記側壁絶縁膜及び前記凸状の半導
体層の上面の上方に残存する耐酸化性膜をマスクとして
前記隣り合う半導体層の間の半導体基板の表面を選択的
に酸化し、前記反対導電型領域の中央部領域上を前記列
方向に延びる帯状の絶縁膜からなる絶縁膜厚膜領域を形
成する工程と、（xii）前記側壁絶縁膜及び前記凸状の
半導体層の上面の上方に残存する耐酸化性膜を除去し、
さらに前記絶縁膜厚膜領域の絶縁膜を残すように他の露
出する前記絶縁膜を除去した後、露出する前記半導体層
及び半導体基板の表面にゲート絶縁膜となる新たな絶縁
膜を形成する工程と、（xiii）全面に導電体膜を形成す
る工程と、（xiv）前記導電体膜を異方性エッチングし
て、前記各々の凸状の半導体層の両側の側面に、前記絶
縁膜厚膜領域の端部にかかる第１及び第２の導電性側壁
を形成する工程と、（xv）前記第１及び第２の導電性側
壁の表面に前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄
い膜厚の絶縁膜を形成する工程と、（xvi）全面に導電
体膜を形成する工程と、（xvii）前記導電体膜をパター
ニングして、前記凸状の半導体層と交差して前記行方向
に相互に間隔を置いて並行する複数の帯状のコントロー
ルゲートを形成する工程と、（xviii）隣り合う前記帯
状のコントロールゲートの間にある前記第１及び第２の
導電性側壁上の絶縁膜と、前記第１及び第２の導電性側
壁とを順に除去する工程とを有することを特徴とし、請
求項７記載の発明は、請求項６記載の半導体記憶装置の
製造方法に係り、請求項６の（viii）の工程で形成され
た新たな絶縁膜の膜厚は、請求項６の（xi）の工程で形
成された絶縁膜厚膜領域の絶縁膜の膜厚よりも薄くなっ
ていることを特徴とし、請求項８記載の発明は、請求項
６又は７記載の半導体記憶装置の製造方法に係り、請求
項６の（xv）の工程における第１及び第２の導電性側壁
の表面に形成する絶縁膜は、酸化膜、窒化膜及び酸化膜
を順に積層した３層の絶縁膜又は単層の酸化膜のうち何
れか一であることを特徴とし、請求項９記載の発明は、
請求項６乃至８の何れか一に記載の半導体記憶装置の製
造方法に係り、請求項６の（xvii）の工程である前記複
数の帯状のコントロールゲートを形成する工程の後に、
前記隣り合うコントロールゲートの間の半導体層に一導
電型不純物を導入して、前記隣り合うコントロールゲー
トの間の半導体層に該コントロールゲート下の半導体層
の一導電型不純物濃度よりも高い一導電型高濃度不純物
層を介在させる工程を有することを特徴とし、請求項１
０記載の発明は、請求項６乃至８の何れか一に記載の半
導体記憶装置の製造方法に係り、請求項６の（xviii）
の工程である前記第１及び第２の導電性側壁を除去する
工程において、前記隣り合うコントロールゲートの間の
凸状の半導体層を除去して、同じ前記列方向に並ぶ、隣
り合うコントロールゲート下の半導体層を相互に分断す
ることを特徴としている。

【０００９】以下に、上記構成に基づく、この発明の作
用を説明する。この発明の半導体記憶装置においては、
半導体基体上に突出した複数の帯状の半導体層を間隔を
置いて列方向に並行して配置し、複数の帯状のコントロ
ールゲートを間隔を置いて行方向に並行して配置するこ
とにより、半導体層とコントロールゲートの交差領域に
記憶素子を形成して、複数の記憶素子が行と列に配置さ
れるようにしている。

【００１０】そして、コントロールゲート下にのみフロ
ーティングゲートを形成し、隣接する記憶素子間でフロ
ーティングゲートを分断することで、個々の記憶素子を
分離している。この場合、個々の記憶素子間の半導体層
は残してもよいし、除去してもよい。フローティングゲ
ート及びコントロールゲートを分断することで素子間分
離を行なった場合には、記憶素子間が半導体層により繋
がっていても、相互に隣り合う記憶素子間で相互干渉が
生じないので、独立のトランジスタとして動作する。こ
の場合、素子間分離をより確実に行なうためには、さら
に隣り合うコントロールゲートの間の半導体層に、チャ
ネルが形成される半導体層の不純物濃度よりも高濃度の
一導電型不純物を導入することにより、隣接素子間に一
導電型高濃度不純物層を介在させるとよい。

【００１１】ところで、この発明の構造では、相対する
フローティングゲートの間の凹部に形成されるコントロ
ールゲートは反対導電型領域と最も接近する。しかも、
コントロールゲートと反対導電型領域との間には高い電
圧がかかる。このため、コントロールゲートと反対導電
型領域との間に介在する絶縁膜の膜厚が薄いと絶縁破壊
が生じてそれらが短絡してしまう虞がある。従って、相
対するフローティングゲートの間であって、反対導電型
領域上の絶縁膜の膜厚はできるだけ厚い方がよい。この
発明の半導体記憶装置の製造方法においては、反対導電
型領域の中央部領域上の絶縁膜厚膜領域に選択酸化法に
より厚い膜厚を有する絶縁膜を形成し、しかも、フロー
ティングゲートを半導体層の側面から絶縁膜厚膜領域の
端部上にかけて反対導電型領域上に形成しているので、
コントロールゲートが絶縁膜厚膜領域上にくることにな
る。このため、コントロールゲートと反対導電型領域と
の間で絶縁破壊が生じにくくなる。

【００１２】また、本件出願人が提案した特願平２００
０−３４２６１６号においては、フローティングゲート
を形成するために半導体層側面のポリシリコン膜を除去
する際に、相互に隣り合うコントロールゲートの間の領
域の半導体層や半導体基体もエッチングされてしまう。
このため、表面の凹凸が増えてその上に膜を形成すると
きなど、所謂膜切れ等が生じる虞や、半導体基体に欠陥
等が導入される虞などがあり、好ましくない。

【００１３】この発明では、請求項６の（viii）の工程
で側壁絶縁膜となる耐酸化性膜を形成する前に形成され
た新たな絶縁膜の膜厚は、請求項６の（xi）の工程で形
成された絶縁膜厚膜領域の絶縁膜の膜厚よりも薄くなっ
ている。請求項６の（viii）の工程で形成された新たな
絶縁膜は、図６（ａ）の工程で形成された絶縁膜２８
ａ、２８ｂに相当するが、この絶縁膜２８ａ、２８ｂの
膜厚を絶縁膜厚膜領域の絶縁膜３４ａ、３４ｂの膜厚よ
りも薄くすることで、図８（ｂ）の工程で、ゲート絶縁
膜となる絶縁膜２２を形成するために絶縁膜２８ａ、２
８ｂを除去するとき、絶縁膜厚膜領域の絶縁膜３４ａ、
３４ｂを十分な膜厚で残すことができる。

【００１４】さらに、残った絶縁膜厚膜領域の絶縁膜３
４ａ、３４ｂの膜厚に比較して膜厚の薄い絶縁膜を導電
性側壁表面に形成している。従って、素子間分離のた
め、隣り合うコントロールゲートの間の導電性側壁表面
の絶縁膜を除去する際に隣り合う半導体層の間の半導体
基板上であって相対する導電性側壁の間の半導体基板が
露出するのを防止することができる。これにより、隣り
合うコントロールゲートの間の領域の導電性側壁を除去
する際に、導電性側壁の間の半導体基板は絶縁膜により
保護されるためエッチングされずに済む。

【００１５】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。 （１）第１の実施の形態 図１は、本発明の第１の実施の形態に係る半導体記憶装
置の構造について示す平面図である。図２（ａ）は同じ
く図１の部分平面図であり、図２（ｂ）は、図２（ａ）
のIa−Ib−Ic−Id線に沿う断面を示す。また、図３
（ａ）は同じく図１の部分平面図であり、図３（ｂ）は
図３（ａ）のII−II線に沿う断面を示す。

【００１６】その半導体記憶装置の平面構成では、図
１、図２（ａ）及び図３（ａ）に示すように、ｐ型のシ
リコン基体（一導電型の半導体基体）２１上に複数の帯
状のｐ型のシリコン層（一導電型の半導体層）２４ａ、
２４ｂ、・・が列方向に相互に間隔を置いて並行して配
置されている。上記半導体記憶装置の断面構成において
は、図２（ｂ）に示すように、シリコン基体２１の表面
に断面が直方体形状のシリコン層２４ａ、２４ｂ、・・
が突出しているような基板構造を有する。

【００１７】このシリコン層２４ａ、２４ｂ、・・を挟
んでシリコン基体２１の表層にそれぞれ第１のｎ型領域
（第１の反対導電型領域）２３ａ、第２のｎ型領域（第
２の反対導電型領域）２３ｂ及び第３のｎ型領域（第３
の反対導電型領域）２３ｃが形成されている。ｎ型領域
２３ａ、２３ｂ及び２３ｃは、それぞれ帯状を有し、第
１のｎ型領域２３ａ及び第２のｎ型領域２３ｂはシリコ
ン層２４ａの対向する一対の側面に沿って相互に並行
し、第２のｎ型領域２３ｂ及び第３のｎ型領域２３ｃは
シリコン層２４ｂの対向する一対の側面に沿って相互に
並行している。列方向で隣接するトランジスタＴｒij、
Ｔｒi+1j、・・間で、第１のｎ型領域２３ａが相互に接
続され、かつ第２のｎ型領域２３ｂが相互に接続され、
また、別の列方向で隣接するトランジスタＴｒij+1、Ｔ
ｒi+1j+1、・・間で、第３のｎ型領域２３ｃが相互に接
続されて、一列にわたって一つの帯状のｎ型領域が形成
されている。

【００１８】第１のｎ型領域２３ａは情報の読み出しの
際にソース領域として、又はドレイン領域として交互に
入れ換えて用いられる。これに伴い、第２のｎ型領域２
３ｂは、第１のｎ型領域２３ａがソース領域として用い
られるときドレイン領域として用いられ、第１のｎ型領
域２３ａがドレイン領域として用いられるときソース領
域として用いられる。第２のｎ型領域２３ｂ及び第３の
ｎ型領域２３ｃの間にも上記と同様な関係があり、上記
と同様に用いられる。ｎ型領域２３ａ、２３ｂ、２３ｃ
はビットライン（ＢＬ）として機能する。

【００１９】また、ｎ型領域２３ａ、２３ｂ、２３ｃの
中央部領域上に列方向に延びるように、膜厚の厚い帯状
のシリコン酸化膜（絶縁膜）３４ａ、３４ｂ、３４ａ、
・・からなる絶縁膜厚膜領域が形成されている。絶縁膜
厚膜領域の帯状のシリコン酸化膜３４ａ、３４ｂ、３４
ａ、・・は、例えば、以下の製造方法で説明するよう
に、ＬＯＣＯＳ（Local Oxidization of Silicon）法に
より形成することができる。

【００２０】複数の帯状のコントロールゲート３０ａ、
３０ｂは相互に間隔を置いて行方向に並行して配置され
ている。各帯状のコントロールゲート３０ａ、３０ｂの
配置領域を行方向帯状領域という。コントロールゲート
３０ａ、３０ｂは、行方向に延びる帯状のポリシリコン
膜（導電体膜）を行毎に形成し、かつ一行にわたって一
体的に形成してなる。コントロールゲート３０ａ、３０
ｂはワードライン（ＷＬ）として機能する。図２
（ｂ）、図３（ｂ）中の符号３６は、素子全面を被覆す
るシリコン酸化膜である。なお、この実施の形態では、
コントロールゲート３０ａ、３０ｂ上には、シリコン酸
化膜３６が形成されているが、さらにこの上に他の配線
等が形成されてもよい。或いは、コントロールゲート３
０ａ、３０ｂに接して直に他の配線等が形成されてもよ
い。

【００２１】コントロールゲート３０ａ、３０ｂと交差
する領域のシリコン層２４ａ，２４ｂ・・が動作層２４
ｔとなり、隣り合う動作層２４ｔの間には同じシリコン
層２４ａ，２４ｂ・・である素子分離層２４ｓを介在さ
せている。この様子を図３（ｂ）に示す。動作層２４ｔ
に半導体記憶素子Ｔｒij、Ｔｒij+1、・・、Ｔｒi+1j、
Ｔｒi+1j+1、・・のチャネル領域が形成されて、複数の
半導体記憶素子Ｔｒij、Ｔｒij+1、・・、Ｔｒi+1j、Ｔ
ｒi+1j+1、・・が行と列に配置されることになる。

【００２２】図２（ｂ）に示すように、チャネル領域は
第１のｎ型領域２３ａと第２のｎ型領域２３ｂの間の領
域であって、シリコン層２４ａの一方の側面から上面を
経て反対側の側面に至る領域に形成される。即ち、チャ
ネル長は第１のｎ型領域２３ａの端部から第２のｎ型領
域２３ｂの端部に至るシリコン層２４ａの沿面距離とほ
ぼ等しくなる。また、図１に示すように、チャネル幅は
コントロールゲート３０ａ，３０ｂ・・と重なっている
動作層２４ｔの線幅とほぼ等しくなる。第２のｎ型領域
２３ｂと第３のｎ型領域２３ｃの間の領域についても同
様である。

【００２３】さらに、図１及び図２（ｂ）に示すよう
に、行方向帯状領域であって、第１のｎ型領域２３ａに
面するシリコン層２４ａの側面から絶縁膜厚膜領域３４
ａの一方の端部上にかけて、第１のｎ型領域２３ａ上に
絶縁膜２２を介して第１のフローティングゲート２７ａ
が形成されている。また、行方向帯状領域であって、第
２のｎ型領域２３ｂに面するシリコン層２４ａの側面か
ら絶縁膜厚膜領域３４ｂの一方の端部上にかけて、第２
のｎ型領域２３ｂ上に絶縁膜２２を介して第２のフロー
ティングゲート２７ｂが形成されている。また、同様
に、第２のｎ型領域２３ｂに面するシリコン層２４ｂの
側面から絶縁膜厚膜領域３４ｂの他方の端部上にかけ
て、第２のｎ型領域２３ｂ上に絶縁膜２２を介して第２
のフローティングゲート２７ｂが形成されている。第３
のｎ型領域２３ｃに面するシリコン層２４ｂの側面から
絶縁膜厚膜領域３４ａの一方の端部上にかけて、第３の
ｎ型領域２３ｃ上に絶縁膜２２を介して第１のフローテ
ィングゲート２７ａが形成されている。

【００２４】さらに、シリコン層２４ａ，２４ｂ，・・
の上部表面に絶縁膜２２が形成され、第１のフローティ
ングゲート２７ａの表面と第２のフローティングゲート
２７ｂの表面にはそれぞれ絶縁膜厚膜領域の絶縁膜３４
ａ、３４ｂの膜厚よりも薄い膜厚の絶縁膜２９ａ、２９
ｂが形成されている。コントロールゲート３０ａ，３０
ｂは、これらの絶縁膜２２、２９ａ、２９ｂを介して、
第１のフローティングゲート２７ａ上からシリコン層２
４ａ上を経て第２のフローティングゲート２７ｂ上を通
り、さらに第２のフローティングゲート２７ｂ上からシ
リコン層２４ｂ上を経て第１のフローティングゲート２
７ａ上を通る。

【００２５】コントロールゲート３０ａとシリコン層２
４ａとの間に挟まれた絶縁膜２２が第１のゲート絶縁膜
となり、第１のフローティングゲート２７ａとシリコン
層２４ａ，２４ｂ・・との間に挟まれた絶縁膜２２が第
２のゲート絶縁膜となり、第２のフローティングゲート
２７ｂとシリコン層２４ａ，２４ｂ・・との間に挟まれ
た絶縁膜２２が第３のゲート絶縁膜となる。

【００２６】第２及び第３のゲート絶縁膜２２は、シリ
コン層２４ａ近くの第１のｎ型領域２３ａ、第２のｎ型
領域２３ｂ及び第３のｎ型領域２３ｃとシリコン基体２
１との間に形成されるｐｎ接合付近でアバランシェ降伏
により生じたホットキャリア（高エネルギキャリア）が
絶縁膜２２のポテンシャルを超え得るような膜厚を有し
ている。

【００２７】第２のゲート絶縁膜２２及び第３のゲート
絶縁膜２２の膜厚は蓄積電荷のリークをできるだけ小さ
くするため３ｎｍ以上が好ましく、また蓄積電荷からの
電界がチャネル領域に十分な影響を及ぼすように１００
ｎｍ以下が好ましい。なお、第１のゲート絶縁膜２２
は、第２及び第３のゲート絶縁膜２２と同じ膜厚で形成
されてもよいし、異なっていてもよい。

【００２８】上記した構造では、コントロールゲート３
０ａ，３０ｂ・・やフローティングゲート２７ａ，２７
ｂが隣接する記憶素子間で分断されて素子分離されてい
るため、隣り合う動作層２４ｔ同士が素子分離層２４ｓ
で繋がっていても素子分離層２４ｓにチャネルは形成さ
れず、隣り合う記憶素子は相互干渉しないので、独立し
たトランジスタとして動作する。動作層２４ｔと素子分
離層２４ｓとが同じ不純物濃度の場合も上記の理由で、
独立したトランジスタとして動作するが、素子分離層２
４ｓ近くに外部から電荷が侵入した場合や、素子分離層
２４ｓの界面準位の状態によっては素子分離層２４ｓの
表面が空乏化する虞がある。従って、この実施の形態で
は、図２（ｂ）及び図３（ｂ）に示すように、これらの
電荷の影響を受けないように、素子分離層２４ｓに予め
高濃度のｐ型不純物を導入し、素子分離層２４ｓを動作
層２４ｔに比較してｐ型不純物濃度の高いｐ型高濃度不
純物層としている。これにより、素子間分離を確実に行
なうことができる。

【００２９】以上のように、この発明の第１の実施の形
態である半導体記憶装置においては、第１及び第２のｎ
型領域２３ａ、２３ｂの中央部領域上に列方向に延びる
ように帯状のシリコン酸化膜３４ａ、３４ｂからなる絶
縁膜厚膜領域が形成され、しかも、フローティングゲー
ト２７ａ、２７ｂがシリコン層２４ａ、２４ｂの側面か
ら絶縁膜厚膜領域３４ａ、３４ｂの端部上にかけて第１
及び第２のｎ型領域２３ａ、２３ｂ上に形成されている
ので、フローティングゲート２７ａ、２７ｂの間に形成
されるコントロールゲート３０ａ、３０ｂが厚い膜厚を
有するシリコン酸化膜３４ａ、３４ｂ上にくることにな
る。このため、コントロールゲート３０ａ、３０ｂと第
１及び第２のｎ型領域２３ａ、２３ｂとの間で絶縁破壊
耐圧の向上を図ることが可能である。

【００３０】また、シリコン基体２１上に複数の帯状の
シリコン層２４ａ，２４ｂ・・を間隔を置いて列方向に
並行して配置し、かつシリコン層２４ａ，２４ｂ・・と
交差するように間隔を置いて行方向に並行して複数の帯
状のコントロールゲート３０ａ，３０ｂ・・を配置する
ことにより、個々の記憶素子を行と列に配置している。
そして、隣り合うコントロールゲート３０ａ，３０ｂ・
・の間の領域でフローティングゲート２７ａ，２７ｂを
分断することで個々の記憶素子を分離している。即ち、
個々の記憶素子間のシリコン層２４ｓは残しているた
め、半導体基体２１表面も平坦である。このため、凹凸
が少ない構造となっているので、多層の積層膜を形成す
るのに適している。

【００３１】また、フローティングゲート２７ａ，２７
ｂ及びコントロールゲート３０ａ，３０ｂ・・を分断す
ることで素子間分離を行なっているため、隣接する動作
層２４ｔ同士は干渉し合わず、独立したトランジスタと
して動作するが、この実施の形態ではさらに素子分離層
２４ｓに動作層２４ｔの不純物濃度よりも高濃度のｐ型
不純物を導入しているので、素子間分離をより確実に行
なうことができる。

【００３２】（２）第２の実施の形態 次に、図４乃至図１１を参照して上記半導体記憶装置の
製造方法について説明する。図４乃至図１１は、この発
明の第１の実施の形態である半導体記憶装置の製造方法
を示す断面図である。その断面は図２（ａ）のIa−Ib−
Ic−Id線に沿う断面に相当する。

【００３３】ここでは、複数のトランジスタを行と列に
配置する場合について説明する。まず、図４（ａ）に示
すように、ｐ型（一導電型）のシリコン基体２１上にシ
リコン基体２１よりも低濃度のｐ型のシリコン層（半導
体層）２４をエピタキシャル成長等により形成する。次
いで、膜厚約１０ｎｍのシリコン酸化膜（下部絶縁膜）
３８を熱酸化により形成し、続いて、化学気相成長法
（ＣＶＤ法）により膜厚約５０ｎｍのシリコン窒化膜
（耐酸化性膜）３２と、膜厚約３００ｎｍのシリコン酸
化膜（上部絶縁膜）２５を形成する。

【００３４】次いで、図４（ｂ）に示すように、シリコ
ン酸化膜２５上にレジスト膜を形成した後、レジスト膜
をパターニングし、相互に間隔を置いて列方向に並行す
る帯状のソース／ドレイン領域を形成すべき領域に開口
部を有するレジストマスク（耐エッチング性マスク）２
６を形成する。続いて、レジストマスク２６に基づい
て、シリコン酸化膜２５、シリコン窒化膜３２及びシリ
コン酸化膜３８を順次エッチングし、さらにシリコン層
２４をエッチングする。これにより、相互に間隔を置い
て列方向に並行する帯状のシリコン酸化膜２５ａ、２５
ｂからなるイオン注入のマスクが形成されるとともに、
その下に、相互に間隔を置いて列方向に並行する、帯状
のシリコン窒化膜３２ａ、３２ｂと、帯状のシリコン酸
化膜２５ａ、２５ｂと、帯状のシリコン層２４ａ、２４
ｂが形成される。なお、図４（ｂ）中、符号３１ａ、３
１ｂは、レジストマスク２６の開口部に対応する、シリ
コン酸化膜２５、シリコン窒化膜３２、シリコン酸化膜
３８及びシリコン層２４をエッチングした跡に生じた凹
部である。

【００３５】次に、レジストマスク２６を除去した後、
図５（ａ）に示すように、熱酸化によりシリコン層２４
ａ、２４ｂの側面にイオン注入のマスクとなる膜厚２０
〜３０ｎｍのシリコン酸化膜（絶縁膜）３７を形成す
る。このとき、隣り合うシリコン層２４ａ、２４ｂの間
に露出するシリコン基体２１の表面には同じく膜厚２０
〜３０ｎｍのシリコン酸化膜（絶縁膜）３７が形成され
る。

【００３６】次いで、図５（ａ）に示すように、シリコ
ン層２４ａ、２４ｂの表面及び側面のシリコン酸化膜２
５ａ、２５ｂ及び３７をマスクとし、シリコン基体２１
の表面のシリコン酸化膜３７を通して、ｎ型（反対導電
型）の導電型不純物をイオン注入する。このとき、イオ
ン流は基体２１表面にほぼ垂直であるため、シリコン層
２４ａの側面のシリコン酸化膜３７をイオンが透過せ
ず、シリコン基体２１の表面のシリコン酸化膜３７を透
過するようなイオン注入条件を設定する。これにより、
シリコン層２４ａ、２４ｂを挟んで列方向に沿って延び
るシリコン基体２１の表層に高濃度のｎ型（反対導電
型）の第１のｎ型領域（第１の反対導電型領域）２３
ａ、及び第２のｎ型領域（第２の反対導電型領域）２３
ｂを形成する。

【００３７】次いで、図５（ｂ）に示すように、残存す
るシリコン酸化膜２５ａ、２５ｂ及び３７を除去した
後、図６（ａ）に示すように、シリコン窒化膜３２ａ、
３２ｂをマスクとして、熱酸化によりシリコン層２４
ａ、２４ｂの側面、及び隣り合うシリコン層２４ａ、２
４ｂの間のシリコン基体２１の表面に膜厚約１０ｎｍの
シリコン酸化膜（絶縁膜）２８ａ、２８ｂを形成する。

【００３８】次に、図６（ｂ）に示すように、ＣＶＤ法
により、膜厚約１３０ｎｍのシリコン窒化膜（耐酸化性
膜）３３を全面に形成する。続いて、シリコン窒化膜３
３を異方性エッチングして、図７（ａ）に示すように、
シリコン層２４ａ、２４ｂの側面に側壁絶縁膜３３ａ、
３３ｂを形成する。このとき、シリコン層２４ａ、２４
ｂの上面の上方に当初形成したシリコン窒化膜３２ａ、
３２ｂは、シリコン窒化膜３３のエッチングにより多少
エッチングされるかもしれないが、大部分残存してい
る。

【００３９】次いで、図７（ｂ）に示すように、側壁絶
縁膜３３ａ、３３ｂ及びシリコン層２４ａ、２４ｂの上
面の上方のシリコン窒化膜３２ａ、３２ｂをマスクとし
て、シリコン層２４ａ、２４ｂの間のシリコン基体２１
を選択的に熱酸化する。これにより、帯状の第１及び第
２のｎ型領域２３ａ、２３ｂの中央部領域上を列方向に
延びる、膜厚約５０ｎｍの帯状のシリコン酸化膜（絶縁
膜）３４ａ、３４ｂからなる絶縁膜厚膜領域を形成す
る。

【００４０】次に、図８（ａ）に示すように、側壁絶縁
膜３３ａ、３３ｂ及びシリコン層２４ａ、２４ｂの上面
の上方のシリコン窒化膜３２ａ、３２ｂを除去する。続
いて、図８（ｂ）に示すように、シリコン層２４ａ、２
４ｂの上面及び側面、シリコン基体２１表面のシリコン
酸化膜３８ａ、３８ｂ、２８ａ、２８ｂを除去する。こ
のとき、シリコン酸化膜３８ａ、３８ｂ、２８ａ、２８
ｂの膜厚は絶縁膜厚膜領域のシリコン酸化膜３４ａ、３
４ｂよりも薄く形成されているため、絶縁膜厚膜領域の
シリコン酸化膜３４ａ、３４ｂは除去されずに大部分が
残る。

【００４１】次いで、図９（ａ）に示すように、露出す
るシリコン層２４ａ、２４ｂの上面及び側面、シリコン
基体２１表面に、熱酸化により、ゲート絶縁膜となる新
たなシリコン酸化膜２２を形成する。続いて、図９
（ｂ）に示すように、ＣＶＤ法により、全面に膜厚約１
３０ｎｍの多結晶シリコン膜２７を形成する。次いで、
図１０（ａ）に示すように、異方性エッチングにより多
結晶シリコン膜２７をエッチングし、帯状のシリコン層
２４ａ、２４ｂの側面にシリコン酸化膜２２を介して列
方向に一連なりの多結晶シリコン膜からなる導電性側壁
（第１及び第２の導電性側壁）２７ａ、２７ｂを形成す
る。

【００４２】選択酸化法に用いた側壁絶縁膜３３ａ、３
３ｂを構成するシリコン窒化膜３３の膜厚と導電性側壁
２７ａ、２７ｂを構成する多結晶シリコン膜２７の膜厚
をほぼ等しくしているため、第１の導電性側壁２７ａ
は、第１のｎ型領域２３ａ側のシリコン層２４ａの側面
から絶縁膜厚膜領域３４ａの一方の端部上にかけて第１
のｎ型領域２３ａ上に形成され、第２の導電性側壁２７
ｂは、第２のｎ型領域２３ｂ側のシリコン層２４ａの側
面から絶縁膜厚膜領域３４ｂの一方の端部上にかけて第
２のｎ型領域２３ｂ上に形成される。シリコン層２４ｂ
の側面にも同様に、絶縁膜厚膜領域３４ａの他方の端部
上にかかる第１の導電性側壁２７ａと、絶縁膜厚膜領域
３４ｂの他方の端部上にかかる第２の導電性側壁２７ｂ
とが形成される。

【００４３】次に、図１０（ｂ）に示すように、多結晶
シリコン膜からなる導電性側壁２７ａ、２７ｂの表面に
熱酸化により膜厚約８ｎｍのシリコン酸化膜（絶縁膜）
２９ａ、２９ｂを形成する。なお、導電性側壁２７ａ、
２７ｂの表面のシリコン酸化膜２９ａ、２９ｂは、絶縁
膜厚膜領域のシリコン酸化膜３４ａ、３４ｂよりも膜厚
を薄く形成することが必要である。

【００４４】次いで、図１１（ａ）に示すように、加熱
処理により、反対導電型領域２３ａ、２３ｂの導電型不
純物を活性化するとともに、周辺部に拡散させる。続い
て、例えば、ＣＶＤ法により、全面に膜厚約２５０ｎｍ
の多結晶シリコン膜（導電体膜）３０を形成する。次
に、図１１（ｂ）に示すように、フォトリソグラフィ技
術により列方向に並行する帯状のシリコン層２４ａと交
差するように相互に間隔を置いて行方向に並行する複数
の帯状のレジストマスク（耐エッチング性マスク）３５
を形成する。続いて、レジストマスク３５に基づいて、
多結晶シリコン膜３０をエッチングし、列方向に並行す
る帯状のシリコン層２４ａと交差し、間隔を置いて行方
向に並行する複数の帯状のコントロールゲート３０ａを
形成する。エッチングの条件として、例えばＣｌ₂＋Ｏ₂
を含む混合ガスを用い、シリコン酸化膜に対する多結晶
シリコンのエッチングの選択比が３０以上となるような
ガスの種類やガス流量比を選択する。

【００４５】さらに、上記レジストマスク３５に基づい
て、イオン注入によりシリコン層２４ａ、２４ｂにｐ型
不純物を導入する。これにより、コントロールゲート３
０ａと３０ｂとの間に存在するシリコン層２４ａ、２４
ｂがｐ型高濃度不純物層（一導電型高濃度不純物層）と
なる。コントロールゲート３０ａ下のシリコン層２４
ａ、２４ｂが低濃度のｐ型不純物を有する動作層２４ｔ
となり、レジストマスク３５で被覆されていないシリコ
ン層２４ａ、２４ｂが動作層２４ｔよりも高濃度のｐ型
不純物を有する素子分離層２４ｓとなる。各動作層２４
ｔには、図１に示す半導体記憶素子Ｔｒij、Ｔｒij+1、
・・、Ｔｒi+1j、Ｔｒi+1j+1、・・のチャネル領域が形
成される。

【００４６】続いて、上記レジストマスク３５に基づい
て、レジストマスク３５で被覆されていないシリコン基
体２１、シリコン層２４ａ、２４ｂ及び導電性側壁２７
ａ、２７ｂ上のシリコン酸化膜２２、２９ａ、２９ｂを
エッチングにより除去する。エッチングの条件として、
例えばＣ₄Ｆ₈＋ＣＨ₂Ｆ₂＋Ａｒを含む混合ガスを用い、
シリコンに対するシリコン酸化膜のエッチングの選択比
が３０以上となるようなガスの種類やガス流量比を選択
する。この場合、隣り合うシリコン層２４ａ、２４ｂの
間のシリコン基体２１上であって相対する導電性側壁２
７ａ、２７ｂの間の絶縁膜厚膜領域に、導電性側壁２７
ａ、２７ｂ表面のシリコン酸化膜２９ａ、２９ｂの膜厚
よりも厚い膜厚の絶縁膜３４ａ、３４ｂが残っている。
このため、隣り合うコントロールゲート３０ａ、３０ｂ
の間の導電性側壁２７ａ、２７ｂ表面のシリコン酸化膜
２９ａ、２９ｂを除去する際に、隣り合うシリコン層２
４ａ、２４ｂの間の半導体基体２１上であって相対する
導電性側壁２７ａ、２７ｂの間の半導体基体２１が露出
するのを防止することができる。

【００４７】次に、同じくレジストマスク３５に基づい
てコントロールゲート３０ａで被覆されず、露出してい
る導電性側壁２７ａ、２７ｂをエッチングにより除去す
る。エッチングの条件として、例えばＣｌ₂＋Ｏ₂を含む
混合ガスを用い、シリコン酸化膜に対する多結晶シリコ
ンのエッチングの選択比が３０以上となるようなガスの
種類やガス流量比を選択する。これにより、図１に示す
コントロールゲート３０ａ、３０ｂ下に半導体記憶素子
Ｔｒij、Ｔｒij+1、・・、Ｔｒi+1j、Ｔｒi+1j+1、・・
の第１および第２のフローティングゲート２７ａ、２７
ｂが形成されるとともに、フローティングゲート２７
ａ、２７ｂは半導体記憶素子Ｔｒij、Ｔｒij+1、・・、
Ｔｒi+1j、Ｔｒi+1j+1、・・間で分断される。

【００４８】このとき、隣り合うコントロールゲート３
０ａ、３０ｂの間に露出しているシリコン層２４ａ、２
４ｂもエッチングされるが、単結晶シリコンからなるシ
リコン層２４ａ、２４ｂは多結晶シリコンからなるフロ
ーティングゲート２７ａ、２７ｂに比べてエッチングレ
ートが遅いため、フローティングゲート２７ａ、２７ｂ
をすべて除去してもシリコン層２４ａ、２４ｂのエッチ
ング量はわずかで、シリコン層２４ａ、２４ｂはほとん
ど残る。また、隣り合うコントロールゲートの間の領域
のシリコン基体２１は、シリコン酸化膜２２、３４ａ、
３４ｂにより被覆されているので、エッチングされずに
済む。

【００４９】その後、全面にシリコン酸化膜３６を形成
し、通常の工程を経て半導体記憶装置が完成する。図２
（ｂ）は、その断面図である。以上、図２（ａ）のIa−
Ib−Ic−Id線に沿う断面の範囲に限定して半導体記憶装
置の製造方法を説明したが、半導体記憶素子が形成され
る全範囲に適用することができることはいうまでもな
い。

【００５０】上記のように、この発明の実施の形態であ
る半導体記憶装置の製造方法においては、ｎ型領域２３
ａ、２３ｂの中央部領域上の絶縁膜厚膜領域に選択酸化
法により厚い膜厚を有するシリコン酸化膜３４ａ、３４
ｂを形成し、しかも、シリコン層２４ａ、２４ｂの側面
から絶縁膜厚膜領域の端部上にかけて第１及び第２のｎ
型領域２３ａ、２３ｂ上にフローティングゲート２７
ａ、２７ｂを形成している。このため、隣り合うシリコ
ン層２４ａ、２４ｂとの間の領域において、相対するフ
ローティングゲート２７ａと２７ｂとの間の凹部に形成
されるコントロールゲート３０ａ、３０ｂと第１及び第
２のｎ型領域２３ａ、２３ｂの間に絶縁膜厚膜領域３４
ａ、３４ｂが介在することになる。これにより、コント
ロールゲート３０ａ、３０ｂとｎ型領域２３ａ、２３ｂ
との間の絶縁耐圧を向上させることができる。

【００５１】また、隣り合うコントロールゲート３０
ａ、３０ｂの間の導電性側壁２７ａ、２７ｂを分断する
際に、シリコン酸化膜２２、３４ａ、３４ｂにより導電
性側壁２７ａ、２７ｂの間のシリコン基体２１がエッチ
ングされるのを防止することができるので、表面の凹凸
を低減し、その上に膜を形成するときなど、所謂膜切れ
等が生じる虞や、半導体基体に欠陥等が導入される虞な
どを抑制できる。

【００５２】また、コントロールゲート３０ａ、３０
ｂ、・・を形成した後に、隣り合うコントロールゲート
３０ａ、３０ｂ、・・の間の素子間分離層２４ｓとなる
シリコン層２４ａ、２４ｂ、・・に、コントロールゲー
ト３０ａ、３０ｂ、・・下の動作層２４ｔとなるシリコ
ン層２４ａ、２４ｂ、・・のｐ型不純物濃度よりも高濃
度のｐ型不純物を導入して、隣り合う記憶素子の動作層
２４ｔの間にｐ型高濃度不純物層２４ｓを形成してい
る。この層２４ｓにより素子間分離をより確実に行なう
ことができる。

【００５３】（３）上記した半導体記憶装置の駆動方法
の説明 次に、上記図１乃至図３の半導体記憶装置を用い、図１
２乃至図１４を参照して半導体記憶装置の駆動方法につ
いて説明する。図１２はその駆動方法のうち書き込み動
作の際におけるフローティングゲート２７ａ、２７ｂの
周辺部の電荷の生成や移動の様子を示す断面図である。

【００５４】書き込み動作を行なうため、第１のｎ型領
域２３ａに電圧を印加し、第１のｎ型領域２３ａとシリ
コン基体２１とで形成されるｐｎ接合でアバランシェ降
伏を起こさせてホットエレクトロンを生じさせる。ホッ
トエレクトロンは第１のフローティングゲート２７ａに
注入されて、フローティングゲート２７ａとシリコン層
２４ａとの間に介在する絶縁膜２２のポテンシャル障壁
により、及びフローティングゲート２７ａとコントロー
ルゲート３０ａとの間に介在する絶縁膜２９ａ、２９ｂ
のポテンシャル障壁により第１のフローティングゲート
２７ａ内に蓄積される。

【００５５】図１２のようにして書き込み動作を行なう
ことにより、図１３（ａ）、（ｂ）、図１４（ａ）、
（ｂ）に示すような４値状態を形成し得る。図１３
（ａ）、（ｂ）、図１４（ａ）、（ｂ）はそれぞれ４つ
のバイナリ値を組み合わせて生成される４つの異なる状
態を示す断面図である。図中、実線で示す検出電流の方
向を順方向とし、点線で示す検出電流の方向を逆方向と
する。

【００５６】図１３（ａ）は、第１及び第２のフローテ
ィングゲート２７ａ、２７ｂにともに電荷蓄積していな
い状態を示す。即ち、第１ビットに第２のバイナリ値が
設定され、第２ビットに第４のバイナリ値が設定された
状態を示す。読み出し動作において検出電流ｉｄは順方
向、逆方向ともに大きい値となる。図１３（ｂ）は、第
１のフローティングゲート２７ａのみに電荷蓄積してい
る状態を示す。即ち、第１ビットに第１のバイナリ値が
設定され、第２ビットに第４のバイナリ値が設定された
状態を示す。読み出し動作において検出電流ｉｄは順方
向で小さい値となり、逆方向で大きい値となる。

【００５７】図１４（ａ）は、第２のフローティングゲ
ート２７ｂのみに電荷蓄積している状態を示す。即ち、
第１ビットに第２のバイナリ値が設定され、第２ビット
に第３のバイナリ値が設定された状態を示す。読み出し
動作において検出電流ｉｄは順方向で大きい値となり、
逆方向で小さい値となる。図１４（ｂ）は、第１及び第
２のフローティングゲート２７ａ、２７ｂにともに電荷
蓄積している状態を示す。即ち、第１ビットに第１のバ
イナリ値が設定され、第２ビットに第３のバイナリ値が
設定された状態を示す。読み出し動作において検出電流
ｉｄは順方向、逆方向ともに小さい値となる。

【００５８】次に、書き込まれた情報を読み出すには、
まず、コントロールゲート３０ａに読み出し電圧を印加
し、ドレイン領域としての第２のｎ型領域２３ｂに読み
出し電圧を印加し、ソース領域としての第１のｎ型領域
２３ａを接地する。このとき、第１のｎ型領域２３ａと
第２のｎ型領域２３ｂの間に電流（順方向）が流れるの
で、その電流ｉｄを検出する。

【００５９】続いて、コントロールゲート３０ａに読み
出し電圧を印加し、ドレイン領域としての第１のｎ型領
域２３ａに読み出し電圧を印加し、ソース領域としての
第２のｎ型領域２３ｂを接地する。このとき、第１のｎ
型領域２３ａと第２のｎ型領域２３ｂの間に電流（逆方
向）が流れるので、その電流ｉｄを検出する。次いで、
上記のように、順方向及び逆方向の電流値の大小の組み
合わせを特定することにより、第１ビット及び第２ビッ
トを読み取る。

【００６０】以上のように、第１及び第２のフローティ
ングゲート２７ａ、２７ｂで一素子当たり２ビットを形
成し、第１のフローティングゲート２７ａへの電荷蓄積
の有無と、第２のフローティングゲート２７ｂへの電荷
蓄積の有無との組み合わせにより一素子当たり計４値状
態を表示することができる。次に、上記のようにして書
き込まれた情報を読み出した後、書き込まれた情報を消
去する。消去の為に、例えばコントロールゲート３０
ａ、３０ｂ・・を０Ｖにし、ソース領域及びドレイン領
域２３ａ、２３ｂ双方を昇圧（Ｖｅｅ＝８Ｖ）する。

【００６１】この場合、ソース領域及びドレイン領域２
３ａ、２３ｂとフローティングゲート２７ａ、２７ｂと
の間の重なり領域の面積を大きくすることができるた
め、両フローティングゲート２７ａ、２７ｂに蓄積され
た電子は、その重なり領域の膜厚（例えば、凡そ３．５
ｎｍ）の薄いシリコン酸化膜２２を通してファウラ−ノ
ルドファイムトンネル電流（Ｆ−Ｎ電流）によりソース
領域及びドレイン領域２３ａ、２３ｂにより一層抜き取
られ易くなる。

【００６２】通常のフラッシュメモリでは、基板を昇圧
するため、データ消去についてはチップ消去になるが、
ＶＲＯＭの場合、基板と独立して選択されたソース／ド
レイン単位でデータ消去できるので、チップ消去だけで
なくブロック単位での消去が可能になる。以上、実施の
形態によりこの発明を詳細に説明したが、この発明の範
囲は上記実施の形態に具体的に示した例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の上記実施
の形態の変更はこの発明の範囲に含まれる。

【００６３】例えば、上記第２の実施の形態では、図１
０（ｂ）の工程で、導電性側壁２７ａ、２７ｂを被覆す
る絶縁膜として、熱酸化により形成したシリコン酸化膜
２９ａ、２９ｂを用いているが、シリコン酸化膜、シリ
コン窒化膜及びシリコン酸化膜を順次積層し、所謂ＯＮ
Ｏ膜たる３層の絶縁膜を用いてもよい。この場合、３層
の絶縁膜の全体の膜厚は、絶縁膜厚膜領域３４ａ、３４
ｂの絶縁膜の膜厚より適度に薄ければよく、単層のシリ
コン酸化膜２９ａ、２９ｂの膜厚とほぼ同じ膜厚として
もよい。ＯＮＯ膜たる３層の絶縁膜は、３層の絶縁膜の
うち最下層のシリコン酸化膜を熱酸化法により部分領域
に形成し、上部２層の絶縁膜をＣＶＤ法により全面にわ
たって形成することにより、導電性側壁２７ａ、２７ｂ
の上に形成することができる。ＯＮＯ膜たる３層の絶縁
膜のうち少なくとも２層を全面にわたって形成すること
により、シリコン層２４ａ、２４ｂとコントロールゲー
ト３０ａ、３０ｂの間に介在するシリコン層２４ａ、２
４ｂ表面の絶縁膜の膜厚も厚くなるが、問題はない。

【００６４】また、図１１（ｂ）の工程で、隣り合うコ
ントロールゲート３０ａ、３０ｂの間にある導電性側壁
２７ａ、２７ｂを除去する際に、隣り合うコントロール
ゲート３０ａ、３０ｂの間にあるシリコン層２４ａ、２
４ｂをほとんど残しているが、エッチングを過剰に行っ
て、隣り合うコントロールゲート３０ａ、３０ｂの間に
あるシリコン層２４ａ、２４ｂをすべて除去し、フロー
ティングゲート２７ａ、２７ｂのみならず、シリコン層
２４ａ、２４ｂも分断するようにしてもよい。この場合
でも、相互に分離された複数の島状のシリコン層は、行
と列とに規則正しく配置されることになる。シリコン層
２４ａ、２４ｂを除去した後に側面に形成されていたシ
リコン酸化膜２２が残るが、軽くエッチングすることで
除去すればよい。

【００６５】

【発明の効果】以上説明したように、この発明において
は、反対導電型領域の中央部領域上の絶縁膜厚膜領域に
選択酸化法により厚い膜厚を有する絶縁膜を形成し、し
かも、半導体層の側面から絶縁膜厚膜領域の端部上にか
けて反対導電型領域上にフローティングゲートとなる導
電性側壁を形成しているので、相対する導電性側壁の間
の凹部に形成されるコントロールゲートと反対導電型領
域の間に絶縁膜厚膜領域が介在し、これにより、コント
ロールゲートと反対導電型領域との間の絶縁耐圧を向上
させることができる。

【００６６】また、隣り合う半導体層の間の半導体基板
上であって相対する導電性側壁の間の絶縁膜厚膜領域に
導電性側壁表面の絶縁膜の膜厚よりも厚い膜厚の絶縁膜
を残しているため、隣り合うコントロールゲートの間の
導電性側壁を分断する際に、相対する導電性側壁の間の
領域にくる半導体基板がエッチングされるのを阻止する
ことができる。これにより、表面の凹凸を低減し、その
上に膜を形成するときなど、所謂膜切れ等が生じる虞
や、半導体基体に欠陥等が導入される虞などを抑制でき
る。

【００６７】また、コントロールゲートを形成した後
に、隣り合うコントロールゲートの間の半導体層にチャ
ネルが形成される半導体層の不純物濃度よりも高濃度の
一導電型不純物を導入して、隣り合う記憶素子の間に一
導電型高濃度不純物層を形成することにより、素子間分
離をより確実に行なうことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態である半導体記憶装
置の平面図である。

【図２】（ａ）は、本発明の第１の実施の形態である半
導体記憶装置の図１の部分平面図であり、（ｂ）は、
（ａ）のＩ−Ｉa−Ｉb−Ｉ線に沿う断面図である。

【図３】（ａ）は、本発明の第１の実施の形態である半
導体記憶装置の図１の部分平面図であり、（ｂ）は、
（ａ）のII−II線に沿う断面図である。

【図４】（ａ）、（ｂ）は、本発明の第２の実施の形態
である半導体記憶装置の製造方法について示す断面図
（その１）である。

【図５】（ａ）、（ｂ）は、本発明の第２の実施の形態
である半導体記憶装置の製造方法について示す断面図
（その２）である。

【図６】（ａ）、（ｂ）は、本発明の第２の実施の形態
である半導体記憶装置の製造方法について示す断面図
（その３）である。

【図７】（ａ）、（ｂ）は、本発明の第２の実施の形態
である半導体記憶装置の製造方法について示す断面図
（その４）である。

【図８】（ａ）、（ｂ）は、本発明の第２の実施の形態
である半導体記憶装置の製造方法について示す断面図
（その５）である。

【図９】（ａ）、（ｂ）は、本発明の第２の実施の形態
である半導体記憶装置の製造方法について示す断面図
（その６）である。

【図１０】（ａ）、（ｂ）は、本発明の第２の実施の形
態である半導体記憶装置の製造方法について示す断面図
（その７）である。

【図１１】（ａ）、（ｂ）は、本発明の第２の実施の形
態である半導体記憶装置の製造方法について示す断面図
（その８）である。

【図１２】図１乃至図３の半導体記憶装置を用いた駆動
方法のうち書き込み方法を示す断面図である。

【図１３】（ａ）、（ｂ）は、同じく図１乃至図３の半
導体記憶装置を用いた読出し方法を示す断面図（その
１）である。

【図１４】（ａ）、（ｂ）は、同じく図１乃至図３の半
導体記憶装置を用いた読出し方法を示す断面図（その
２）である。

【符号の説明】

２１ シリコン基体（半導体基体） ２２ 第１のゲート絶縁膜、第２のゲート絶縁膜、第３
のゲート絶縁膜 ２３ａ 第１のｎ型領域（第１の反対導電型領域） ２３ｂ 第２のｎ型領域（第２の反対導電型領域） ２３ｃ 第３のｎ型領域（第３の反対導電型領域） ２４ａ、２４ｂ シリコン層（半導体層） ２４ｓ 素子分離層（一導電型高濃度不純物層） ２４ｔ 動作層 ２５ａ、２５ｂ シリコン酸化膜（下部絶縁膜） ２６、３５ レジストマスク（耐エッチング性マスク） ２７ａ 第１のフローティングゲート（第１の導電性側
壁） ２７ｂ 第２のフローティングゲート（第２の導電性側
壁） ２８ａ、２８ｂ、２９ａ、２９ｂ、３７ シリコン酸化
膜（絶縁膜） ３０ａ、３０ｂ コントロールゲート ３２ａ、３２ｂ、３３ シリコン窒化膜（耐酸化性膜） ３３ａ、３３ｂ 側壁絶縁膜 ３４ａ、３４ｂ シリコン酸化膜（絶縁膜、絶縁膜厚膜
領域） ３８、３８ａ、３８ｂ シリコン酸化膜（上部絶縁膜）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板に複数の半導体記憶素子が行
   と列に配置された半導体記憶装置であって、 一導電型の半導体基体上に突出した複数の帯状の一導電
   型の半導体層が相互に間隔を置いて前記列方向に並行し
   て形成された前記半導体基板と、 各々の前記半導体層を挟んで前記列方向に延びる、前記
   半導体基体の表層に形成された複数の帯状の反対導電型
   領域と、 前記反対導電型領域の中央部領域上に前記列方向に延び
   るように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域
   と、 相互に間隔を置いて並行し、前記帯状の半導体層に交差
   するように前記行方向に延びる複数の行方向帯状領域で
   あって、前記半導体層の一方の側面側の前記絶縁膜厚膜
   領域の端部上から前記半導体層の一方の側面にかけて前
   記反対導電型領域上に絶縁膜を介して形成された第１の
   フローティングゲートと、 前記行方向帯状領域であって、前記半導体層の他方の側
   面側の前記絶縁膜厚膜領域の端部上から前記半導体層の
   他方の側面にかけて前記反対導電型領域上に絶縁膜を介
   して形成された第２のフローティングゲートと、 前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶
   縁膜を介して前記第１及び第２のフローティングゲート
   上を通り、前記行方向帯状領域に形成された、相互に間
   隔を置いて並行する複数の帯状のコントロールゲートと
   を有することを特徴とする半導体記憶装置。
2. 【請求項２】 前記半導体層の一方の側面側の反対導電
   型領域がソース領域又はドレイン領域となり、かつ前記
   半導体層の他方の側面側の反対導電型領域がドレイン領
   域又はソース領域となり、前記行方向帯状領域であっ
   て、前記半導体層の一方の側面側の反対導電型領域の端
   部から前記半導体層の一方の側面、上面及び他方の側面
   を経て前記半導体層の他方の側面側の反対導電型領域の
   端部に至る領域がチャネル領域となり、前記第１及び第
   ２のフローティングゲートが前記第１及び第２のフロー
   ティングゲートの近傍の半導体基体内で生じた高エネル
   ギキャリアの電荷蓄積部となり、 前記第１及び第２のフローティングゲートで一素子当た
   り２ビットを形成し、前記第１のフローティングゲート
   への電荷蓄積の有無と、前記第２のフローティングゲー
   トへの電荷蓄積の有無との組み合わせにより、前記ドレ
   イン領域と前記ソース領域の間に流れる電流の方向と該
   電流の大小の組み合わせによる４値状態を表示し得るこ
   とを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 隣り合う前記行方向帯状領域の間の半導
   体層の一導電型不純物濃度は前記行方向帯状領域と重な
   る半導体層の一導電型不純物濃度よりも高くなっている
   ことを特徴とする請求項１又は２記載の半導体記憶装
   置。
4. 【請求項４】 半導体基板に複数の半導体記憶素子が行
   と列に配置された半導体記憶装置であって、 一導電型の半導体基体上に突出した複数の島状の一導電
   型の半導体層が行及び列を形成するように相互に間隔を
   置いて配置された前記半導体基板と、 前記列方向に並ぶ複数の前記半導体層の列を挟んで前記
   列方向に延びる、前記半導体基体の表層に形成された複
   数の帯状の反対導電型領域と、 前記反対導電型領域の中央部領域上に前記列方向に延び
   るように帯状の絶縁膜が形成されてなる絶縁膜厚膜領域
   と、 前記帯状の半導体層上を通り、かつ相互に間隔を置いて
   並行して前記行方向に延びる複数の行方向帯状領域であ
   って、前記半導体層の一方の側面側の前記絶縁膜厚膜領
   域の端部上から前記半導体層の一方の側面にかけて前記
   反対導電型領域上に絶縁膜を介して形成された第１のフ
   ローティングゲートと、 前記行方向帯状領域であって、前記半導体層の他方の側
   面側の前記絶縁膜厚膜領域の端部上から前記半導体層の
   他方の側面にかけて前記反対導電型領域上に絶縁膜を介
   して形成された第２のフローティングゲートと、 前記絶縁膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶
   縁膜を介して前記第１及び第２のフローティングゲート
   上を通り、前記行方向帯状領域に形成された、相互に間
   隔を置いて並行する複数の帯状のコントロールゲートと
   を有することを特徴とする半導体記憶装置。
5. 【請求項５】 前記半導体層の一方の側面側の反対導電
   型領域がソース領域又はドレイン領域となり、かつ前記
   半導体層の他方の側面側の反対導電型領域がドレイン領
   域又はソース領域となり、前記行方向帯状領域であっ
   て、前記半導体層の一方の側面側の反対導電型領域の端
   部から前記半導体層の一方の側面、上面及び他方の側面
   を経て前記半導体層の他方の側面側の反対導電型領域の
   端部に至る領域がチャネル領域となり、前記第１及び第
   ２のフローティングゲートが前記第１及び第２のフロー
   ティングゲートの近傍の半導体基体内で生じた高エネル
   ギキャリアの電荷蓄積部となり、 前記第１及び第２のフローティングゲートで一素子当た
   り２ビットを形成し、前記第１のフローティングゲート
   への電荷蓄積の有無と、前記第２のフローティングゲー
   トへの電荷蓄積の有無との組み合わせにより、前記ドレ
   イン領域と前記ソース領域の間に流れる電流の方向と該
   電流の大小の組み合わせによる４値状態を表示し得るこ
   とを特徴とする請求項４記載の半導体記憶装置。
6. 【請求項６】 半導体基板に複数の半導体記憶素子が行
   と列に配置された半導体記憶装置の製造方法であって、 （ｉ）一導電型の半導体基板上に下部絶縁膜と、耐酸化
   性膜と、上部絶縁膜とを順に形成する工程と、 （ii）前記上部絶縁膜上に、前記列方向に相互に間隔を
   置いて並行する複数の帯状の耐エッチング性マスクを形
   成する工程と、 （iii）前記耐エッチング性マスクに基づいて、前記上
   部絶縁膜と、前記耐酸化性膜と、前記下部絶縁膜とを順
   にエッチングして除去する工程と、 （iv）残存する前記上部絶縁膜、前記耐酸化性膜及び前
   記下部絶縁膜の間に露出する前記半導体基板をエッチン
   グし、相互に間隔を置いて前記列方向に並行する複数の
   帯状で、かつ凸状の半導体層を形成する工程と、 （ｖ）露出する前記凸状の半導体層の側面及び隣り合う
   前記凸状の半導体層の間の半導体基板の表面に絶縁膜を
   形成する工程と、 （vii）前記凸状の半導体層の上面の上方に残存する上
   部絶縁膜と、前記凸状の半導体層の側面に形成された絶
   縁膜と、前記隣り合う凸状の半導体層の間の半導体基板
   の表面に形成された絶縁膜とを除去する工程と、 （viii）前記凸状の半導体層の上面の上方に残存する耐
   酸化性膜をマスクとして露出する前記凸状の半導体層の
   側面及び前記隣り合う凸状の半導体層の間の半導体基板
   の表面に新たな絶縁膜を形成する工程と、 （ix）全面に耐酸化性膜を形成する工程と、 （ｘ）前記耐酸化性膜を異方性エッチングして前記凸状
   の半導体層の両側の側面に前記耐酸化性膜からなる側壁
   絶縁膜を形成する工程と、 （xi）前記側壁絶縁膜及び前記凸状の半導体層の上面の
   上方に残存する耐酸化性膜をマスクとして前記隣り合う
   半導体層の間の半導体基板の表面を選択的に酸化し、前
   記反対導電型領域の中央部領域上を前記列方向に延びる
   帯状の絶縁膜からなる絶縁膜厚膜領域を形成する工程
   と、 （xii）前記側壁絶縁膜及び前記凸状の半導体層の上面
   の上方に残存する耐酸化性膜を除去し、さらに前記絶縁
   膜厚膜領域の絶縁膜を残すように他の露出する前記絶縁
   膜を除去した後、露出する前記半導体層及び半導体基板
   の表面にゲート絶縁膜となる新たな絶縁膜を形成する工
   程と、 （xiii）全面に導電体膜を形成する工程と、 （xiv）前記導電体膜を異方性エッチングして、前記各
   々の凸状の半導体層の両側の側面に、前記絶縁膜厚膜領
   域の端部にかかる第１及び第２の導電性側壁を形成する
   工程と、 （xv）前記第１及び第２の導電性側壁の表面に前記絶縁
   膜厚膜領域の絶縁膜の膜厚よりも薄い膜厚の絶縁膜を形
   成する工程と、 （xvi）全面に導電体膜を形成する工程と、 （xvii）前記導電体膜をパターニングして、前記凸状の
   半導体層と交差して前記行方向に相互に間隔を置いて並
   行する複数の帯状のコントロールゲートを形成する工程
   と、 （xviii）隣り合う前記帯状のコントロールゲートの間
   にある前記第１及び第２の導電性側壁上の絶縁膜と、前
   記第１及び第２の導電性側壁とを順に除去する工程とを
   有することを特徴とする半導体記憶装置の製造方法。
7. 【請求項７】 請求項６の（viii）の工程で形成された
   新たな絶縁膜の膜厚は、請求項６の（xi）の工程で形成
   された絶縁膜厚膜領域の絶縁膜の膜厚よりも薄くなって
   いることを特徴とする請求項６記載の半導体記憶装置の
   製造方法。
8. 【請求項８】 請求項６の（xv）の工程における第１及
   び第２の導電性側壁の表面に形成する絶縁膜は、酸化
   膜、窒化膜及び酸化膜を順に積層した３層の絶縁膜又は
   単層の酸化膜のうち何れか一であることを特徴とする請
   求項６又は７記載の半導体記憶装置の製造方法。
9. 【請求項９】 請求項６の（xvii）の工程である前記複
   数の帯状のコントロールゲートを形成する工程の後に、 前記隣り合うコントロールゲートの間の半導体層に一導
   電型不純物を導入して、前記隣り合うコントロールゲー
   トの間の半導体層に該コントロールゲート下の半導体層
   の一導電型不純物濃度よりも高い一導電型高濃度不純物
   層を介在させる工程を有することを特徴とする請求項６
   乃至８の何れか一に記載の半導体記憶装置の製造方法。
10. 【請求項１０】 請求項６の（xviii）の工程である前
    記第１及び第２の導電性側壁を除去する工程において、
    前記隣り合うコントロールゲートの間の凸状の半導体層
    を除去して、同じ前記列方向に並ぶ、隣り合うコントロ
    ールゲート下の半導体層を相互に分断することを特徴と
    する請求項６乃至８の何れか一に記載の半導体記憶装置
    の製造方法。