JP2002299476A - ２層ゲート構造の不揮発性半導体装置及びその製造方法 - Google Patents
２層ゲート構造の不揮発性半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 フローティングゲートを２層構造にする場合
において、スペーサ部材が逆テーパ形状となることを防
止し、素子特性の劣化を防止する。 【解決手段】 フローティングゲート５の上にｐｏｌｙ
−Ｓｉ層２６を成膜したのち、ｐｏｌｙ−Ｓｉ層２６を
エッチバックすることで、フローティングゲート５の側
壁に、フローティングゲート５に直接接するようにスペ
ーサ部材８を形成する。その後、第２のゲート絶縁膜
６、コントロールゲート７を形成したのち、これらをパ
ターニングする。このように、スペーサ部材８をｐｏｌ
ｙ−Ｓｉで形成すれば逆テーパ形状が発生せず、コント
ロールゲート７をパターニングする際にエッチング残り
が発生しない。このため、エッチング残りによる素子特
性の劣化を防止することが可能となる。
において、スペーサ部材が逆テーパ形状となることを防
止し、素子特性の劣化を防止する。 【解決手段】 フローティングゲート５の上にｐｏｌｙ
−Ｓｉ層２６を成膜したのち、ｐｏｌｙ−Ｓｉ層２６を
エッチバックすることで、フローティングゲート５の側
壁に、フローティングゲート５に直接接するようにスペ
ーサ部材８を形成する。その後、第２のゲート絶縁膜
６、コントロールゲート７を形成したのち、これらをパ
ターニングする。このように、スペーサ部材８をｐｏｌ
ｙ−Ｓｉで形成すれば逆テーパ形状が発生せず、コント
ロールゲート７をパターニングする際にエッチング残り
が発生しない。このため、エッチング残りによる素子特
性の劣化を防止することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、２層ゲート構造を
有する不揮発性半導体装置及びその製造方法に関するも
のである。
有する不揮発性半導体装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】２層ゲート構造の不揮発性半導体装置に
おいては、微細化に伴い、コントロールゲートとフロー
ティングゲートとの間における絶縁膜の薄膜化が必要に
なる。この薄膜化に対する課題として、絶縁膜の絶縁耐
圧の劣化、メモリ性能に関する電荷保持特性やディスタ
ーブ耐性の劣化が挙げられるが、これらの課題を考慮
し、熱酸化膜に代えて窒化膜を含むＯＮＯ膜、ＯＮＯＮ
膜が絶縁膜として一般的に使われてきている。
おいては、微細化に伴い、コントロールゲートとフロー
ティングゲートとの間における絶縁膜の薄膜化が必要に
なる。この薄膜化に対する課題として、絶縁膜の絶縁耐
圧の劣化、メモリ性能に関する電荷保持特性やディスタ
ーブ耐性の劣化が挙げられるが、これらの課題を考慮
し、熱酸化膜に代えて窒化膜を含むＯＮＯ膜、ＯＮＯＮ
膜が絶縁膜として一般的に使われてきている。
【０００３】しかしながら、その一方、ＯＮＯ膜等にお
いても耐圧低下に対する限界があり、微細化が困難にな
ってきている。このため、例えば米国特許第５５７１７
３６号において、フローティングゲートの側壁にスペー
サ部材を形成することで、フローティングゲートの上部
においてはＯＮＯ膜等のコーナー曲率が緩くなるように
し、フローティングゲートの下部においてはＯＮＯ膜等
の実効膜厚が厚くなるようにした構造が提案されてい
る。すなわち、このような構造とすることで、フローテ
ィングゲートのエッジで電界集中が発生しても、その電
界集中を緩和することができるので、ＯＮＯ膜等を薄膜
化しても耐圧劣化を抑制することが可能となるのであ
る。
いても耐圧低下に対する限界があり、微細化が困難にな
ってきている。このため、例えば米国特許第５５７１７
３６号において、フローティングゲートの側壁にスペー
サ部材を形成することで、フローティングゲートの上部
においてはＯＮＯ膜等のコーナー曲率が緩くなるように
し、フローティングゲートの下部においてはＯＮＯ膜等
の実効膜厚が厚くなるようにした構造が提案されてい
る。すなわち、このような構造とすることで、フローテ
ィングゲートのエッジで電界集中が発生しても、その電
界集中を緩和することができるので、ＯＮＯ膜等を薄膜
化しても耐圧劣化を抑制することが可能となるのであ
る。
【０００４】
【発明が解決しようとする課題】２層ゲート構造の不揮
発性半導体装置において、フローティングゲート下の酸
化膜の信頼性向上を図るべく、フローティングゲートを
２層構造で構成し、フローティングゲートの下部の不純
物濃度を低濃度、上部の不純物濃度を高濃度とする構成
を採用することが可能である。
発性半導体装置において、フローティングゲート下の酸
化膜の信頼性向上を図るべく、フローティングゲートを
２層構造で構成し、フローティングゲートの下部の不純
物濃度を低濃度、上部の不純物濃度を高濃度とする構成
を採用することが可能である。
【０００５】しかしながら、フローティングゲートを２
層構造で構成する場合において、上述したように酸化膜
によるスペーサ部材を形成しようとすると、不純物濃度
の相違による酸化速度の違いにより、図９（ａ）に示す
ようにフローティングゲートＪ１の側壁に位置するスペ
ーサ部材Ｊ２が逆テーパ形状になってしまう。このよう
な逆テーパ形状が発生すると、この後のコントロールゲ
ートをパターニングする際に、逆テーパ形状の部分がひ
さしとなって、図９（ｂ）に示すようにエッチング残り
Ｊ３が発生してしまい、素子特性の劣化原因となる。
層構造で構成する場合において、上述したように酸化膜
によるスペーサ部材を形成しようとすると、不純物濃度
の相違による酸化速度の違いにより、図９（ａ）に示す
ようにフローティングゲートＪ１の側壁に位置するスペ
ーサ部材Ｊ２が逆テーパ形状になってしまう。このよう
な逆テーパ形状が発生すると、この後のコントロールゲ
ートをパターニングする際に、逆テーパ形状の部分がひ
さしとなって、図９（ｂ）に示すようにエッチング残り
Ｊ３が発生してしまい、素子特性の劣化原因となる。
【０００６】本発明は上記点に鑑みて、フローティング
ゲートを２層構造にする場合において、スペーサ部材が
逆テーパ形状となることを防止し、素子特性の劣化を防
止することを目的とする。
ゲートを２層構造にする場合において、スペーサ部材が
逆テーパ形状となることを防止し、素子特性の劣化を防
止することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、半導体基板（１）と、
半導体基板の表層部に形成されたソース（２）およびド
レイン（３）と、ソースおよびドレインの間において、
半導体基板の表面に形成された第１のゲート絶縁膜
（４）と、第１のゲート絶縁膜の上に形成されたフロー
ティングゲート（５）と、フローティングゲートの上に
形成された第２のゲート絶縁膜（６）と、第２のゲート
絶縁膜の上に形成されたコントロールゲート（７）とを
有してなる２層ゲート構造の不揮発性半導体装置におい
て、フローティングゲートは、下部が不純物濃度の低い
第１領域（５ａ）を構成していると共に、上部が不純物
濃度の高い第２領域（５ｂ）を構成しており、該フロー
ティングゲートの側壁には、該フローティングゲートに
直接接するようにｐｏｌｙ−Ｓｉからなるスペーサ部材
（８）が配置されていることを特徴としている。
め、請求項１に記載の発明では、半導体基板（１）と、
半導体基板の表層部に形成されたソース（２）およびド
レイン（３）と、ソースおよびドレインの間において、
半導体基板の表面に形成された第１のゲート絶縁膜
（４）と、第１のゲート絶縁膜の上に形成されたフロー
ティングゲート（５）と、フローティングゲートの上に
形成された第２のゲート絶縁膜（６）と、第２のゲート
絶縁膜の上に形成されたコントロールゲート（７）とを
有してなる２層ゲート構造の不揮発性半導体装置におい
て、フローティングゲートは、下部が不純物濃度の低い
第１領域（５ａ）を構成していると共に、上部が不純物
濃度の高い第２領域（５ｂ）を構成しており、該フロー
ティングゲートの側壁には、該フローティングゲートに
直接接するようにｐｏｌｙ−Ｓｉからなるスペーサ部材
（８）が配置されていることを特徴としている。
【０００８】このような構成の不揮発性半導体装置にお
いては、フローティングゲートを２層構造とし、下部に
位置する第１領域の不純物濃度を低くしていることか
ら、第１のゲート絶縁膜がフローティングゲートからの
不純物による影響を受けることを防止できる。このた
め、第１のゲート絶縁膜の信頼性を向上することができ
る。
いては、フローティングゲートを２層構造とし、下部に
位置する第１領域の不純物濃度を低くしていることか
ら、第１のゲート絶縁膜がフローティングゲートからの
不純物による影響を受けることを防止できる。このた
め、第１のゲート絶縁膜の信頼性を向上することができ
る。
【０００９】また、フローティングゲートの側壁にスペ
ーサ部材を形成していることから、フローティングゲー
トの上に形成される第２のゲート絶縁膜の絶縁耐圧の向
上を図ることができ、第２のゲート絶縁膜の薄膜化によ
る書き換え電圧の低電圧化を図ることも可能となる。
ーサ部材を形成していることから、フローティングゲー
トの上に形成される第２のゲート絶縁膜の絶縁耐圧の向
上を図ることができ、第２のゲート絶縁膜の薄膜化によ
る書き換え電圧の低電圧化を図ることも可能となる。
【００１０】請求項２に記載の発明では、フローティン
グゲートの上にｐｏｌｙ−Ｓｉ層（２６）を成膜する工
程と、ｐｏｌｙ−Ｓｉ層をエッチバックすることで、フ
ローティングゲートの側壁に、該フローティングゲート
に直接接するようにスペーサ部材（８）を形成する工程
と、スペーサ部材及びフローティングゲートの上に第２
のゲート絶縁膜を形成する工程と、第２のゲート絶縁膜
の上にコントロールゲートを形成する工程と、コントロ
ールゲート及び第２のゲート絶縁膜をパターニングする
工程とを含んでいることを特徴としている。
グゲートの上にｐｏｌｙ−Ｓｉ層（２６）を成膜する工
程と、ｐｏｌｙ−Ｓｉ層をエッチバックすることで、フ
ローティングゲートの側壁に、該フローティングゲート
に直接接するようにスペーサ部材（８）を形成する工程
と、スペーサ部材及びフローティングゲートの上に第２
のゲート絶縁膜を形成する工程と、第２のゲート絶縁膜
の上にコントロールゲートを形成する工程と、コントロ
ールゲート及び第２のゲート絶縁膜をパターニングする
工程とを含んでいることを特徴としている。
【００１１】このように、スペーサ部材をｐｏｌｙ−Ｓ
ｉで形成していることから逆テーパ形状が発生せず、コ
ントロールゲートをパターニングする際にエッチング残
りが発生しない。このため、エッチング残りによる素子
特性の劣化を防止することが可能となる。
ｉで形成していることから逆テーパ形状が発生せず、コ
ントロールゲートをパターニングする際にエッチング残
りが発生しない。このため、エッチング残りによる素子
特性の劣化を防止することが可能となる。
【００１２】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１３】
【発明の実施の形態】（第１実施形態）図１に、本発明
の一実施形態を適用した２層ゲート構造の不揮発性半導
体装置の上面図を示す。また、図２、図３に、図１のＡ
−Ａ断面図およびＢ−Ｂ断面図を示す。これらの図に基
づいて本実施形態における不揮発性半導体装置の構成に
ついての説明を行う。
の一実施形態を適用した２層ゲート構造の不揮発性半導
体装置の上面図を示す。また、図２、図３に、図１のＡ
−Ａ断面図およびＢ−Ｂ断面図を示す。これらの図に基
づいて本実施形態における不揮発性半導体装置の構成に
ついての説明を行う。
【００１４】図１〜図３に示すように、シリコン基板１
の表層部にはソース２、ドレイン３によって構成される
アクティブ領域が形成されている。そして、シリコン基
板１の表面には第１のゲート酸化膜４が形成され、ソー
ス２とドレイン３との間の上部において、ゲート酸化膜
４の上にはフローティングゲート５、第２のゲート酸化
膜６、コントロールゲート７を有した２層ゲート構造が
形成されている。
の表層部にはソース２、ドレイン３によって構成される
アクティブ領域が形成されている。そして、シリコン基
板１の表面には第１のゲート酸化膜４が形成され、ソー
ス２とドレイン３との間の上部において、ゲート酸化膜
４の上にはフローティングゲート５、第２のゲート酸化
膜６、コントロールゲート７を有した２層ゲート構造が
形成されている。
【００１５】フローティングゲート５は、下部が不純物
濃度の低い第１領域５ａ、上部が不純物濃度の高い第２
領域５ｂで構成され、このフローティングゲート５の側
壁にｐｏｌｙ−Ｓｉからなるスペーサ部材８が直接接す
るように配置された構造となっている。そして、このス
ペーサ部材８を含み、フローティングゲート５、第２の
ゲート酸化膜６およびコントロールゲート７からなる２
層ゲート構造の周囲が酸化膜９で囲まれ、この酸化膜９
を介して２層ゲート構造の側壁に側壁絶縁膜１０が形成
された構成となっている。これらの構成により、２層ゲ
ート構造の不揮発性半導体装置の１メモリセルが構成さ
れている。そして、図１に示すように複数のメモリセル
が規則的に配列され、２層ゲート構造の不揮発性半導体
装置が構成されている。
濃度の低い第１領域５ａ、上部が不純物濃度の高い第２
領域５ｂで構成され、このフローティングゲート５の側
壁にｐｏｌｙ−Ｓｉからなるスペーサ部材８が直接接す
るように配置された構造となっている。そして、このス
ペーサ部材８を含み、フローティングゲート５、第２の
ゲート酸化膜６およびコントロールゲート７からなる２
層ゲート構造の周囲が酸化膜９で囲まれ、この酸化膜９
を介して２層ゲート構造の側壁に側壁絶縁膜１０が形成
された構成となっている。これらの構成により、２層ゲ
ート構造の不揮発性半導体装置の１メモリセルが構成さ
れている。そして、図１に示すように複数のメモリセル
が規則的に配列され、２層ゲート構造の不揮発性半導体
装置が構成されている。
【００１６】なお、ここでは図示していないが、実際に
は、層間絶縁膜を介してソース２、ドレイン３、コント
ロールゲート７それぞれに電気的に接続される各種電極
が形成されて１メモリセルが構成されている。また、各
メモリセルの間はトレンチ１１及びこのトレンチ１１内
を埋め込む酸化膜１２、１３によるＳＴＩ構造によって
素子分離された状態とされている。
は、層間絶縁膜を介してソース２、ドレイン３、コント
ロールゲート７それぞれに電気的に接続される各種電極
が形成されて１メモリセルが構成されている。また、各
メモリセルの間はトレンチ１１及びこのトレンチ１１内
を埋め込む酸化膜１２、１３によるＳＴＩ構造によって
素子分離された状態とされている。
【００１７】このような構成の不揮発性半導体装置にお
いては、フローティングゲート５を２層構造とし、下部
に位置する第１領域５ａの不純物濃度を低くしているこ
とから、第１のゲート絶縁膜４がフローティングゲート
５からの不純物による影響を受けることを防止できる。
このため、第１のゲート絶縁膜４の信頼性を向上するこ
とができる。
いては、フローティングゲート５を２層構造とし、下部
に位置する第１領域５ａの不純物濃度を低くしているこ
とから、第１のゲート絶縁膜４がフローティングゲート
５からの不純物による影響を受けることを防止できる。
このため、第１のゲート絶縁膜４の信頼性を向上するこ
とができる。
【００１８】また、フローティングゲート５の側壁にス
ペーサ部材８を形成していることから、フローティング
ゲート５の上に形成される第２のゲート絶縁膜６の絶縁
耐圧の向上を図ることができ、第２のゲート絶縁膜６の
薄膜化による書き換え電圧の低電圧化を図ることも可能
となる。
ペーサ部材８を形成していることから、フローティング
ゲート５の上に形成される第２のゲート絶縁膜６の絶縁
耐圧の向上を図ることができ、第２のゲート絶縁膜６の
薄膜化による書き換え電圧の低電圧化を図ることも可能
となる。
【００１９】続いて、上記構成の２層ゲート構造の不揮
発性半導体装置の製造工程を図４〜図８に示し、これら
の図に基づいて不揮発性半導体装置の製造方法について
の説明を行う。
発性半導体装置の製造工程を図４〜図８に示し、これら
の図に基づいて不揮発性半導体装置の製造方法について
の説明を行う。
【００２０】〔図４（ａ）に示す工程〕まず、シリコン
基板１を用意したのち、シリコン基板１の主表面の上に
酸化膜２１及び窒化膜２２を積層したマスク材を形成
し、フォトリソグラフィによってマスク材の所望位置を
開口させる。次に、マスク材をマスクとしたエッチング
によりシリコン基板１にトレンチ１１を形成する。続い
て、必要に応じてトレンチ１１内を熱酸化するなどによ
って酸化膜１２を形成したのち、トレンチ１１が埋め込
まれるように酸化膜１３をウェハ上面全面に成膜する。
そして、ＣＭＰ研磨等により、窒化膜２２をストッパー
として酸化膜１３を研磨する。
基板１を用意したのち、シリコン基板１の主表面の上に
酸化膜２１及び窒化膜２２を積層したマスク材を形成
し、フォトリソグラフィによってマスク材の所望位置を
開口させる。次に、マスク材をマスクとしたエッチング
によりシリコン基板１にトレンチ１１を形成する。続い
て、必要に応じてトレンチ１１内を熱酸化するなどによ
って酸化膜１２を形成したのち、トレンチ１１が埋め込
まれるように酸化膜１３をウェハ上面全面に成膜する。
そして、ＣＭＰ研磨等により、窒化膜２２をストッパー
として酸化膜１３を研磨する。
【００２１】〔図４（ｂ）に示す工程〕窒化膜２２をエ
ッチングによって除去したのち、エッチバックによって
マスク材として用いた酸化膜２１を除去し、さらに、熱
酸化等により第１のゲート酸化膜を形成する。
ッチングによって除去したのち、エッチバックによって
マスク材として用いた酸化膜２１を除去し、さらに、熱
酸化等により第１のゲート酸化膜を形成する。
【００２２】〔図５（ａ）、（ｂ）に示す工程〕図５
（ａ）に示すように、ウェハ上面全面に不純物濃度が低
いｐｏｌｙ−Ｓｉ層２３を配置したのち、図５（ｂ）に
示すように、ウェハ上面全面に不純物濃度が高いｐｏｌ
ｙ−Ｓｉ層２４を配置する。
（ａ）に示すように、ウェハ上面全面に不純物濃度が低
いｐｏｌｙ−Ｓｉ層２３を配置したのち、図５（ｂ）に
示すように、ウェハ上面全面に不純物濃度が高いｐｏｌ
ｙ−Ｓｉ層２４を配置する。
【００２３】〔図６（ａ）に示す工程〕ｐｏｌｙ−Ｓｉ
層２４の上にレジスト２５を成膜したのち、フォトリソ
グラフィによってレジスト２５の所望位置を開口させ
る。その後、レジスト２５をマスクとしたエッチングを
施し、ｐｏｌｙ−Ｓｉ層２４、２３をパターニングす
る。これにより、ｐｏｌｙ−Ｓｉ層２３にて不純物濃度
が低い第１領域５ａが形成され、ｐｏｌｙ−Ｓｉ層２４
にて不純物濃度が高い第２領域５ｂが形成される。
層２４の上にレジスト２５を成膜したのち、フォトリソ
グラフィによってレジスト２５の所望位置を開口させ
る。その後、レジスト２５をマスクとしたエッチングを
施し、ｐｏｌｙ−Ｓｉ層２４、２３をパターニングす
る。これにより、ｐｏｌｙ−Ｓｉ層２３にて不純物濃度
が低い第１領域５ａが形成され、ｐｏｌｙ−Ｓｉ層２４
にて不純物濃度が高い第２領域５ｂが形成される。
【００２４】〔図６（ｂ）、図７（ａ）に示す工程〕レ
ジスト２５を除去したのち、図６（ｂ）に示すように、
ウェハ上面全面にｐｏｌｙ−Ｓｉ層２６を成膜する。そ
して、ｐｏｌｙ−Ｓｉ層２６をエッチバックすること
で、図７（ａ）に示すように、ｐｏｌｙ−Ｓｉ層２６に
てスペーサ部材８を形成する。
ジスト２５を除去したのち、図６（ｂ）に示すように、
ウェハ上面全面にｐｏｌｙ−Ｓｉ層２６を成膜する。そ
して、ｐｏｌｙ−Ｓｉ層２６をエッチバックすること
で、図７（ａ）に示すように、ｐｏｌｙ−Ｓｉ層２６に
てスペーサ部材８を形成する。
【００２５】このように、２層構造からなるフローティ
ングゲート５の側壁にｐｏｌｙ−Ｓｉによってスペーサ
部材８を配置しているため、２層構造を構成する第１領
域５ａと第２領域５ｂの不純物濃度が異なっていても、
不純物濃度の相違によって逆テーパ形状が発生すること
はない。
ングゲート５の側壁にｐｏｌｙ−Ｓｉによってスペーサ
部材８を配置しているため、２層構造を構成する第１領
域５ａと第２領域５ｂの不純物濃度が異なっていても、
不純物濃度の相違によって逆テーパ形状が発生すること
はない。
【００２６】〔図７（ｂ）〜図８（ｂ）に示す工程〕図
７（ｂ）に示すように、ＯＮＯ膜等からなる第２のゲー
ト絶縁膜６を成膜したのち、図８（ａ）に示すように、
不純物を注入したｐｏｌｙ−Ｓｉ層からなるコントロー
ルゲート７を成膜する。そして、フォトエッチングを行
うことでコントロールゲート７及び第２のゲート絶縁膜
６をパターニングする。
７（ｂ）に示すように、ＯＮＯ膜等からなる第２のゲー
ト絶縁膜６を成膜したのち、図８（ａ）に示すように、
不純物を注入したｐｏｌｙ−Ｓｉ層からなるコントロー
ルゲート７を成膜する。そして、フォトエッチングを行
うことでコントロールゲート７及び第２のゲート絶縁膜
６をパターニングする。
【００２７】このコントロールゲート７のパターニング
に際し、スペーサ部材８を形成する工程において逆テー
パ形状が発生していると、その部分がひさしとなってエ
ッチング残りが発生し得るが、上述したようにスペーサ
部材８をｐｏｌｙ−Ｓｉで形成していることから逆テー
パ形状が発生せず、エッチング残りの問題も発生しな
い。このため、エッチング残りによる素子特性の劣化を
防止することが可能となる。
に際し、スペーサ部材８を形成する工程において逆テー
パ形状が発生していると、その部分がひさしとなってエ
ッチング残りが発生し得るが、上述したようにスペーサ
部材８をｐｏｌｙ−Ｓｉで形成していることから逆テー
パ形状が発生せず、エッチング残りの問題も発生しな
い。このため、エッチング残りによる素子特性の劣化を
防止することが可能となる。
【００２８】その後、図８（ｂ）に示すように、層間絶
縁膜１４を形成したのち、図示しないがコンタクトホー
ル形成、電極形成等を行うことで図１に示す２層ゲート
構造の不揮発性半導体装置が完成する。
縁膜１４を形成したのち、図示しないがコンタクトホー
ル形成、電極形成等を行うことで図１に示す２層ゲート
構造の不揮発性半導体装置が完成する。
【００２９】以上説明したように、本実施形態において
は、フローティングゲート５の側壁に形成するスペーサ
部材８をｐｏｌｙ−Ｓｉで構成している。このため、第
１のゲート絶縁膜４の信頼性の向上を図ることができる
と共に、第２のゲート絶縁膜６の絶縁耐圧の向上を図る
ことができ、第２のゲート絶縁膜６の薄膜化による書き
換え電圧の低電圧化を図ることも可能となる。さらに、
コントロールゲート７のパターニングの際のエッチング
残りをなくすことができ、素子特性の劣化を防止するこ
とが可能となる。
は、フローティングゲート５の側壁に形成するスペーサ
部材８をｐｏｌｙ−Ｓｉで構成している。このため、第
１のゲート絶縁膜４の信頼性の向上を図ることができる
と共に、第２のゲート絶縁膜６の絶縁耐圧の向上を図る
ことができ、第２のゲート絶縁膜６の薄膜化による書き
換え電圧の低電圧化を図ることも可能となる。さらに、
コントロールゲート７のパターニングの際のエッチング
残りをなくすことができ、素子特性の劣化を防止するこ
とが可能となる。
【図１】本発明の第１実施形態における２層ゲート構造
の不揮発性半導体装置の平面図である。
の不揮発性半導体装置の平面図である。
【図２】図１に示す不揮発性半導体装置のＡ−Ａ断面図
である。
である。
【図３】図１に示す不揮発性半導体装置のＢ−Ｂ断面図
である。
である。
【図４】図１に示す不揮発性半導体装置の製造工程を示
す図である。
す図である。
【図５】図４に続く不揮発性半導体装置の製造工程を示
す図である。
す図である。
【図６】図５に続く不揮発性半導体装置の製造工程を示
す図である。
す図である。
【図７】図６に続く不揮発性半導体装置の製造工程を示
す図である。
す図である。
【図８】図７に続く不揮発性半導体装置の製造工程を示
す図である。
す図である。
【図９】フローティングゲートを２層構造とした場合に
おける不具合を説明するための図である。
おける不具合を説明するための図である。
１…シリコン基板、２…ソース、３…ドレイン、４…第
１のゲート絶縁膜、５…フローティングゲート、５ａ…
第１領域、５ｂ…第２領域、６…第２のゲート絶縁膜、
７…コントロールゲート、８…スペーサ部材、９…酸化
膜、１０…側壁絶縁膜。
１のゲート絶縁膜、５…フローティングゲート、５ａ…
第１領域、５ｂ…第２領域、６…第２のゲート絶縁膜、
７…コントロールゲート、８…スペーサ部材、９…酸化
膜、１０…側壁絶縁膜。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP06 EP23 GA21 NA01 PR06 PR09 PR29 PR40 5F101 BA05 BA07 BA12 BA19 BB05 BD02 BD35 BF03 BH14 BH19
Claims (2)
- 【請求項１】 半導体基板（１）と、 前記半導体基板の表層部に形成されたソース（２）およ
びドレイン（３）と、 前記ソースおよび前記ドレインの間において、前記半導
体基板の表面に形成された第１のゲート絶縁膜（４）
と、 前記第１のゲート絶縁膜の上に形成されたフローティン
グゲート（５）と、 前記フローティングゲートの上に形成された第２のゲー
ト絶縁膜（６）と、 前記第２のゲート絶縁膜の上に形成されたコントロール
ゲート（７）とを有してなる２層ゲート構造の不揮発性
半導体装置において、 前記フローティングゲートは、下部が不純物濃度の低い
第１領域（５ａ）を成すと共に、上部が不純物濃度の高
い第２領域（５ｂ）をなした２層構造を構成しており、
該フローティングゲートの側壁には、該フローティング
ゲートに直接接するようにｐｏｌｙ−Ｓｉからなるスペ
ーサ部材（８）が配置されていることを特徴とする２層
ゲート構造の不揮発性半導体装置。 - 【請求項２】 半導体基板（１）と、 前記半導体基板の表層部に形成されたソース（２）およ
びドレイン（３）と、 前記ソースおよび前記ドレインの間において、前記半導
体基板の表面に形成された第１のゲート絶縁膜（４）
と、 前記第１のゲート絶縁膜の上に形成されたフローティン
グゲート（５）と、 前記フローティングゲートの上に形成された第２のゲー
ト絶縁膜（６）と、 前記第２のゲート絶縁膜の上に形成されたコントロール
ゲート（７）とを有してなる２層ゲート構造の不揮発性
半導体装置の製造方法において、 前記半導体基板上に不純物濃度の低い第１領域（５ａ）
と不純物濃度の高い第２領域（５ｂ）とを順に積層した
のちパターニングすることで、前記第１領域及び前記第
２領域とを有する２層構造で前記フローティングゲート
を形成する工程と、 前記フローティングゲートの上にｐｏｌｙ−Ｓｉ層（２
６）を成膜する工程と、 前記ｐｏｌｙ−Ｓｉ層をエッチバックすることで、前記
フローティングゲートの側壁に、該フローティングゲー
トに直接接するようにスペーサ部材（８）を形成する工
程と、 前記スペーサ部材及び前記フローティングゲートの上に
前記第２のゲート絶縁膜を形成する工程と、 前記第２のゲート絶縁膜の上に前記コントロールゲート
を形成する工程と、 前記コントロールゲート及び前記第２のゲート絶縁膜を
パターニングする工程とを含んでいることを特徴とする
２層ゲート構造の不揮発性半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001101607A JP2002299476A (ja) | 2001-03-30 | 2001-03-30 | ２層ゲート構造の不揮発性半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001101607A JP2002299476A (ja) | 2001-03-30 | 2001-03-30 | ２層ゲート構造の不揮発性半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299476A true JP2002299476A (ja) | 2002-10-11 |
Family
ID=18954894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001101607A Pending JP2002299476A (ja) | 2001-03-30 | 2001-03-30 | ２層ゲート構造の不揮発性半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002299476A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100604871B1 (ko) | 2004-06-17 | 2006-07-31 | 삼성전자주식회사 | 상보형 불휘발성 메모리 소자와 그 동작 방법과 그 제조 방법과 그를 포함하는 논리소자 및 반도체 장치 |
| US7211485B2 (en) | 2003-12-09 | 2007-05-01 | Samsung Electronics Co., Ltd. | Method of fabricating flash memory device and flash memory device fabricated thereby |
-
2001
- 2001-03-30 JP JP2001101607A patent/JP2002299476A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7211485B2 (en) | 2003-12-09 | 2007-05-01 | Samsung Electronics Co., Ltd. | Method of fabricating flash memory device and flash memory device fabricated thereby |
| KR100604871B1 (ko) | 2004-06-17 | 2006-07-31 | 삼성전자주식회사 | 상보형 불휘발성 메모리 소자와 그 동작 방법과 그 제조 방법과 그를 포함하는 논리소자 및 반도체 장치 |
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