JPH09148460A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH09148460A JPH09148460A JP7332633A JP33263395A JPH09148460A JP H09148460 A JPH09148460 A JP H09148460A JP 7332633 A JP7332633 A JP 7332633A JP 33263395 A JP33263395 A JP 33263395A JP H09148460 A JPH09148460 A JP H09148460A
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Abstract
(57)【要約】
【課題】 動作電圧を低減させて消費電力を低減させ、
書込/消去電圧を取り扱う高耐圧トランジスタの耐圧性
能を緩和させて製造コストを低減させる。 【解決手段】 多結晶Si膜24、32で浮遊ゲートが
形成され、ONO膜25及びSiN膜27、31、34
で容量結合絶縁膜が形成され、多結晶Si膜26、35
で制御ゲートが形成されており、開口33及び多結晶S
i膜26によって浮遊ゲートに凹部が形成されている。
このため、浮遊ゲートの平面的な面積が同等程度の構造
に比べて、少なくとも凹部の内側面の面積だけ浮遊ゲー
トと制御ゲートとの対向面積が広く、容量結合比が高
い。
書込/消去電圧を取り扱う高耐圧トランジスタの耐圧性
能を緩和させて製造コストを低減させる。 【解決手段】 多結晶Si膜24、32で浮遊ゲートが
形成され、ONO膜25及びSiN膜27、31、34
で容量結合絶縁膜が形成され、多結晶Si膜26、35
で制御ゲートが形成されており、開口33及び多結晶S
i膜26によって浮遊ゲートに凹部が形成されている。
このため、浮遊ゲートの平面的な面積が同等程度の構造
に比べて、少なくとも凹部の内側面の面積だけ浮遊ゲー
トと制御ゲートとの対向面積が広く、容量結合比が高
い。
Description
【0001】
【発明の属する技術分野】本願の発明は、浮遊ゲート上
に容量結合絶縁膜を介して制御ゲートが積層されている
積層ゲート構造の不揮発性半導体記憶装置及びその製造
方法に関するものである。
に容量結合絶縁膜を介して制御ゲートが積層されている
積層ゲート構造の不揮発性半導体記憶装置及びその製造
方法に関するものである。
【0002】
【従来の技術】図7は、本願の発明の一従来例による不
揮発性半導体記憶装置を示している。この一従来例で
は、Si基板11の表面にSiO2 膜12が選択的に形
成されて素子分離領域が区画されており、SiO2 膜1
2に囲まれている素子活性領域の表面にゲート絶縁膜と
してのSiO2 膜13が形成されている。
揮発性半導体記憶装置を示している。この一従来例で
は、Si基板11の表面にSiO2 膜12が選択的に形
成されて素子分離領域が区画されており、SiO2 膜1
2に囲まれている素子活性領域の表面にゲート絶縁膜と
してのSiO2 膜13が形成されている。
【0003】SiO2 膜12、13上にはSi基板11
上の第1層目の多結晶Si膜14で各メモリセルに対応
する浮遊ゲートが形成されており、多結晶Si膜14等
は容量結合絶縁膜としてのONO膜15で覆われてい
る。Si基板11上の第2層目の多結晶Si膜16がO
NO膜15を介して多結晶Si膜14上に積層されてお
り、この多結晶Si膜16で制御ゲートが形成されてい
る。
上の第1層目の多結晶Si膜14で各メモリセルに対応
する浮遊ゲートが形成されており、多結晶Si膜14等
は容量結合絶縁膜としてのONO膜15で覆われてい
る。Si基板11上の第2層目の多結晶Si膜16がO
NO膜15を介して多結晶Si膜14上に積層されてお
り、この多結晶Si膜16で制御ゲートが形成されてい
る。
【0004】
【発明が解決しようとする課題】ところで、積層ゲート
構造の不揮発性半導体記憶装置では、浮遊ゲートに印加
される電圧Vfgは、制御ゲートに印加される電圧Vと、
Si基板11及び浮遊ゲート間の容量C1 に対する浮遊
ゲート及び制御ゲート間の容量C2 の容量結合比Cr と
で、以下の式によって決定される。 Vfg=〔Cr /(1+Cr )〕V Cr =C2 /C1
構造の不揮発性半導体記憶装置では、浮遊ゲートに印加
される電圧Vfgは、制御ゲートに印加される電圧Vと、
Si基板11及び浮遊ゲート間の容量C1 に対する浮遊
ゲート及び制御ゲート間の容量C2 の容量結合比Cr と
で、以下の式によって決定される。 Vfg=〔Cr /(1+Cr )〕V Cr =C2 /C1
【0005】従って、もし、容量結合比Cr を大きくす
れば、即ち容量C2 を容量C1 に対して大きくすれば、
制御ゲートに印加される電圧Vの多くの部分が浮遊ゲー
トに印加される電圧Vfgになる。この結果、読出時の浮
遊ゲートにおける閾値電圧が一定であれば読出時に制御
ゲートに印加すべき電圧Vを低減させることができ、ま
た、書込/消去特性が一定であれば書込/消去時に制御
ゲートに印加すべき電圧Vを低減させることができて、
消費電力を低減させることができる。
れば、即ち容量C2 を容量C1 に対して大きくすれば、
制御ゲートに印加される電圧Vの多くの部分が浮遊ゲー
トに印加される電圧Vfgになる。この結果、読出時の浮
遊ゲートにおける閾値電圧が一定であれば読出時に制御
ゲートに印加すべき電圧Vを低減させることができ、ま
た、書込/消去特性が一定であれば書込/消去時に制御
ゲートに印加すべき電圧Vを低減させることができて、
消費電力を低減させることができる。
【0006】また、書込/消去時には制御ゲートに高電
圧を印加する必要があり、この書込/消去電圧を取り扱
う高耐圧トランジスタを周辺回路に設ける必要がある
が、上述の様に容量結合比Cr を大きくして、書込/消
去電圧を低減させることができれば、高耐圧トランジス
タの耐圧性能を緩和させて製造コストを低減させること
ができる。
圧を印加する必要があり、この書込/消去電圧を取り扱
う高耐圧トランジスタを周辺回路に設ける必要がある
が、上述の様に容量結合比Cr を大きくして、書込/消
去電圧を低減させることができれば、高耐圧トランジス
タの耐圧性能を緩和させて製造コストを低減させること
ができる。
【0007】しかし、図7に示した一従来例では、容量
結合比Cr を大きくするためには、SiO2 膜13の面
積を一定のままにして多結晶Si膜14の面積を大きく
する必要がある。しかし、浮遊ゲートである多結晶Si
膜14の面積を大きくすると、メモリセル面積も大きく
なってしまう。従って、図7に示した一従来例では、メ
モリセル面積を大きくすることなく、消費電力及び製造
コストを低減させることが困難であった。
結合比Cr を大きくするためには、SiO2 膜13の面
積を一定のままにして多結晶Si膜14の面積を大きく
する必要がある。しかし、浮遊ゲートである多結晶Si
膜14の面積を大きくすると、メモリセル面積も大きく
なってしまう。従って、図7に示した一従来例では、メ
モリセル面積を大きくすることなく、消費電力及び製造
コストを低減させることが困難であった。
【0008】
【課題を解決するための手段】請求項1の不揮発性半導
体記憶装置は、浮遊ゲート上に容量結合絶縁膜を介して
制御ゲートが積層されている不揮発性半導体記憶装置に
おいて、前記浮遊ゲートに凹部が設けられており、前記
容量結合絶縁膜及び前記制御ゲートが前記凹部内へ入り
込んでいることを特徴としている。
体記憶装置は、浮遊ゲート上に容量結合絶縁膜を介して
制御ゲートが積層されている不揮発性半導体記憶装置に
おいて、前記浮遊ゲートに凹部が設けられており、前記
容量結合絶縁膜及び前記制御ゲートが前記凹部内へ入り
込んでいることを特徴としている。
【0009】請求項2の不揮発性半導体記憶装置の製造
方法は、浮遊ゲート上に容量結合絶縁膜を介して制御ゲ
ートが積層されている不揮発性半導体記憶装置の製造方
法において、半導体基板上に第1の導電膜、第1の絶縁
膜、第2の導電膜及び第2の絶縁膜を順次に積層させる
工程と、前記第2の絶縁膜、第2の導電膜及び第1の絶
縁膜をパターニングして凸部を形成する工程と、パター
ニングした前記第2の導電膜の側面を第3の絶縁膜で覆
う工程と、前記第2の導電膜の側面を前記第3の絶縁膜
で覆った後に第3の導電膜を堆積させる工程と、前記第
3及び第1の導電膜を前記浮遊ゲートのパターンに加工
すると共に、前記第2の絶縁膜上の前記第3の導電膜に
前記第2の絶縁膜に達する開口を形成する工程と、前記
第1及び第3の導電膜並びに前記開口内における前記第
2の絶縁膜を第4の絶縁膜で覆う工程と、前記開口の底
面における前記第4及び第2の絶縁膜を除去して前記第
2の導電膜を露出させる工程と、露出した前記第2の導
電膜及び前記第4の絶縁膜を第4の導電膜で覆う工程と
を具備することを特徴としている。
方法は、浮遊ゲート上に容量結合絶縁膜を介して制御ゲ
ートが積層されている不揮発性半導体記憶装置の製造方
法において、半導体基板上に第1の導電膜、第1の絶縁
膜、第2の導電膜及び第2の絶縁膜を順次に積層させる
工程と、前記第2の絶縁膜、第2の導電膜及び第1の絶
縁膜をパターニングして凸部を形成する工程と、パター
ニングした前記第2の導電膜の側面を第3の絶縁膜で覆
う工程と、前記第2の導電膜の側面を前記第3の絶縁膜
で覆った後に第3の導電膜を堆積させる工程と、前記第
3及び第1の導電膜を前記浮遊ゲートのパターンに加工
すると共に、前記第2の絶縁膜上の前記第3の導電膜に
前記第2の絶縁膜に達する開口を形成する工程と、前記
第1及び第3の導電膜並びに前記開口内における前記第
2の絶縁膜を第4の絶縁膜で覆う工程と、前記開口の底
面における前記第4及び第2の絶縁膜を除去して前記第
2の導電膜を露出させる工程と、露出した前記第2の導
電膜及び前記第4の絶縁膜を第4の導電膜で覆う工程と
を具備することを特徴としている。
【0010】請求項3の不揮発性半導体記憶装置の製造
方法は、浮遊ゲート上に容量結合絶縁膜を介して制御ゲ
ートが積層されている不揮発性半導体記憶装置の製造方
法において、半導体基板上に第1の導電膜とパッド層と
を順次に積層させる工程と、前記パッド層をパターニン
グして凸部を形成する工程と、パターニングした前記パ
ッド層及び前記第1の導電膜を第2の導電膜で覆う工程
と、前記第2及び第1の導電膜を前記浮遊ゲートのパタ
ーンに加工すると共に、前記パッド層上の前記第2の導
電膜に前記パッド層に達する開口を形成する工程と、前
記開口から露出している前記パッド層を除去する工程
と、前記パッド層を除去した後に前記第1及び第2の導
電膜を絶縁膜で覆う工程と、前記絶縁膜を第3の導電膜
で覆う工程とを具備することを特徴としている。
方法は、浮遊ゲート上に容量結合絶縁膜を介して制御ゲ
ートが積層されている不揮発性半導体記憶装置の製造方
法において、半導体基板上に第1の導電膜とパッド層と
を順次に積層させる工程と、前記パッド層をパターニン
グして凸部を形成する工程と、パターニングした前記パ
ッド層及び前記第1の導電膜を第2の導電膜で覆う工程
と、前記第2及び第1の導電膜を前記浮遊ゲートのパタ
ーンに加工すると共に、前記パッド層上の前記第2の導
電膜に前記パッド層に達する開口を形成する工程と、前
記開口から露出している前記パッド層を除去する工程
と、前記パッド層を除去した後に前記第1及び第2の導
電膜を絶縁膜で覆う工程と、前記絶縁膜を第3の導電膜
で覆う工程とを具備することを特徴としている。
【0011】請求項1の不揮発性半導体記憶装置では、
浮遊ゲートに設けられている凹部に容量結合絶縁膜及び
制御ゲートが入り込んでいるので、浮遊ゲートの平面的
な面積が同等程度の構造に比べて、少なくとも凹部の内
側面の面積だけ浮遊ゲートと制御ゲートとの対向面積が
広く、半導体基板及び浮遊ゲート間の容量に対する浮遊
ゲート及び制御ゲート間の容量の容量結合比が高い。
浮遊ゲートに設けられている凹部に容量結合絶縁膜及び
制御ゲートが入り込んでいるので、浮遊ゲートの平面的
な面積が同等程度の構造に比べて、少なくとも凹部の内
側面の面積だけ浮遊ゲートと制御ゲートとの対向面積が
広く、半導体基板及び浮遊ゲート間の容量に対する浮遊
ゲート及び制御ゲート間の容量の容量結合比が高い。
【0012】請求項2の不揮発性半導体記憶装置の製造
方法では、第1及び第3の導電膜で浮遊ゲートが形成さ
れ、第1〜第4の絶縁膜で容量結合絶縁膜が形成され、
第2及び第4の導電膜で制御ゲートが形成されるので、
第3の導電膜における開口及び第2の導電膜によって浮
遊ゲートに凹部が形成される。
方法では、第1及び第3の導電膜で浮遊ゲートが形成さ
れ、第1〜第4の絶縁膜で容量結合絶縁膜が形成され、
第2及び第4の導電膜で制御ゲートが形成されるので、
第3の導電膜における開口及び第2の導電膜によって浮
遊ゲートに凹部が形成される。
【0013】このため、浮遊ゲートの平面的な面積が同
等程度の場合に比べて、少なくとも凹部の内側面の面積
だけ浮遊ゲートと制御ゲートとの対向面積を広くして、
半導体基板及び浮遊ゲート間の容量に対する浮遊ゲート
及び制御ゲート間の容量の容量結合比を高くすることが
できる。
等程度の場合に比べて、少なくとも凹部の内側面の面積
だけ浮遊ゲートと制御ゲートとの対向面積を広くして、
半導体基板及び浮遊ゲート間の容量に対する浮遊ゲート
及び制御ゲート間の容量の容量結合比を高くすることが
できる。
【0014】請求項3の不揮発性半導体記憶装置の製造
方法では、第1及び第2の導電膜で浮遊ゲートが形成さ
れ、パッド層を除去した後に第1及び第2の導電膜を覆
う絶縁膜で容量結合絶縁膜が形成され、第3の導電膜で
制御ゲートが形成されるので、第2の導電膜における開
口及びパッド層を除去した部分によって浮遊ゲートに凹
部が形成される。
方法では、第1及び第2の導電膜で浮遊ゲートが形成さ
れ、パッド層を除去した後に第1及び第2の導電膜を覆
う絶縁膜で容量結合絶縁膜が形成され、第3の導電膜で
制御ゲートが形成されるので、第2の導電膜における開
口及びパッド層を除去した部分によって浮遊ゲートに凹
部が形成される。
【0015】このため、浮遊ゲートの平面的な面積が同
等程度の場合に比べて、少なくとも凹部の内側面の面積
だけ浮遊ゲートと制御ゲートとの対向面積を広くして、
半導体基板及び浮遊ゲート間の容量に対する浮遊ゲート
及び制御ゲート間の容量の容量結合比を高くすることが
できる。
等程度の場合に比べて、少なくとも凹部の内側面の面積
だけ浮遊ゲートと制御ゲートとの対向面積を広くして、
半導体基板及び浮遊ゲート間の容量に対する浮遊ゲート
及び制御ゲート間の容量の容量結合比を高くすることが
できる。
【0016】
【発明の実施の形態】以下、本願の発明の第1及び第2
具体例を、図1〜6を参照しながら説明する。図1が、
第1具体例の不揮発性半導体記憶装置を示しており、図
2、3が、その製造方法を示している。この第1具体例
を製造するためには、図2(a)に示す様に、Si基板
21の表面にLOCOS法でSiO2 膜22を選択的に
形成して素子分離領域を区画し、SiO2 膜22に囲ま
れている素子活性領域の表面にゲート絶縁膜としてのS
iO2 膜23を形成する。
具体例を、図1〜6を参照しながら説明する。図1が、
第1具体例の不揮発性半導体記憶装置を示しており、図
2、3が、その製造方法を示している。この第1具体例
を製造するためには、図2(a)に示す様に、Si基板
21の表面にLOCOS法でSiO2 膜22を選択的に
形成して素子分離領域を区画し、SiO2 膜22に囲ま
れている素子活性領域の表面にゲート絶縁膜としてのS
iO2 膜23を形成する。
【0017】次に、図2(b)に示す様に、SiO2 膜
22、23上にSi基板21上の第1層目の多結晶Si
膜24、ONO膜25、Si基板21上の第2層目の多
結晶Si膜26及びSiN膜27を順次に積層させる。
その後、図2(c)に示す様に、パターニングしたレジ
スト(図示せず)をマスクにしたエッチングで、ONO
膜25、多結晶Si膜26及びSiN膜27から成る凸
部を各メモリセル毎に形成する。
22、23上にSi基板21上の第1層目の多結晶Si
膜24、ONO膜25、Si基板21上の第2層目の多
結晶Si膜26及びSiN膜27を順次に積層させる。
その後、図2(c)に示す様に、パターニングしたレジ
スト(図示せず)をマスクにしたエッチングで、ONO
膜25、多結晶Si膜26及びSiN膜27から成る凸
部を各メモリセル毎に形成する。
【0018】次に、図2(d)に示す様に、全面に堆積
させたSiN膜31をエッチバックし、ONO膜25、
多結晶Si膜26及びSiN膜27の側面にSiN膜3
1から成る側壁を形成する。その後、図3(a)に示す
様に、Si基板21上の第3層目の多結晶Si膜32を
堆積させる。
させたSiN膜31をエッチバックし、ONO膜25、
多結晶Si膜26及びSiN膜27の側面にSiN膜3
1から成る側壁を形成する。その後、図3(a)に示す
様に、Si基板21上の第3層目の多結晶Si膜32を
堆積させる。
【0019】次に、図3(b)に示す様に、パターニン
グしたレジスト(図示せず)をマスクにしたエッチング
で、多結晶Si膜32、24を浮遊ゲートのパターンに
加工すると共に、SiN膜27上の多結晶Si膜32に
SiN膜27に達する開口33を形成する。その後、図
3(c)に示す様に、SiN膜34を堆積させる。
グしたレジスト(図示せず)をマスクにしたエッチング
で、多結晶Si膜32、24を浮遊ゲートのパターンに
加工すると共に、SiN膜27上の多結晶Si膜32に
SiN膜27に達する開口33を形成する。その後、図
3(c)に示す様に、SiN膜34を堆積させる。
【0020】次に、図3(d)に示す様に、パターニン
グしたレジスト(図示せず)をマスクにしたエッチング
で、開口33の底面におけるSiN膜34、27を除去
して、多結晶Si膜26を露出させる。その後、図1に
示す様に、Si基板21上の第4層目の多結晶Si膜3
5を堆積させ、この多結晶Si膜35をワード線つまり
制御ゲートのパターンに加工する。
グしたレジスト(図示せず)をマスクにしたエッチング
で、開口33の底面におけるSiN膜34、27を除去
して、多結晶Si膜26を露出させる。その後、図1に
示す様に、Si基板21上の第4層目の多結晶Si膜3
5を堆積させ、この多結晶Si膜35をワード線つまり
制御ゲートのパターンに加工する。
【0021】以上の様にして製造した第1具体例では、
多結晶Si膜24、32で浮遊ゲートが形成され、ON
O膜25及びSiN膜27、31、34で容量結合絶縁
膜が形成され、多結晶Si膜26、35で制御ゲートが
形成されている。このため、この第1具体例を示してい
る図1と一従来例を示している図7との比較からも明ら
かな様に、浮遊ゲートの平面的な面積が同等程度でも、
浮遊ゲートと制御ゲートとの対向面積はこの第1具体例
の方が広い。
多結晶Si膜24、32で浮遊ゲートが形成され、ON
O膜25及びSiN膜27、31、34で容量結合絶縁
膜が形成され、多結晶Si膜26、35で制御ゲートが
形成されている。このため、この第1具体例を示してい
る図1と一従来例を示している図7との比較からも明ら
かな様に、浮遊ゲートの平面的な面積が同等程度でも、
浮遊ゲートと制御ゲートとの対向面積はこの第1具体例
の方が広い。
【0022】図4が、第2具体例の不揮発性半導体記憶
装置を示しており、図5、6が、その製造方法を示して
いる。この第2具体例を製造するためには、図5(a)
に示す様に、Si基板41の表面にLOCOS法でSi
O2 膜42を選択的に形成して素子分離領域を区画し、
SiO2 膜42に囲まれている素子活性領域の表面にゲ
ート絶縁膜としてのSiO2 膜43を形成する。
装置を示しており、図5、6が、その製造方法を示して
いる。この第2具体例を製造するためには、図5(a)
に示す様に、Si基板41の表面にLOCOS法でSi
O2 膜42を選択的に形成して素子分離領域を区画し、
SiO2 膜42に囲まれている素子活性領域の表面にゲ
ート絶縁膜としてのSiO2 膜43を形成する。
【0023】次に、図5(b)に示す様に、SiO2 膜
42、43上にSi基板41上の第1層目の多結晶Si
膜44及びSiO2 膜45を順次に積層させる。その
後、図5(c)に示す様に、パターニングしたレジスト
(図示せず)をマスクにしたエッチングで、SiO2 膜
45から成る凸部を各メモリセル毎に形成する。
42、43上にSi基板41上の第1層目の多結晶Si
膜44及びSiO2 膜45を順次に積層させる。その
後、図5(c)に示す様に、パターニングしたレジスト
(図示せず)をマスクにしたエッチングで、SiO2 膜
45から成る凸部を各メモリセル毎に形成する。
【0024】次に、図5(d)に示す様に、Si基板4
1上の第2層目の多結晶Si膜46を堆積させる。その
後、図6(a)に示す様に、パターニングしたレジスト
(図示せず)をマスクにしたエッチングで、多結晶Si
膜46、44を浮遊ゲートのパターンに加工すると共
に、SiO2 膜45上の多結晶Si膜46にSiO2 膜
45に達する開口47を形成する。
1上の第2層目の多結晶Si膜46を堆積させる。その
後、図6(a)に示す様に、パターニングしたレジスト
(図示せず)をマスクにしたエッチングで、多結晶Si
膜46、44を浮遊ゲートのパターンに加工すると共
に、SiO2 膜45上の多結晶Si膜46にSiO2 膜
45に達する開口47を形成する。
【0025】次に、図6(b)に示す様に、開口47か
ら露出しているSiO2 膜45をウエットエッチングで
除去し、図6(c)に示す様に、SiN膜51を堆積さ
せる。その後、図4に示す様に、Si基板41上の第3
層目の多結晶Si膜52を堆積させ、この多結晶Si膜
52をワード線つまり制御ゲートのパターンに加工す
る。
ら露出しているSiO2 膜45をウエットエッチングで
除去し、図6(c)に示す様に、SiN膜51を堆積さ
せる。その後、図4に示す様に、Si基板41上の第3
層目の多結晶Si膜52を堆積させ、この多結晶Si膜
52をワード線つまり制御ゲートのパターンに加工す
る。
【0026】以上の様にして製造した第2具体例では、
多結晶Si膜44、46で浮遊ゲートが形成され、Si
N膜51で容量結合絶縁膜が形成され、多結晶Si膜5
2で制御ゲートが形成されている。このため、この第2
具体例を示している図4と一従来例を示している図7と
の比較からも明らかな様に、浮遊ゲートの平面的な面積
が同等程度でも、浮遊ゲートと制御ゲートとの対向面積
はこの第2具体例の方が広い。
多結晶Si膜44、46で浮遊ゲートが形成され、Si
N膜51で容量結合絶縁膜が形成され、多結晶Si膜5
2で制御ゲートが形成されている。このため、この第2
具体例を示している図4と一従来例を示している図7と
の比較からも明らかな様に、浮遊ゲートの平面的な面積
が同等程度でも、浮遊ゲートと制御ゲートとの対向面積
はこの第2具体例の方が広い。
【0027】なお、以上の第2具体例では、多結晶Si
膜44上にSiO2 膜45を積層させているが、図6
(b)の工程でこのSiO2 膜45を除去するためのウ
エットエッチングに際して、多結晶Si膜44、46と
の間で所定以上のエッチング選択比を確保することがで
きれば、SiO2 膜以外の膜をSiO2 膜45の代わり
に用いてもよい。
膜44上にSiO2 膜45を積層させているが、図6
(b)の工程でこのSiO2 膜45を除去するためのウ
エットエッチングに際して、多結晶Si膜44、46と
の間で所定以上のエッチング選択比を確保することがで
きれば、SiO2 膜以外の膜をSiO2 膜45の代わり
に用いてもよい。
【0028】
【発明の効果】請求項1の不揮発性半導体記憶装置で
は、浮遊ゲートの平面的な面積が同等程度の構造に比べ
て浮遊ゲートと制御ゲートとの対向面積が広く、半導体
基板及び浮遊ゲート間の容量に対する浮遊ゲート及び制
御ゲート間の容量の容量結合比が高いので、書込/消去
及び読出時における動作電圧を低減させることができて
消費電力を低減させることができ、また、書込/消去電
圧を取り扱う高耐圧トランジスタの耐圧性能を緩和させ
て製造コストを低減させることができる。
は、浮遊ゲートの平面的な面積が同等程度の構造に比べ
て浮遊ゲートと制御ゲートとの対向面積が広く、半導体
基板及び浮遊ゲート間の容量に対する浮遊ゲート及び制
御ゲート間の容量の容量結合比が高いので、書込/消去
及び読出時における動作電圧を低減させることができて
消費電力を低減させることができ、また、書込/消去電
圧を取り扱う高耐圧トランジスタの耐圧性能を緩和させ
て製造コストを低減させることができる。
【0029】請求項2、3の不揮発性半導体記憶装置の
製造方法では、浮遊ゲートの平面的な面積が同等程度の
場合に比べて、少なくとも凹部の内側面の面積だけ浮遊
ゲートと制御ゲートとの対向面積を広くして、半導体基
板及び浮遊ゲート間の容量に対する浮遊ゲート及び制御
ゲート間の容量の容量結合比を高くすることができるの
で、消費電力が少なく且つ製造コストが低い不揮発性半
導体記憶装置を提供することができる。
製造方法では、浮遊ゲートの平面的な面積が同等程度の
場合に比べて、少なくとも凹部の内側面の面積だけ浮遊
ゲートと制御ゲートとの対向面積を広くして、半導体基
板及び浮遊ゲート間の容量に対する浮遊ゲート及び制御
ゲート間の容量の容量結合比を高くすることができるの
で、消費電力が少なく且つ製造コストが低い不揮発性半
導体記憶装置を提供することができる。
【図1】本願の発明の第1具体例の側断面図である。
【図2】第1具体例の前半の製造工程を順次に示す側断
面図である。
面図である。
【図3】第1具体例の後半の製造工程を順次に示す側断
面図である。
面図である。
【図4】本願の発明の第2具体例の側断面図である。
【図5】第2具体例の前半の製造工程を順次に示す側断
面図である。
面図である。
【図6】第2具体例の後半の製造工程を順次に示す側断
面図である。
面図である。
【図7】本願の発明の一従来例の側断面図である。
21 Si基板 24 多結晶Si膜 25 ONO膜 26 多結晶Si膜 27 SiN膜 31 SiN膜 32 多結晶Si膜 33 開口 34 SiN膜 35 多結晶Si膜 41 Si基板 44 多結晶Si膜 45 SiO2 膜 46 多結晶Si膜 47 開口 51 SiN膜 52 多結晶Si膜
Claims (3)
- 【請求項1】 浮遊ゲート上に容量結合絶縁膜を介して
制御ゲートが積層されている不揮発性半導体記憶装置に
おいて、 前記浮遊ゲートに凹部が設けられており、 前記容量結合絶縁膜及び前記制御ゲートが前記凹部内へ
入り込んでいることを特徴とする不揮発性半導体記憶装
置。 - 【請求項2】 浮遊ゲート上に容量結合絶縁膜を介して
制御ゲートが積層されている不揮発性半導体記憶装置の
製造方法において、 半導体基板上に第1の導電膜、第1の絶縁膜、第2の導
電膜及び第2の絶縁膜を順次に積層させる工程と、 前記第2の絶縁膜、第2の導電膜及び第1の絶縁膜をパ
ターニングして凸部を形成する工程と、 パターニングした前記第2の導電膜の側面を第3の絶縁
膜で覆う工程と、 前記第2の導電膜の側面を前記第3の絶縁膜で覆った後
に第3の導電膜を堆積させる工程と、 前記第3及び第1の導電膜を前記浮遊ゲートのパターン
に加工すると共に、前記第2の絶縁膜上の前記第3の導
電膜に前記第2の絶縁膜に達する開口を形成する工程
と、 前記第1及び第3の導電膜並びに前記開口内における前
記第2の絶縁膜を第4の絶縁膜で覆う工程と、 前記開口の底面における前記第4及び第2の絶縁膜を除
去して前記第2の導電膜を露出させる工程と、 露出した前記第2の導電膜及び前記第4の絶縁膜を第4
の導電膜で覆う工程とを具備することを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項3】 浮遊ゲート上に容量結合絶縁膜を介して
制御ゲートが積層されている不揮発性半導体記憶装置の
製造方法において、 半導体基板上に第1の導電膜とパッド層とを順次に積層
させる工程と、 前記パッド層をパターニングして凸部を形成する工程
と、 パターニングした前記パッド層及び前記第1の導電膜を
第2の導電膜で覆う工程と、 前記第2及び第1の導電膜を前記浮遊ゲートのパターン
に加工すると共に、前記パッド層上の前記第2の導電膜
に前記パッド層に達する開口を形成する工程と、 前記開口から露出している前記パッド層を除去する工程
と、 前記パッド層を除去した後に前記第1及び第2の導電膜
を絶縁膜で覆う工程と、 前記絶縁膜を第3の導電膜で覆う工程とを具備すること
を特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7332633A JPH09148460A (ja) | 1995-11-28 | 1995-11-28 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7332633A JPH09148460A (ja) | 1995-11-28 | 1995-11-28 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09148460A true JPH09148460A (ja) | 1997-06-06 |
Family
ID=18257142
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7332633A Pending JPH09148460A (ja) | 1995-11-28 | 1995-11-28 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09148460A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6372617B1 (en) | 1997-12-17 | 2002-04-16 | Nec Corporation | Method of manufacturing non-volatile memory |
JP2008513999A (ja) * | 2004-09-17 | 2008-05-01 | フリースケール セミコンダクター インコーポレイテッド | フローティングゲートメモリセルの書き込み及び消去構造、及び同構造を形成する方法 |
-
1995
- 1995-11-28 JP JP7332633A patent/JPH09148460A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6372617B1 (en) | 1997-12-17 | 2002-04-16 | Nec Corporation | Method of manufacturing non-volatile memory |
JP2008513999A (ja) * | 2004-09-17 | 2008-05-01 | フリースケール セミコンダクター インコーポレイテッド | フローティングゲートメモリセルの書き込み及び消去構造、及び同構造を形成する方法 |
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