CN100492646C - 包括柱子图形的闪速存储器件及其制造方法 - Google Patents

包括柱子图形的闪速存储器件及其制造方法 Download PDF

Info

Publication number
CN100492646C
CN100492646C CNB200510135826XA CN200510135826A CN100492646C CN 100492646 C CN100492646 C CN 100492646C CN B200510135826X A CNB200510135826X A CN B200510135826XA CN 200510135826 A CN200510135826 A CN 200510135826A CN 100492646 C CN100492646 C CN 100492646C
Authority
CN
China
Prior art keywords
floating grid
grid
active region
pillar
separator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB200510135826XA
Other languages
English (en)
Other versions
CN1819212A (zh
Inventor
金东赞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1819212A publication Critical patent/CN1819212A/zh
Application granted granted Critical
Publication of CN100492646C publication Critical patent/CN100492646C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供了一种闪速存储器件，它包括：柱子图形，形成在选择的浮置栅对之间；以及控制栅延伸，进入选择的浮置栅对之间。本发明还提供了制造该闪速存储器件的方法。

Description

包括柱子图形的闪速存储器件及其制造方法
技术领域
本发明涉及半导体存储器件及其制造方法，本发明更特别地涉及闪速存储器件及其制造方法。
要求2004年12月23日提交的第2004-111398号韩国专利申请的优先权，在此引用该专利申请的全部内容供参考。
背景技术
通常，可以将存储数据的半导体存储器件划分为易失性存储器件或者非易失性存储器件。在不对易失性存储器件供电时，该器件将丢失它所存储的数据，而在不对非易失性存储器件供电时，该器件仍保持它所存储的器件。因此，在移动通信系统、存储卡等上广泛采用非易失性存储器件，例如，闪速存储器件。
闪速存储器件包括用于存储数据的单元晶体管以及用于驱动该单元晶体管的驱动电路。在半导体衬底的单元区内形成单元晶体管，而在半导体衬底的外围电路区内形成驱动电路。通常，在半导体衬底的单元区上形成几百万个(或者更多)的单元晶体管。根据其单元阵列的结构，可以将闪速存储器件划分为NOR闪速存储器件或者NAND闪速存储器件。NOR闪速存储器件的单元阵列结构允许对单元晶体管进行随机存取。利用该器件的单元区上的单元晶体管串(string)确定NAND闪速存储器件的单元阵列结构。每个串由偶数个以一行激活区方式排列连接的单元晶体管构成。例如，每个串可以由32个单元晶体管构成。
图1是传统NAND闪速存储器件的剖视图，其中该剖面垂直于字线。
参考图1，在半导体衬底1的预定区域上形成隔离层7。隔离层7限定(即，分离)第一激活区1A和第二激活区1B，它们互相平行。形成控制栅极13，以穿过第一激活区1A和第二激活区1B。控制栅极13用作字线。
浮置栅10A和10B分别设置在控制栅极13与激活区1A和1B之间。即，第一浮置栅10A设置在控制栅极13与第一激活区1A之间，而第二浮置栅10B设置在控制栅极13与第二激活区1B之间。利用栅间介质层11使浮置栅10A和10B与控制栅极13绝缘。此外，利用隧道介质层3使浮置栅10A和10B与激活区1A和1B绝缘。此外，控制栅极13具有插在浮置栅10A和10B之间的控制栅延伸13A。
在控制栅极13与激活区1A和1B的各交叉点上分别形成单元晶体管CE1和CE2。即，在控制栅极13与第一激活区1A的交叉点上形成第一单元晶体管CE1，而在控制栅极13与第二激活区1B的交叉点上形成第二单元晶体管CE2。
隔离层7的上表面的位置通常高于浮置栅10A和10B的下表面的位置，如图1所示。在这种情况下，在浮置栅10A和10B之间可能形成以隔离层7作为介质层的寄生耦合电容器。例如，在其侧面对着另一个的侧面、而且隔离层7插在它们之间的第一浮置栅10A与第二浮置栅10B之间形成耦合电容器C1，如图1所示。
耦合电容器C1的电容随着浮置栅10A与10B之间的距离的减小而增大。此外，耦合电容器C1的电容随着浮置栅10A与10B之间对着的有效截面积的增大而增大。即，随着NAND闪速存储器件的集成度的提高，浮置栅10A与10B之间的耦合电容(即，浮置栅间耦合电容)增大。在这种情况下，在对第一单元晶体管CE1进行选择性编程时，电子注入第一浮置栅10A，以改变第一浮置栅10A的电位，而且还因为该耦合电容C1，而使与第一浮置栅10A相邻的第二浮置栅10B的电位发生变化。因此，第二单元晶体管CE2的门限电压发生变化。因此，在读操作模式下，包括第二单元晶体管CE2的串可能发生故障。
为了改善耦合电容C1，开发了使控制栅延伸13A延伸到低于浮置栅10A和10B的下表面的程度的各种方法。
Iguchi等人在“Semiconductor device and method of manufacturingthe same”(第2004/0099900 A1号美国专利公开)中公开了一种与浮置栅间耦合电容有关的NAND闪速存储器件及其制造方法。根据Iguchi等人，穿过多个平行激活区形成多个控制栅极，而且浮置栅插在控制栅极与激活区之间。利用隧道介质层使浮置栅与激活区绝缘。每个控制栅极分别具有进入浮置栅之间的绝缘层而且低于激活区的上表面的延伸。
然而，为了形成该延伸，要求执行部分蚀刻要去除的隔离层的处理过程。部分蚀刻隔离层的处理过程包括湿法蚀刻处理过程和干法蚀刻处理过程。在使用湿法蚀刻时，非常难以控制蚀刻深度，因此，该处理过程可能破坏NAND闪速存储器件。例如，在发生过蚀刻时，损坏隧道介质层。干法蚀刻处理过程使用浮置栅作为蚀刻掩模。在采用干法蚀刻时，因为等离子，可能破坏浮置栅和隧道介质层。
发明内容
根据本发明的一个方面，闪速存储器件包括：隔离层，形成在半导体衬底上，而且限定多个平行激活区；多个浮置栅，形成在激活区的上方，而且其宽度大于激活区的宽度；柱子图形(pillar pattern)，其侧壁和下表面被隔离层覆盖，而且位于浮置栅的下表面的下面；以及多个控制栅极，与浮置栅重叠，而且穿过激活区。每个控制栅极分别包括进入浮置栅之间而且位于柱子图形上方的控制栅延伸。
根据本发明的另一个方面，提供了一种NAND闪速存储器件，它包括：隔离层，形成在半导体衬底上，而且限定多个平行激活区；串选择线和地选择线，穿过激活区；多个浮置栅，排列在串选择线与地选择线之间，位于激活区的上方，而且其宽度大于激活区的宽度；柱子图形，其侧壁和下表面被隔离层覆盖，而且位于浮置栅的下表面的下面；以及多个控制栅极，与浮置栅重叠，而且穿过激活区。每个控制栅极分别包括进入浮置栅之间而且形成在柱子图形上方的控制栅延伸。
根据本发明的又一个方面，提供了一种用于制造闪速存储器件的方法，它包括：在半导体衬底上形成多个平行沟槽掩模图形；利用沟槽掩模图形作为蚀刻掩模蚀刻半导体衬底，以形成限定多个平行激活区的沟槽区域；形成隔离层和填充该沟槽区的柱子，其中柱子的侧壁和下表面被隔离层覆盖。该方法进一步包括：去除沟槽掩模图形，以形成露出激活区的凹槽；形成填充该凹槽的绝缘浮置栅图形；选择性地蚀刻柱子，以在浮置栅图形之间形成凹陷(recessed)区域；在具有凹陷区域的半导体衬底上顺序形成栅间介质层和控制栅导电层；以及连续图形化控制栅导电层、栅间介质层以及浮置栅图形，以形成插在控制栅极与激活区之间的浮置栅以及多个穿过该激活区的控制栅极。每个控制栅极分别具有进入浮置栅之间的控制栅延伸。
附图说明
将参照附图说明本发明的典型实施例，在附图中，同样的参考编号表示同样的元件。附图未必按比例示出，而着重于说明本发明的原理。附图包括：
图1是示出传统NAND闪速存储器件的剖视图，其中剖面垂直于字线；
图2是根据本发明典型实施例的NAND闪速存储器件的单元阵列区的各部分的平面图；
图3是图2中的线I-I’表示的图2所示部分NAND闪速存储器件的剖视图，其中该剖面垂直于图2所示箭头I和I’的方向；
图4是图2中的线II-II’表示的图2所示部分NAND闪速存储器件的剖视图，其中该剖面垂直于图2所示箭头II和II’的方向；
图5至8是图2中的线I-I’表示的图2所示部分NAND闪速存储器件的剖视图，该剖视图示出制造根据本发明典型实施例的NAND闪速存储器件的方法中的各步骤，其中该剖面垂直于图2所示箭头I和I’的方向；
图9和10是图2中的线I-I’表示的图2所示部分NAND闪速存储器件的剖视图，该剖视图示出制造根据本发明的一个典型实施例的NAND闪速存储器件的方法中的各步骤，其中该剖面垂直于图2所示箭头I和I’的方向；
图11和12是图2中的线I-I’表示的图2所示部分NAND闪速存储器件的剖视图，该剖视图示出制造根据本发明另一个典型实施例的NAND闪速存储器件的方法中的各步骤，其中该剖面垂直于图2所示箭头I和I’的方向。
具体实施方式
在此，在称某层形成在衬底或者另一层之“上”时，该层可以直接形成在该衬底或者另一层上，或者存在中间层。
图2是根据本发明典型实施例的NAND闪速存储器件的部分单元阵列区的平面图。此外，图3是图2中的线I-I’表示的图2所示部分NAND闪速存储器件的剖视图，其中该剖面垂直于图2所示箭头I和I’的方向。图4是图2中的线II-II’表示的图2所示部分NAND闪速存储器件的剖视图，其中该剖面垂直于图2所示箭头II和II’的方向。
参考图2、3和4，在半导体衬底51上形成沟槽区，以限定(即，分离或者划定)多个平行激活区61。在半导体衬底51的沟槽区上形成隔离层65A。每个激活区61可以是锥形的，其底部的宽度大于顶部的宽度。然而，为了简化说明，在此，假定激活区61分别是矩形，其底部宽度等于顶部宽度。隔离层65A可以是覆盖沟槽区的内壁(即，侧壁或者底部)的隔离层。可以在激活区61与隔离层65A之间形成侧壁氧化物层63。然而，可以省略侧壁氧化物层63。在隔离层65A内形成柱子图形69A。即，隔离层65A可以覆盖柱子图形69A的侧壁和下表面。柱子图形69A的上表面优选形成在激活区61的上表面之下的位置。柱子图形69A优选是对隔离层65A具有蚀刻选择性的绝缘层。
可以形成串选择线SSL和地选择线GSL，以穿过激活区61。可以互相平行形成串选择线SSL和地选择线GSL，如图2所示。
形成多个控制栅极85，以穿过串选择线SSL与地选择线GSL之间的激活区61。此外，多个浮置栅75A插在控制栅极85与激活区61之间。即，沿与控制栅极85平行的行和与激活区61平行的列，以二维方式排列浮置栅75A。利用隧道介质层73，使浮置栅75A与激活区61绝缘。每个浮置栅75A的宽度优选分别大于每个激活区61的宽度。根据本发明的实施例，浮置栅75A可以分别具有矩形剖面，如图3中的剖视图所示。此外，浮置栅75A的上表面可以是平坦的。
栅间介质层83插在浮置栅75A与控制栅极85之间。栅间介质层83还可以存在于控制栅极85与隔离层65A之间。
每个控制栅极85分别包括多个控制栅延伸85A，它进入浮置栅75A之间，而且位于柱子图形69A之上。即，对于每个控制栅极85，控制栅延伸85A位于柱子图形69A之上，连接到控制栅极85，而且进入沿与控制栅极85平行的行排列的浮置栅75A之间。在这种情况下，栅间介质层83可以插在柱子图形69A与控制栅延伸85A之间。
如上所述，在隔离层65A上形成柱子图形69A。柱子图形69A的上表面可以低于浮置栅75A的下表面。控制栅延伸85A的下部区域优选延伸到比浮置栅75A的下表面低的位置。在这种情况下，控制栅延伸85A可以进入浮置栅75A之间，而且延伸到隔离层65A内。因此，即使在相邻浮置栅75A具有不同电位时，控制栅延伸85A仍屏蔽沿平行于控制栅极85的行相邻的浮置栅75A之间的电位差产生的电场。即，控制栅延伸85A可以显著减小浮置栅75A之间的寄生耦合电容。
在激活区61上可以形成杂质区，即，源极与漏极区SD。即，在浮置栅75A之间的激活区61上可以形成源极与漏极区SD。因此，可以在控制栅极85与激活区61的交叉点上形成单元晶体管。
参考图4，串选择线SSL可以包括浮置栅75A和控制栅极85，它们顺序堆叠在一起。隧道介质层73可以插在串选择线SSL与激活区61之间。在这种情况下，隧道介质层73可以用作串选择晶体管的栅介质层。此外，地选择线GSL可以包括浮置栅75A和控制栅极85，它们顺序堆叠在一起。隧道介质层73还可以插在地选择线GSL与激活区61之间。在这种情况下，隧道介质层73可以用作地选择晶体管的栅介质层。
在激活区61上，在与串选择线SSL相邻的区域上，在串选择线SSL相对于地选择线GSL的相对侧上，可以形成位线杂质区D。在激活区61上，在与地选择线GSL相邻的区域上，在地选择线GSL相对于串选择线SSL的相对侧，形成公共源极S。因此，串选择晶体管可以形成在串选择线SSL与激活区61的交叉点上，而地选择晶体管可以形成在地选择线GSL与激活区61的交叉点上。位线杂质区D用作串选择晶体管的漏极区，而公共源极区S用作地选择晶体管的源极区。
图12是根据本发明另一个优选实施例的NAND闪速存储器件的剖视图。图12所示NAND闪速存储器件的典型实施例的结构与图3所示典型实施例的结构类似。图3和图12所示的典型实施例每个分别包括激活区61、隧道介质层73、侧壁氧化物层63、隔离层65A以及柱子图形69A。下面对图12示出的典型实施例所做的简要说明主要涉及该实施例与图3所示典型实施例不同的那些部分。
参考图12，NAND闪速存储器件至少可以包括位于位于每个浮置栅76A的上表面上的浮置栅凹槽77。这样形成多个控制栅极85，以致每个栅极85分别穿过激活区61。在这种情况下，控制栅极85还可以延伸到浮置栅凹槽77。栅间介质层83插在浮置栅76A与控制栅极85之间。此外，栅间介质层83还可以插在浮置栅76A与位于浮置栅凹槽77内的部分控制栅极85之间。浮置栅凹槽77用于增大浮置栅76A与控制栅极85对着的有效面积。即，浮置栅凹槽用于增大浮置栅76A与控制栅极85之间的耦合率。
下面将说明制造根据本发明典型实施例的典型NAND闪速存储器件的方法。
图5至8是图2中的线I-I’表示的图2所示部分NAND闪速存储器件的剖视图，该剖视图示出制造根据本发明的典型实施例的NAND闪速存储器件的方法中的各步骤，其中该剖面垂直于图2所示箭头I和I’的方向。
参考图5，在半导体衬底51上形成沟槽掩模层。可以通过顺序层叠缓冲层、化学机械抛光停止层以及硬掩模层，形成沟槽掩模层。然而，可以跳过形成硬掩模层的处理过程。形成缓冲层，以缓解因为化学机械抛光停止层与半导体衬底51之间的热膨胀系数的不同产生的物理应力。诸如热氧化物材料的氧化硅材料可以形成缓冲层。可以由多晶硅形成化学机械抛光停止层。此外，硬掩模层可以是对化学机械抛光停止层和半导体衬底51具有蚀刻选择性的绝缘层，例如，可以采用化学汽相沉积(CVD)方法，利用氮氧化硅(SiON)形成该绝缘层。硬掩模层可以用于抑制光刻法中的扩散反射，以便有助于形成精细图形。在利用氮氧化硅(SiON)形成硬掩模层，而利用多晶硅形成化学机械抛光停止层时，该硬掩模层还可以用于防止化学机械抛光停止层被热氧化。
连续图形化硬掩模层、化学机械抛光停止层以及缓冲层，以形成多个保留露出半导体衬底51的预定区域的平行沟槽掩模图形58。因此，可以分别形成每个沟槽掩模图形58，以使它包括顺序层叠的缓冲层图形53、化学机械抛光停止层图形55以及硬掩模图形57。在跳过形成硬掩模层的处理过程时，可以分别形成每个沟槽掩模图形58，以使它包括顺序层叠的缓冲层图形53和化学机械抛光停止层图形55。图形化处理过程可以包括在沟槽掩模层上形成光致抗蚀剂图形以及利用光致抗蚀剂图形作为蚀刻掩模，蚀刻沟槽掩模层，以形成多个平行沟槽掩模图形。
参考图6，利用沟槽掩模图形58作为蚀刻掩模，蚀刻半导体衬底51，以形成沟槽区。该沟槽区确定多个平行激活区61。可以在激活区61的侧壁上形成侧壁氧化物层63。可以采用热氧化技术，利用氧化硅形成侧壁氧化物层63。作为一种选择，可以省略侧壁氧化物层63。形成完全覆盖侧壁氧化物层63和沟槽掩模图形58的绝缘层65。即，可以在侧壁氧化物层63上形成绝缘层65，而且形成该绝缘层65，以包围沟槽掩模图形58的上表面和侧壁。如果省略侧壁氧化物层63，则可以形成绝缘层65，以覆盖沟槽区的内壁。可以采用CVD方法或者高密度等离子体CVD(HDPCVD)方法，利用氧化硅形成绝缘层65。
参考图6和7，形成柱子层，以完全填充沟槽区上的剩余开口，并覆盖半导体衬底51的整个表面。优选利用对绝缘层65具有蚀刻选择性的材料形成柱子层。例如，在利用氧化硅形成绝缘层65时，可以采用CVD方法，利用氮化硅(SiN)形成柱子层。
为了形成柱子69和隔离层65A，平面化绝缘层65和柱子层，直到露出化学机械抛光停止层图形55的上表面。在平面化处理过程中，可以应用以化学机械抛光停止层图形55作为停止层的化学机械抛光(CMP)处理过程。因此，在同一个平面上可以顺序露出柱子69、隔离层65A以及化学机械抛光停止层图形55。参考图5、6和7，当沟槽掩模图形58包括硬掩模图形57时，在平面化处理过程中，可以去除硬掩模图形57。
柱子69的下部区域67优选低于激活区61的上表面。
参考图7和8，选择性地去除化学机械抛光停止层图形55，以露出缓冲层图形53。在由多晶硅形成化学机械抛光停止层图形55时，利用多种蚀刻剂或者多个干法蚀刻处理过程，可以去除化学机械抛光停止层图形55。随后，去除缓冲层图形53，以形成露出激活区61的凹槽70。在利用诸如热氧化物材料的氧化硅材料形成缓冲层图形53时，可以利用诸如含有氟代酸(fluoric acid)的湿蚀刻剂的氧化物蚀刻剂，去除缓冲层图形53。此外，在利用氧化硅形成缓冲层图形53和隔离层65A时，各向同性蚀刻隔离层65A，同时去除缓冲层图形53。然而，不蚀刻柱子69，因为它们由对隔离层65A具有蚀刻选择性的诸如氮化硅的材料形成。因此，可以形成凹槽70，以使其宽度大于激活区61的上表面的宽度。此外，可以调整隔离层65A的上表面，以与激活区61的上表面位于同一个水平面上，或者位于比激活区61的上表面低的水平面上。此外，每个柱子69的上部区域可以从隔离层65A的上表面上凸出，而每个柱子69的下部区域可以保留在隔离层65A内。即，隔离层65A可以分别包围每个柱子69的下部区域。
图9和10是图2中的线I-I’表示的图2所示部分NAND闪速存储器件的剖视图，该剖视图示出制造根据本发明典型实施例的NAND闪速存储器件的方法中的各步骤，其中该剖面垂直于图2所示箭头I和I’的方向。
参考图8和9，在激活区61的露出表面上形成隧道介质层73。可以采用热氧化技术，形成隧道介质层73。在具有隧道介质层73的半导体衬底51上形成浮置栅导电层。可以利用掺杂多晶硅形成浮置栅导电层。平面化浮置栅导电层，以露出柱子69的上表面。在平面化处理过程期间可以应用以柱子69作为停止层的CMP处理过程。因此，在凹槽70内可以形成包括平坦上表面的浮置栅图形75，而且浮置栅图形75的宽度可以大于激活区61的上表面的宽度。
参考图9和10，选择性地蚀刻柱子69，以在浮置栅图形75之间形成凹陷区域69R。在利用氮化硅形成柱子69时，采用湿法蚀刻处理过程，利用磷酸(H3PO4)溶液，选择性地去除柱子69。此外，一旦选择性地蚀刻了柱子69，在浮置栅图形75下面的区域上露出隔离层65A。利用对柱子69具有蚀刻选择性的诸如氧化硅的材料形成隔离层65A。在这种情况下，磷酸(H3PO4)溶液对氮化硅的蚀刻率高。即，在选择性地蚀刻柱子69时，柱子69可以防止该蚀刻过程破坏隔离层65A。因此，可以选择性地蚀刻柱子69，以形成柱子图形69A。在这种情况下，柱子图形69A的上表面低于浮置栅图形75的下表面。此外，隔离层65A可以覆盖柱子图形69A的侧壁和下表面。此外，完全去除柱子69。在柱子69被完全去除时，在凹陷区域69R上露出隔离层65A。
现在，还参考图3和4说明形成控制栅极85的方法。
参考图2、3和4，在具有图10所示凹陷区域69R的半导体衬底51上顺序形成栅间介质层83和控制栅导电层。连续图形化控制栅导电层、栅间介质层83以及浮置栅图形75，以形成插在控制栅极85与激活区61之间的浮置栅75A以及多个穿过激活区61的控制栅极85。
可以利用诸如氧化物/氮化物/氧化物(O/N/O)、氧化铝(AL2O3)、氧化铪(HfO2)、HfO2/AL2O3或者氧化硅(SiO2)/HfO2/AL2O3的多层材料形成栅间介质层83，可以利用掺杂多晶硅或者多晶硅化物(polycide)形成控制栅导电层。可以形成栅间介质层83，以覆盖浮置栅图形75的上表面和侧壁。此外，栅间介质层83可以延伸，以覆盖柱子图形69A的上表面。在柱子69被完全去除时，栅间介质层83可以延伸，以覆盖隔离层65A。
在形成控制栅极85的同时，在柱子图形69A上方形成控制栅延伸85A。即，形成控制栅延伸85A以进入位于柱子图形69A的上方的浮置栅75A之间，而且连接到控制栅极85。控制栅延伸85A的下部区域优选延伸到低于浮置栅75A的下表面的水平位置。可以调整柱子图形69A的上表面的高度，以控制控制栅延伸85A的深度。即，当在低于浮置栅75A的下表面的水平位置形成柱子图形69A的上表面时，控制栅延伸85A的下表面可以延伸到低于浮置栅75A的下表面的水平位置。在柱子69被完全去除时，控制栅延伸85A的下部区域可以进一步延伸到隔离层65A内。
可以利用本技术领域内的技术人员众所周知的典型方法，形成穿过激活区61的串选择线SSL和地选择线GSL。即，在形成控制栅极85时，可以形成串选择线SSL和地选择线GSL，或者在形成控制栅极85之前或者之后，形成串选择线SSL和地选择线GSL。此外，例如，可以分别利用顺序层叠的浮置栅75A和控制栅极85形成串选择线SSL和地选择线GSL。可以在串选择线SSL与激活区61之间形成隧道介质层73。在这种情况下，隧道介质层73可以用作串选择晶体管的栅介质层。还可以在地选择线GSL与激活区61之间形成隧道介质层73。在这种情况下，隧道介质层73可以用作地选择晶体管的栅介质层。
利用控制栅极85作为离子注入掩模，使杂质离子注入激活区61内，以形成源极与漏极区SD。在形成源极与漏极区SD时，可以形成位线杂质区D和公共源极区S，如图4所示。
随后，可以利用诸如形成层间绝缘层、形成漏极接触插塞以及形成位线的典型制造方法，制造NAND闪速存储器件。
现在，将附加参考图11和12说明制造根据本发明另一个实施例的NAND闪速存储器件的方法。
图11和12是图2中的线I-I’表示的图2所示部分NAND闪速存储器件的剖视图，该剖视图示出制造根据本发明另一个典型实施例的NAND闪速存储器件的方法中的各步骤，其中该剖面垂直于图2所示箭头I和I’的方向。在执行图11所示的制造步骤之前，利用图5至8所示方法相同的方法，在图11所示半导体衬底51上形成激活区61、隧道介质层73、侧壁氧化物层63、隔离层65A、柱子69以及凹槽70。下面描述的方法步骤主要涉及与上面描述的制造本发明的典型实施例的方法的步骤不同的步骤。
参考图8和11，在包括隧道介质层73的半导体衬底51上形成薄浮置栅导电层76。可以由掺杂多晶硅形成薄浮置栅导电层76。因此，可以在凹槽70的下表面和侧壁上形成薄浮置栅导电层76，因此，可以形成浮置栅凹槽77。
现在，参考图12说明形成图12所示浮置栅76A和控制栅极85的方法。
参考图11和12，平面化薄浮置栅导电层76，以露出柱子69的上表面。在平面化处理过程中，可以应用以柱子69作为停止层的CMP处理过程。因此，可以在凹槽70(图8所示的)内形成包括浮置栅凹槽77的浮置栅图形76A，而且浮置栅图形76A的宽度大于激活区61的上表面的宽度。
因此，利用与参考图2、3、4以及10描述的方法相同的方法，形成柱子图形69A、栅间介质层83、控制栅极85以及控制栅延伸85A。在形成控制栅极85的同时，可以图形化浮置栅图形，因此，可以形成浮置栅76A。浮置栅凹槽77可以保留在浮置栅76A的上表面上。栅间介质层83和控制栅极85也可以延伸到浮置栅凹槽77内。
本发明并不局限于上面描述的实施例，而且在不脱离本发明范围的情况下，可以进行各种变更。例如，本发明还可以应用于NOR闪速存储器件及其制造方法。
根据上面描述的本发明的典型实施例，在限定多个平行激活区的沟槽区内形成隔离层。在隔离层上形成柱子图形。形成穿过激活区的控制栅极。其宽度大于激活区的上表面的浮置栅位于控制栅极与激活区的交叉点上。控制栅极具有插入浮置栅之间的控制栅延伸，而且该控制栅极形成在柱子图形上。可以在比浮置栅的下表面低的水平位置形成柱子图形的上表面。控制栅延伸的下部区域可以延伸到比浮置栅的下表面低的水平位置。即，控制栅延伸可以插在浮置栅之间，以延伸到隔离层内。
因此，即使在相邻浮置栅具有不同电位时，控制栅延伸仍屏蔽相邻浮置栅之间的电位差产生的电场。即，控制栅延伸可以显著减少浮置栅之间的寄生耦合电容。因此，可以防止相邻单元晶体管之间出现相互干扰，因此，可以实现高集成度的闪速存储器件。
在此，对本发明的典型实施例进行了说明，尽管采用了特定术语，但是仅以一般意义和说明性意义使用和解释这些术语，它们没有限制性意义。因此，本技术领域内的普通技术人员明白，在不脱离下面的权利要求所述本发明范围的情况下，可以在形式和细节方面对本发明的典型实施例进行各种修改。

Claims (26)

1.一种闪速存储器件，包括：
沟槽区，形成在半导体衬底上，而且限定多个平行激活区；
隔离层，形成在所述半导体衬底的沟槽区中；
多个浮置栅，形成在激活区的上方，而且其宽度大于激活区的宽度；
柱子图形，其侧壁和下表面被隔离层覆盖，而且位于浮置栅的下表面的下面，所述柱子图形由对所述隔离层具有蚀刻选择性的材料形成；以及
多个控制栅极，与浮置栅重叠，而且穿过激活区，
其中每个控制栅极分别包括进入浮置栅之间而且位于柱子图形上方的控制栅延伸。
2.根据权利要求1所述的闪速存储器件，进一步包括插在激活区与隔离层之间的侧壁氧化物层。
3.根据权利要求1所述的闪速存储器件，进一步包括：
隧道介质层，插在激活区与浮置栅之间；以及
栅间介质层，插在浮置栅与控制栅极之间。
4.根据权利要求1所述的闪速存储器件，其中浮置栅具有平坦上表面。
5.根据权利要求1所述的闪速存储器件，其中浮置栅的上表面上具有浮置栅凹槽。
6.根据权利要求1所述的闪速存储器件，其中控制栅延伸的下部区域低于浮置栅的下表面。
7.根据权利要求1所述的闪速存储器件，其中所述浮置栅彼此隔开，所述控制栅延伸在所述浮置栅之间形成，并且所述控制栅延伸与所述柱子图形自对准。
8.一种NAND闪速存储器件，包括：
沟槽区，形成在半导体衬底上，而且限定多个平行激活区；
隔离层，形成在所述半导体衬底的沟槽区中；
串选择线和地选择线，穿过激活区；
多个浮置栅，排列在串选择线与地选择线之间，位于激活区的上方，而且其宽度大于激活区的宽度；
柱子图形，其侧壁和下表面被隔离层覆盖，而且位于浮置栅的下表面的下面，所述柱子图形由对所述隔离层具有蚀刻选择性的材料形成；以及
多个控制栅极，与浮置栅重叠，而且穿过激活区，
其中每个控制栅极分别包括进入浮置栅之间而且形成在柱子图形上方的控制栅延伸。
9.根据权利要求8所述的NAND闪速存储器件，进一步包括插在激活区与隔离层之间的侧壁氧化物层。
10.根据权利要求8所述的NAND闪速存储器件，进一步包括：
隧道介质层，插在激活区与浮置栅之间；以及
栅间介质层，插在浮置栅与控制栅极之间。
11.根据权利要求8所述的NAND闪速存储器件，进一步包括形成在位于浮置栅之间的激活区内的源极与漏极区。
12.根据权利要求8所述的NAND闪速存储器件，其中浮置栅具有平坦上表面。
13.根据权利要求8所述的NAND闪速存储器件，其中浮置栅的上表面上具有浮置栅凹槽。
14.根据权利要求8所述的NAND闪速存储器件，其中控制栅延伸的下部区域低于浮置栅的下表面。
15.一种用于制造闪速存储器件的方法，包括：
在半导体衬底上形成多个平行沟槽掩模图形；
利用沟槽掩模图形作为蚀刻掩模蚀刻半导体衬底，以形成限定多个平行激活区的沟槽区域；
在半导体衬底的沟槽区域中形成隔离层并且在该隔离层中形成柱子，其中柱子的侧壁和下表面被隔离层覆盖，所述柱子由对隔离层具有蚀刻选择性的材料形成；
去除沟槽掩模图形以及高于半导体衬底表面的隔离层的一部分，以形成露出激活区的凹槽；
形成填充该凹槽的绝缘浮置栅图形；
选择性地蚀刻柱子，以在浮置栅图形之间形成凹陷区域；
在具有凹陷区域的半导体衬底上顺序形成栅间介质层和控制栅导电层；以及
连续图形化控制栅导电层、栅间介质层以及浮置栅图形，以形成插在控制栅极与激活区之间的浮置栅以及多个穿过该激活区的控制栅极，
其中每个控制栅极分别具有进入浮置栅之间的控制栅延伸。
16.根据权利要求15所述的方法，其中通过顺序层叠至少缓冲层图形和化学机械抛光停止图形，形成每个沟槽掩模图形。
17.根据权利要求16所述的方法，其中由氧化硅层形成缓冲层图形，而由多晶硅层形成化学机械抛光停止层图形。
18.根据权利要求16所述的方法，进一步包括在化学机械抛光停止层图形上形成硬掩模图形。
19.根据权利要求16所述的方法，其中形成隔离层和柱子的过程包括：
形成包围沟槽掩模图形而且覆盖沟槽区域的内壁的隔离层；
形成完全填充沟槽区域并覆盖半导体衬底的整个表面的柱子层；以及
平面化该柱子层和隔离层，直到露出化学机械抛光停止层图形的上表面。
20.根据权利要求15所述的方法，其中由氮化硅层形成柱子。
21.根据权利要求15所述的方法，其中柱子的下部区域低于激活区的上表面。
22.根据权利要求16所述的方法，其中形成凹槽的过程包括：
选择性地去除化学机械抛光停止层图形，以露出缓冲层图形；以及
各向同性蚀刻缓冲层图形和隔离层，以露出激活区。
23.根据权利要求15所述的方法，其中形成绝缘浮置栅图形的过程包括：
在露出的激活区上形成隧道介质层；
在具有隧道介质层的半导体衬底上形成填充该凹槽的浮置栅导电层；以及
平面化该浮置栅导电层，直到露出柱子的上表面。
24.根据权利要求15所述的方法，其中在浮置栅图形之间形成凹陷区域的过程包括利用湿法蚀刻处理过程选择性地蚀刻柱子，以形成比浮置栅图形的下表面低的柱子图形。
25.根据权利要求15所述的方法，其中在浮置栅图形之间形成凹陷区域包括利用湿法蚀刻处理过程完全去除该柱子。
26.根据权利要求15所述的方法，其中控制栅延伸的下部区域低于浮置栅的下表面。
CNB200510135826XA 2004-12-23 2005-12-23 包括柱子图形的闪速存储器件及其制造方法 Active CN100492646C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020040111398A KR100629356B1 (ko) 2004-12-23 2004-12-23 필라 패턴을 갖는 플래시메모리소자 및 그 제조방법
KR1020040111398 2004-12-23

Publications (2)

Publication Number Publication Date
CN1819212A CN1819212A (zh) 2006-08-16
CN100492646C true CN100492646C (zh) 2009-05-27

Family

ID=36610428

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200510135826XA Active CN100492646C (zh) 2004-12-23 2005-12-23 包括柱子图形的闪速存储器件及其制造方法

Country Status (3)

Country Link
US (2) US7554149B2 (zh)
KR (1) KR100629356B1 (zh)
CN (1) CN100492646C (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100660543B1 (ko) * 2005-10-24 2006-12-22 삼성전자주식회사 낸드형 플래시 메모리 장치 및 그 제조 방법
KR100724561B1 (ko) * 2005-12-20 2007-06-04 삼성전자주식회사 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자 및 그형성방법
KR100672162B1 (ko) * 2005-12-28 2007-01-19 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
JP2008010537A (ja) * 2006-06-28 2008-01-17 Toshiba Corp Ｎａｎｄ型不揮発性半導体記憶装置およびｎａｎｄ型不揮発性半導体記憶装置の製造方法
KR100816756B1 (ko) 2006-10-20 2008-03-25 삼성전자주식회사 낸드형 비휘발성 기억 소자 및 그 형성 방법
KR100780866B1 (ko) 2006-12-14 2007-11-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
KR100937818B1 (ko) * 2007-08-20 2010-01-20 주식회사 하이닉스반도체 플래시 메모리 소자 및 그의 제조 방법
US20100013009A1 (en) * 2007-12-14 2010-01-21 James Pan Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance
KR101132302B1 (ko) * 2008-03-07 2012-04-05 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101528823B1 (ko) * 2009-01-19 2015-06-15 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US9059302B2 (en) * 2009-04-06 2015-06-16 Infineon Technologies Ag Floating gate memory device with at least partially surrounding control gate
US8367508B2 (en) * 2010-04-09 2013-02-05 International Business Machines Corporation Self-aligned contacts for field effect transistor devices
JP2012019020A (ja) * 2010-07-07 2012-01-26 Toshiba Corp 不揮発性記憶装置
US8254173B2 (en) * 2010-08-31 2012-08-28 Micron Technology, Inc. NAND memory constructions
US9471174B2 (en) * 2013-07-01 2016-10-18 Electronics And Telecommunications Research Institute Control apparatus and method of addressing two-dimensional signal
WO2015066794A1 (en) * 2013-11-08 2015-05-14 Conversant Intellectual Property Management Inc. A three-dimensional nonvolatile memory cell structure with upper body connection
KR102312346B1 (ko) * 2015-02-23 2021-10-14 삼성전자주식회사 반도체 소자 형성 방법
US9691780B2 (en) 2015-09-25 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitor in split-gate flash technology
TWI706452B (zh) * 2019-04-11 2020-10-01 台灣茂矽電子股份有限公司 閘結構之製造方法及閘結構
CN112086510A (zh) 2019-06-13 2020-12-15 联华电子股份有限公司 存储器元件的结构
KR20210048694A (ko) 2019-10-24 2021-05-04 삼성전자주식회사 반도체 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077333A (ja) 1999-08-31 2001-03-23 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR100356773B1 (ko) * 2000-02-11 2002-10-18 삼성전자 주식회사 플래쉬 메모리 장치 및 그 형성 방법
US6682977B2 (en) * 2002-02-11 2004-01-27 Winbond Electronics Corporation Method for fabricating a gate structure of a flash memory
JP3917063B2 (ja) * 2002-11-21 2007-05-23 株式会社東芝 半導体装置及びその製造方法
US7419875B2 (en) * 2002-12-06 2008-09-02 Nxp B.V. Shallow trench isolation in floating gate devices
KR100501464B1 (ko) 2003-02-04 2005-07-18 동부아남반도체 주식회사 비휘발성 메모리 장치 제조 방법
JP2005332885A (ja) * 2004-05-18 2005-12-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Also Published As

Publication number Publication date
CN1819212A (zh) 2006-08-16
KR20060072688A (ko) 2006-06-28
US7554149B2 (en) 2009-06-30
KR100629356B1 (ko) 2006-09-29
US20060138522A1 (en) 2006-06-29
US20090233416A1 (en) 2009-09-17

Similar Documents

Publication Publication Date Title
CN100492646C (zh) 包括柱子图形的闪速存储器件及其制造方法
US7384843B2 (en) Method of fabricating flash memory device including control gate extensions
US7371638B2 (en) Nonvolatile memory cells having high control gate coupling ratios using grooved floating gates and methods of forming same
US6373095B1 (en) NVRAM cell having increased coupling ratio between a control gate and floating gate without an increase in cell area
US6501124B2 (en) Non-volatile semiconductor memory device
US20030151084A1 (en) Cells of nonvolatile memory devices with floating gates and methods for fabricatng the same
US7951670B2 (en) Flash memory cell with split gate structure and method for forming the same
KR20050032502A (ko) Ｓｏｎｏｓ 플래시 메모리의 이중 밀도 코어 게이트
US20020000602A1 (en) V-shaped flash memory structure
KR100391984B1 (ko) 다층 터널접합층 패턴을 갖는 반도체 기억소자 및 그제조방법
US7514741B2 (en) Nonvolatile semiconductor memory device and related method
KR100605508B1 (ko) 활성영역들과 자기정렬된 부유게이트들을 갖는 플래쉬메모리 소자들 및 그 제조방법들
JP2000286349A (ja) 半導体装置およびその製造方法
JP2006093230A (ja) 不揮発性半導体記憶装置
US9685451B2 (en) Nonvolatile memory device and method for fabricating the same
US7288452B2 (en) Method for manufacturing semiconductor device
JP2005340853A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2001077219A (ja) 不揮発性半導体記憶装置及びその製造方法
KR100710806B1 (ko) 비휘발성 메모리 장치 및 그 형성 방법
JP2002261174A (ja) 不揮発性半導体記憶装置の製造方法
KR100958627B1 (ko) 플래시 메모리 소자 및 그의 제조 방법
US6958939B2 (en) Flash memory cell having multi-program channels
KR101093147B1 (ko) 낸드 플래시 메모리 소자의 게이트 패턴 및 그 형성방법
KR20020057690A (ko) 부유게이트를 가지는 플래시 메모리 셀을 제조하는 방법
KR20070080765A (ko) 불휘발성 플래시 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant