KR20060072688A - 필라 패턴을 갖는 플래시메모리소자 및 그 제조방법 - Google Patents

필라 패턴을 갖는 플래시메모리소자 및 그 제조방법 Download PDF

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Abstract

필라 패턴을 갖는 플래시메모리소자들을 제공한다. 상기 플래시메모리소자들은 반도체기판의 소정영역에 형성되어 복수개의 평행한 활성영역들을 한정하는 소자분리막을 구비한다. 상기 활성영역들 상부에 복수개의 부유게이트들이 제공된다. 상기 소자분리막 내에 필라 패턴들(pillar pattern)이 제공된다. 상기 필라 패턴들은 상기 소자분리막으로 측벽들 및 하부면이 둘러싸이고 상기 부유게이트들의 하부면들보다 아래 레벨에 배치된다. 상기 부유게이트들과 중첩하고 상기 활성영역들의 상부를 가로지르는 복수개의 제어게이트 전극들이 제공된다. 상기 제어게이트 전극들의 각각은 제어게이트 연장부들(control gate extensions)을 구비한다. 상기 제어게이트 연장부들은 상기 부유게이트들 사이를 관통하고 상기 필라 패턴들의 상부에 배치된다. 또한, 상기 플래시메모리소자들의 제조방법들도 제공된다.

Description

필라 패턴을 갖는 플래시메모리소자 및 그 제조방법{Flash memory devices having pillar pattern and methods of fabricating the same}
도 1은 종래의 낸드 플래시메모리소자를 설명하기 위하여 셀 영역의 워드라인 방향을 따라 취해진 단면도이다.
도 2는 본 발명의 실시 예에 따른 낸드 플래시메모리소자의 셀 어레이 영역의 일부분을 보여주는 평면도이다.
도 3은 본 발명의 실시 예에 따른 낸드 플래시메모리소자를 설명하기 위하여 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 4는 본 발명의 실시 예에 따른 낸드 플래시메모리소자를 설명하기 위하여 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 5 내지 도 10은 본 발명의 실시 예에 따른 낸드 플래시메모리소자의 제조방법들을 설명하기 위하여 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 11은 본 발명의 다른 실시 예에 따른 낸드 플래시메모리소자의 제조방법들을 설명하기 위한 단면도이다.
도 12는 본 발명의 다른 실시 예에 따른 낸드 플래시메모리소자를 설명하기 위한 단면도이다.
본 발명은 반도체 기억소자들 및 그 제조방법들에 관한 것으로, 특히 필라 패턴을 갖는 플래시메모리소자들 및 그 제조방법들에 관한 것이다.
데이터를 저장하는 데 사용되는 반도체 메모리소자들은 휘발성메모리소자 또는 비휘발성메모리소자로 분류될 수 있다. 상기 휘발성메모리소자는 전원공급이 차단되는 경우에 저장된 데이터를 잃어버리는 반면에, 플래시메모리소자와 같은 상기 비휘발성메모리소자는 전원공급이 차단될지라도 저장된 데이터를 유지한다. 따라서 상기 비휘발성메모리소자는 메모리 카드 또는 이동통신 단말기 등에 널리 사용된다.
상기 플래시메모리소자는 데이터를 저장하는 셀 트랜지스터(cell transistor)와, 상기 셀 트랜지스터를 구동시키는 구동회로를 구비한다. 상기 셀 트랜지스터는 반도체기판의 셀 영역에 형성된다. 반면, 상기 구동회로는 상기 반도체기판의 주변회로 영역에 형성된다. 상기 반도체기판의 셀 영역에는 통상적으로 수백만 개 이상의 상기 셀 트랜지스터들이 형성된다. 상기 플래시메모리소자는 셀 어레이의 구조에 따라 노어 플래시메모리소자(NOR flash memory device) 및 낸드 플래시메모리소자(NAND flash memory device)로 분류될 수 있다. 상기 노어 플래시메모리소자는 랜덤 액세스(random access)가 가능한 구조를 갖는다. 반면, 상기 낸드 플래시메모리소자는 스트링(string) 단위로 동작하는 구조를 갖는다. 상기 스트링(string)은 2의 배수 개를 갖는 상기 셀 트랜지스터들이 라인형상을 갖는 활성영 역에 연속하여 배열된 구조를 포함한다. 예를 들면, 상기 스트링(string)은 라인형상을 갖는 활성영역 상에 형성된 32개의 상기 셀 트랜지스터들을 갖는다. 또한, 상기 낸드 플래시메모리소자의 상기 셀 영역에는 복수개의 상기 스트링들(strings)이 배치된다.
도 1은 종래의 낸드 플래시메모리소자를 설명하기 위하여 셀 영역의 워드라인 방향을 따라 취해진 단면도이다.
도 1을 참조하면, 반도체기판(1)의 소정영역에 소자분리막(7)이 제공된다. 상기 소자분리막(7)은 서로 평행한 제 1 및 제 2 활성영역들(1A, 1B)을 한정한다. 상기 제 1 및 제 2 활성영역들(1A, 1B)의 상부를 가로지르도록 제어게이트 전극(13)이 배치된다. 상기 제어게이트 전극(13)은 워드라인의 역할을 한다.
상기 제어게이트 전극(13) 및 상기 활성영역들(1A, 1B) 사이에 부유게이트들(10A, 10B)이 개재된다. 즉, 상기 제어게이트 전극(13) 및 상기 제 1 활성영역(1A) 사이에 제 1 부유게이트(10A)가 개재되고, 상기 제어게이트 전극(13) 및 상기 제 2 활성영역(1B) 사이에 제2 부유게이트(10B)가 개재된다. 상기 부유게이트들(10A, 10B)은 상기 제어게이트 전극(13)으로부터 게이트 층간 유전막(inter-gate dielectric layer; 11)에 의해 절연된다. 이에 더하여, 상기 부유게이트들(10A, 10B)은 상기 활성영역들(1A, 1B)로부터 터널 유전막(3)에 의해 절연된다. 또한, 상기 제어게이트 전극(13)은 상기 부유게이트들(10A, 10B) 사이에 개재되는 제어게이트 연장부(13A)를 갖는다.
상기 제어게이트 전극(13) 및 상기 활성영역들(1A, 1B)이 교차하는 지점들에 각각 셀 트랜지스터들(CE1, CE2)이 제공된다. 즉, 상기 제어게이트 전극(13) 및 상기 제 1 활성영역(1A)이 교차하는 지점에 제 1 셀 트랜지스터(CE1)가 제공되고, 상기 제어게이트 전극(13) 및 상기 제 2 활성영역(1B)이 교차하는 지점에 제 2 셀 트랜지스터(CE2)가 제공된다.
상기 소자분리막(7)의 상부면은 도 1에 도시된 바와 같이 일반적으로 상기 부유게이트들(10A, 10B)의 하부면들보다 상위 레벨에 위치한다. 이 경우에, 상기 부유게이트들(10A, 10B) 사이에 상기 소자분리막(7)을 유전막으로 채택하는 기생 커플링 커패시터들(parasitic coupling capacitors)이 형성될 수 있다. 예를 들면, 도 1에 보여 진 바와 같이 상기 소자분리막(7)을 사이에 두고 서로 마주보는 상기 제 1 및 제 2 부유게이트들(10A, 10B) 사이에 커플링 커패시터(C1)가 형성된다.
상기 커플링 커패시터(C1)의 커패시턴스는 상기 부유게이트들(10A, 10B) 사이의 거리가 감소할수록 증가한다. 또한, 상기 커플링 커패시터(C1)의 커패시턴스는 상기 부유게이트들(10A, 10B) 간의 유효 대향 단면적이 클수록 증가한다. 다시 말해서, 상기 낸드 플래시메모리소자의 집적도가 증가함에 따라, 상기 부유게이트들(10A, 10B) 간 커플링 커패시턴스(inter-floating gate coupling capacitance)는 증가한다. 이 경우에, 상기 제 1 셀 트랜지스터(CE1)가 선택적으로 프로그램 되면, 상기 제 1 부유게이트(10A) 내로 전자들이 주입되어 상기 제 1 부유게이트(10A)의 전위(electric potential)를 변화시키고, 상기 제 1 부유게이트(10A)에 인접한 상기 제 2 부유게이트(10B)의 전위 역시 상기 커플링 커패시터(C1)에 기인하여 변화한다. 그 결과, 상기 제 2 셀 트랜지스터(CE2)의 문턱전압이 변화한다. 이에 따라, 상기 제 2 셀 트랜지스터(CE2)를 포함하는 스트링(string)은 읽기 동작 모드에서 오동작 할 수 있다.
상기 커플링 커패시터(C1)의 개선을 위하여 상기 제어게이트 연장부(13A)를 상기 부유게이트들(10A, 10B)의 하부면들보다 아래 레벨까지 연장하는 방법들이 연구되고 있다.
상기 부유게이트 간 커플링 커패시턴스와 관련된 낸드 플래시메모리소자 및 그 제조방법이 미국특허공개번호 US2004/0099900 A1호(US Patent Publication No. US2004/0099900 A1)에 "반도체 소자 및 그 제조방법(Semiconductor device and method of manufacturing the same)"이라는 제목으로 이구치 등(Iguchi et al.)에 의해 개시된바 있다. 이구치 등에 따르면, 복수개의 평행한 활성영역들의 상부를 가로지르도록 복수개의 제어게이트 전극들이 배치되고, 상기 제어게이트 전극들 및 상기 활성영역들 사이에 부유게이트들이 개재된다. 상기 부유게이트들은 상기 활성영역들로부터 터널 유전막에 의해 절연된다. 상기 제어게이트 전극들의 각각은 상기 부유게이트들 사이의 소자분리막을 관통하여 상기 활성영역들의 상부면들보다 낮은 연장부들(extensions)을 갖는다.
그러나 상기 연장부들(extensions)을 형성하려면 상기 소자분리막을 부분식각하여 제거하는 공정이 필요하다. 상기 소자분리막을 부분식각하는 공정에는 습식식각 공정 및 건식식각 공정이 있다. 상기 습식식각 공정은 식각 깊이를 제어하는 것이 매우 어렵다. 예를 들어, 과 식각되는 경우 상기 터널 유전막이 손상된다. 상기 건식식각 공정은 상기 부유게이트들을 식각 마스크로 이용한다. 이 경우에, 상 기 부유게이트들 및 상기 터널 유전막은 플라즈마에 의한 손상을 받을 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 부유게이트 간 커플링 커패시턴스의 최소화에 적합한 셀 트랜지스터들을 갖는 플래시메모리소자를 제공하는 데 있다. 또한, 부유게이트 간 커플링 커패시턴스의 최소화에 적합한 셀 트랜지스터들을 갖는 낸드 플래시메모리소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 부유게이트 간 커플링 커패시턴스를 최소화시킬 수 있는 플래시메모리소자의 제조방법들을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 필라 패턴을 갖는 플래시메모리소자들을 제공한다. 상기 플래시메모리소자들은 반도체기판의 소정영역에 형성되어 복수개의 평행한 활성영역들을 한정하는 소자분리막을 포함한다. 상기 활성영역들 상부에 배열되고 상기 활성영역들보다 큰 폭을 갖는 복수개의 부유게이트들이 제공된다. 상기 소자분리막 내에 필라 패턴들(pillar pattern)이 제공된다. 상기 필라 패턴들은 상기 소자분리막으로 측벽들 및 하부면이 둘러싸이고 상기 부유게이트들의 하부면들보다 아래 레벨에 배치된다. 상기 부유게이트들과 중첩하고 상기 활성영역들의 상부를 가로지르는 복수개의 제어게이트 전극들이 제공된다. 상기 제어게이트 전극들의 각각은 제어게이트 연장부들(control gate extensions)을 구비한다. 상기 제어게이트 연장부들은 상기 부유게이트들 사이를 관통하고 상기 필라 패턴들의 상부에 배치된다.
본 발명의 몇몇 실시 예들에서, 상기 활성영역들 및 상기 소자분리막 사이에 측벽 산화막이 개재될 수 있다.
다른 실시 예들에서, 상기 활성영역들 및 상기 부유게이트들 사이에 터널 유전막이 개재될 수 있으며, 상기 부유게이트들 및 상기 제어게이트 전극들 사이에 게이트 층간 유전막(inter-gate dielectric layer)이 개재될 수 있다.
또 다른 실시 예들에서, 상기 부유게이트들은 평평한 상부면들을 구비할 수 있다. 이와는 달리, 상기 부유게이트들의 상부면들은 부유게이트 그루브(groove)를 구비할 수 있다. 이 경우에, 상기 부유게이트 그루브(groove)는 상기 부유게이트들 및 상기 제어게이트 전극들 간의 커플링 비율을 높여 준다.
또 다른 실시 예들에서, 상기 제어게이트 연장부들(control gate extensions)의 하단부들은 상기 부유게이트들의 하부면들보다 아래 레벨까지 연장될 수 있다. 즉, 상기 제어게이트 연장부들은 상기 부유게이트들 사이를 관통하여 상기 소자분리막 내로 침투될 수 있다. 이에 따라, 상기 제어게이트 연장부들은 상기 부유게이트들 사이의 기생 커플링 커패시턴스를 감소시키는 역할을 할 수 있다.
또한, 본 발명은, 필라 패턴을 갖는 낸드 플래시메모리소자들을 제공한다. 상기 낸드 플래시메모리소자들은 반도체기판의 소정영역에 형성되어 복수개의 평행한 활성영역들을 한정하는 소자분리막을 포함한다. 상기 활성영역들의 상부를 가로지르며 평면도로부터 보여 질 때 서로 이격된 스트링 선택 라인(string select line) 및 접지 선택 라인(ground select line)이 배치된다. 상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배열되며 단면도로부터 보여 질 때 상기 활성영역들 상부에 배치되고 상기 활성영역들보다 큰 폭을 갖는 복수개의 부유게이트들이 제공된다. 상기 소자분리막 내에 필라 패턴들(pillar pattern)이 제공된다. 상기 필라 패턴들은 상기 소자분리막으로 측벽들 및 하부면이 둘러싸이고 상기 부유게이트들의 하부면들보다 아래 레벨에 배치된다. 상기 부유게이트들과 중첩하고 상기 활성영역들의 상부를 가로지르는 복수개의 제어게이트 전극들이 제공된다. 상기 제어게이트 전극들의 각각은 제어게이트 연장부들(control gate extensions)을 구비한다. 상기 제어게이트 연장부들은 상기 부유게이트들 사이를 관통하고 상기 필라 패턴들의 상부에 배치된다.
본 발명의 몇몇 실시 예들에서, 상기 활성영역들 및 상기 소자분리막 사이에 측벽 산화막이 개재될 수 있다.
다른 실시 예들에서, 상기 활성영역들 및 상기 부유게이트들 사이에 터널 유전막이 개재될 수 있으며, 상기 부유게이트들 및 상기 제어게이트 전극들 사이에 게이트 층간 유전막(inter-gate dielectric layer)이 개재될 수 있다.
또 다른 실시 예들에서, 상기 부유게이트들 사이의 상기 활성영역들 내에 소스/드레인 영역들이 제공될 수 있다.
또 다른 실시 예들에서, 상기 부유게이트들은 평평한 상부면들을 구비할 수 있다. 이와는 달리, 상기 부유게이트들의 상부면들은 부유게이트 그루브(groove)를 구비할 수 있다.
또 다른 실시 예들에서, 상기 제어게이트 연장부들(control gate extensions)의 하단부들은 상기 부유게이트들의 하부면들보다 아래 레벨까지 연장될 수 있다. 즉, 상기 제어게이트 연장부들은 상기 부유게이트들 사이를 관통하여 상기 소자분리막 내로 침투될 수 있다.
이에 더하여, 본 발명은, 필라 패턴을 갖는 플래시메모리소자의 제조방법들을 제공한다. 상기 제조방법들은 반도체기판 상에 복수개의 평행한 트렌치 마스크 패턴들을 형성하는 것을 포함한다. 상기 트렌치 마스크 패턴들을 식각 마스크로 사용하여 상기 반도체기판을 식각하여 복수개의 평행한 활성영역들을 한정하는 트렌치 영역을 형성한다. 상기 트렌치 영역을 채우는 소자분리막 및 필라(pillar)를 형성한다. 상기 필라(pillar)의 측벽들 및 하부면은 상기 소자분리막으로 둘러싸이도록 형성된다. 상기 트렌치 마스크 패턴들을 제거하여 상기 활성영역들을 노출시키는 그루브들을 형성한다. 상기 그루브들을 채우는 절연된 부유게이트 패턴들을 형성한다. 상기 필라를 선택적으로 식각하여 상기 부유게이트 패턴들 사이에 리세스 영역들을 형성한다. 상기 리세스 영역들을 갖는 반도체기판 상에 게이트 층간 유전막 및 제어게이트 도전막을 차례로 형성한다. 상기 제어게이트 도전막, 상기 게이트 층간 유전막 및 상기 부유게이트 패턴들을 연속적으로 패터닝 하여 상기 활성영역들의 상부를 가로지르는 복수개의 제어게이트 전극들과 아울러서 상기 제어게이트 전극들 및 상기 활성영역들 사이에 개재된 부유게이트들을 형성한다. 상기 제어게이트 전극들의 각각은 상기 부유게이트들 사이를 관통하는 제어게이트 연장부들(control gate extensions)을 갖도록 형성된다.
본 발명의 몇몇 실시 예들에서, 상기 트렌치 마스크 패턴들의 각각은 적어도 완충막 패턴 및 화학기계적 연마 저지 패턴을 차례로 적층시키어 형성할 수 있다. 상기 완충막 패턴은 실리콘산화막으로 형성할 수 있으며, 상기 화학기계적 연마 저지 패턴은 폴리 실리콘 층으로 형성할 수 있다. 이에 더하여, 상기 화학기계적 연마 저지 패턴 상에 하드 마스크 패턴을 추가로 형성할 수 있다.
다른 실시 예들에서, 상기 소자분리막 및 상기 필라(pillar)를 형성하는 것은, 상기 트렌치 마스크 패턴들을 감싸며 상기 트렌치 영역 내벽을 덮는 절연막을 형성하고, 상기 트렌치 영역을 완전히 채우며 상기 반도체기판 전면상을 덮는 필라층(pillar layer)을 형성하고, 상기 화학기계적 연마 저지 패턴의 상부면이 노출될 때까지 상기 필라층(pillar layer) 및 상기 절연막을 평탄화 시키는 것을 포함할 수 있다. 상기 필라(pillar)는 상기 소자분리막에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 예를 들어, 상기 소자분리막은 실리콘산화막으로 형성할 수 있으며, 상기 필라(pillar)는 실리콘질화막으로 형성할 수 있다. 또한, 상기 필라(pillar)의 하단부는 상기 활성영역들의 상부면들보다 아래 레벨에 위치하도록 형성할 수 있다.
또 다른 실시 예들에서, 상기 그루브들을 형성하는 것은, 상기 화학기계적 연마 저지 패턴을 선택적으로 제거하여 상기 완충막 패턴을 노출시키고, 상기 완충막 패턴 및 상기 소자분리막을 등방성 식각하여 상기 활성영역들을 노출시키는 것을 포함할 수 있다.
또 다른 실시 예들에서, 상기 절연된 부유게이트 패턴들을 형성하는 것은, 상기 노출된 활성영역들 상에 터널 유전막을 형성하고, 상기 터널 유전막을 갖는 반도체기판 상에 상기 그루브들을 채우는 부유게이트 도전막을 형성하고, 상기 필라(pillar)의 상부면이 노출될 때까지 상기 부유게이트 도전막을 평탄화 시키는 것을 포함할 수 있다.
또 다른 실시 예들에서, 상기 부유게이트 패턴들 사이에 리세스 영역들을 형성하는 것은, 상기 필라를 습식식각 공정을 이용하여 선택적으로 식각하여 상기 활성영역들의 상부면들보다 아래 레벨에 위치하는 필라 패턴들(pillar pattern)을 형성하는 것을 포함할 수 있다. 이와는 달리, 상기 부유게이트 패턴들 사이에 리세스 영역들을 형성하는 것은, 상기 필라를 습식식각 공정을 이용하여 완전히 제거하는 것을 포함할 수도 있다.
또 다른 실시 예들에서, 상기 제어게이트 연장부들(control gate extensions)의 하단부들은 상기 부유게이트들의 하부면들보다 아래 레벨에 위치하도록 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2는 본 발명의 실시 예에 따른 낸드 플래시메모리소자의 셀 어레이 영역의 일부분을 보여주는 평면도이다. 또한, 도 3은 본 발명의 실시 예에 따른 낸드 플래시메모리소자를 설명하기 위하여 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도이고, 도 4는 본 발명의 실시 예에 따른 낸드 플래시메모리소자를 설명하기 위하여 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 2, 도 3 및 도 4를 참조하면, 반도체기판(51)의 소정영역에 소자분리막(65A)이 제공된다. 상기 소자분리막(65A)은 복수개의 평행한 활성영역들(61)을 한정한다. 구체적으로, 상기 반도체기판(51) 내에 트렌치 영역이 배치된다. 상기 트렌치 영역은 복수개의 평행한 상기 활성영역들(61)을 한정한다. 상기 활성영역들(61)은 하부의 폭이 상부의 폭보다 넓은 사다리꼴 모양일 수 있으나 이하에서는 설명의 간략화를 위하여 하부 및 상부의 폭이 동일한 직사각형인 경우를 상정하여 설명하기로 한다. 상기 소자분리막(65A)은 상기 트렌치 영역의 내벽을 덮도록 배치된 절연막일 수 있다. 상기 활성영역들(61) 및 상기 소자분리막(65A) 사이에 측벽 산화막들(63)이 제공될 수 있다. 그러나 상기 측벽 산화막들(63)은 생략될 수도 있다. 상기 소자분리막(65A) 내에 필라 패턴들(pillar pattern; 69A)이 제공된다. 상기 필라 패턴들(69A)의 상부면들은 상기 활성영역들(61)의 상부면들보다 아래 레벨에 배치되는 것이 바람직하다. 즉, 상기 필라 패턴들(69A)의 측벽들 및 하부면은 상기 소자분리막(65A)으로 둘러싸일 수 있다. 상기 필라 패턴들(69A)은 상기 소자분리막(65A)과 식각선택비를 갖는 절연막인 것이 바람직하다.
상기 활성영역들(61)의 상부를 가로지르도록 스트링 선택 라인(string select line; SSL) 및 접지 선택 라인(ground select line; GSL)이 제공될 수 있다. 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 도 2에 도시된 바와 같이 평면도로부터 보여 질 때 서로 평행하도록 배치될 수 있다.
상기 스트링 선택라인(SSL) 및 상기 접지 선택라인(GSL) 사이에 배치되고 상기 활성영역들(61)의 상부를 가로지르는 복수개의 제어게이트 전극들(85)이 제공된다. 또한, 상기 제어게이트 전극들(85) 및 상기 활성영역들(61) 사이에 복수개의 부유게이트들(75A)이 개재된다. 즉, 상기 부유게이트들(75A)은 상기 제어게이트 전극들(85)에 평행한 행들(rows) 및 상기 활성영역들(61)에 평행한 열들(columns)을 따라 2차원적으로 배열된다. 상기 부유게이트들(75A)은 상기 활성영역들(61)로부터 터널 유전막(73)에 의해 절연된다. 상기 부유게이트들(75A)은 상기 활성영역들(61) 보다 큰 폭을 갖는 것이 바람직하다. 본 발명의 실시 예들에서, 상기 부유게이트들(75A)은 도 3의 단면도로부터 보여 질 때 직사각형 모양(rectangular shape)을 가질 수 있다. 또한, 상기 부유게이트들(75A)은 평평한 상부면들을 가질 수 있다.
상기 부유게이트들(75A) 및 상기 제어게이트 전극들(85) 사이에는 게이트 층간 유전막(inter-gate dielectric layer; 83)이 개재된다. 상기 게이트 층간 유전막(83)은 연장되어 상기 제어게이트 전극들(85) 및 상기 소자분리막(65A) 사이에도 존재할 수 있다.
상기 제어게이트 전극들(85)의 각각은 상기 부유게이트들(75A) 사이를 관통하고 상기 필라 패턴들(69A)의 상부에 배치된 제어게이트 연장부들(control gate extensions; 85A)을 갖는다. 즉, 상기 제어게이트 연장부들(85A)은 상기 필라 패턴들(69A)의 상부에 배치되고 상기 제어게이트 전극들(85)에 접속되며 상기 행(row) 방향을 따라 배열된 상기 부유게이트들(75A) 사이를 관통한다. 이 경우에, 상기 필라 패턴들(69A) 및 상기 제어게이트 연장부들(85A) 사이에 상기 게이트 층간 유전막(83)이 개재될 수 있다.
상술한 바와 같이 상기 소자분리막(65A) 내에 상기 필라 패턴들(69A)이 제공된다. 상기 필라 패턴들(69A)의 상부면들은 상기 부유게이트들(75A)의 하부면들 보다 아래에 배치될 수 있다. 상기 제어게이트 연장부들(85A)의 하단부들은 상기 부유게이트들(75A)의 하부면들 보다 아래 레벨까지 연장되는 것이 바람직하다. 이 경우에, 상기 제어게이트 연장부들(85A)은 상기 부유게이트들(75A) 사이를 관통하여 상기 소자분리막(65A) 내로 침투될 수 있다. 이에 따라, 상기 행 방향을 따라 배열되고 서로 인접한 상기 부유게이트들(75A)이 서로 다른 전위들(electric potentials)을 가질지라도, 상기 제어게이트 연장부들(85A)은 상기 인접한 부유게이트들(75A) 사이의 전위차(potential difference)에 기인하는 전계를 차단시킨다(shield). 다시 말해서, 상기 제어게이트 연장부들(85A)은 상기 행 내에 배열된 상기 부유게이트들(75A) 사이의 기생 커플링 커패시턴스를 현저히 감소시킬 수 있다.
상기 활성영역들(61) 내에 불순물 영역들, 즉 소스/드레인 영역들(SD)이 제공될 수 있다. 즉, 상기 소스/드레인 영역들(SD)은 상기 부유게이트들(75A) 사이의 상기 활성영역들(61) 내에 배치될 수 있다. 결과적으로, 상기 제어게이트 전극들(85) 및 상기 활성영역들(61)의 교차점들에 셀 트랜지스터들이 제공될 수 있다.
상기 스트링 선택 라인(SSL)은 차례로 적층된 부유게이트들(75A) 및 제어게이트 전극(85)으로 구성될 수 있다. 상기 스트링 선택 라인(SSL) 및 상기 활성영역들(61) 사이에 상기 터널 유전막(73)이 개재될 수 있다. 이 경우에, 상기 터널 유전막(73)은 스트링 선택 트랜지스터의 게이트 유전막 역할을 할 수 있다. 또한, 상기 접지 선택 라인(GSL)도 차례로 적층된 부유게이트들(75A) 및 제어게이트 전극(85)으로 구성될 수 있다. 상기 접지 선택 라인(GSL) 및 상기 활성영역들(61) 사이에도 상기 터널 유전막(73)이 개재될 수 있다. 이 경우에, 상기 터널 유전막(73)은 접지 선택 트랜지스터의 게이트 유전막 역할을 할 수 있다.
상기 스트링 선택 라인(SSL)에 인접하고 상기 접지 선택 라인(GSL)의 반대편에 위치한 상기 활성영역들(61) 내에 비트라인 불순물 영역들(D)이 제공될 수 있다. 상기 접지 선택 라인(GSL)에 인접하고 상기 스트링 선택 라인(SSL)의 반대편에 위치한 상기 활성영역들(61) 내에 공통소스 영역들(S)이 제공될 수 있다. 결과적으로, 상기 스트링 선택라인(SSL) 및 상기 활성영역들(61)의 교차점들에 상기 스트링 선택 트랜지스터들이 제공될 수 있으며, 상기 접지 선택라인(GSL) 및 상기 활성영역들(61)의 교차점들에 상기 접지 선택 트랜지스터들이 제공될 수 있다. 상기 비트라인 불순물 영역들(D)은 상기 스트링 선택 트랜지스터들의 드레인 영역들에 해당한다.
도 12는 본 발명의 다른 실시 예에 따른 낸드 플래시메모리소자를 설명하기 위한 단면도이다. 본 발명의 다른 실시 예에 따른 낸드 플래시메모리소자는 도 3에 도시된 실시 예와 동일한 구조의 상기 활성영역들(61), 상기 터널 유전막(73), 상 기 측벽 산화막들(63), 상기 소자분리막(65A) 및 상기 필라 패턴들(69A)을 갖는다. 이하에서는, 서로 다른 부분만 간략하게 설명하기로 한다.
도 12를 참조하면, 본 발명의 다른 실시 예에 따른 낸드 플래시메모리소자는 부유게이트들(76A) 상부면에 적어도 하나의 부유게이트 그루브(groove)를 구비할 수 있다. 상기 활성영역들(61)의 상부를 가로지르는 복수개의 제어게이트 전극들(85)이 제공된다. 이 경우에, 상기 부유게이트 그루브(groove) 내에도 상기 제어게이트 전극들(85)이 연장되어 배치될 수 있다. 상기 부유게이트들(76A) 및 상기 제어게이트 전극들(85) 사이에는 게이트 층간 유전막(inter-gate dielectric layer; 83)이 개재된다. 또한, 상기 부유게이트 그루브(groove) 내에도 상기 부유게이트들(76A) 및 상기 제어게이트 전극들(85) 사이에 상기 게이트 층간 유전막(83)이 개재될 수 있다. 상기 부유게이트 그루브(groove)는 상기 부유게이트들(76A) 및 상기 제어게이트 전극들(85) 간의 유효 대향 단면적을 크게 해주는 역할을 한다. 즉, 상기 부유게이트 그루브(groove)는 상기 부유게이트들(76A) 및 상기 제어게이트 전극들(85) 간의 커플링 비율을 높여 준다.
이제, 상기 낸드 플래시메모리소자의 제조방법들을 설명하기로 한다.
도 5 내지 도 10은 본 발명의 실시 예에 따른 낸드 플래시메모리소자의 제조방법들을 설명하기 위하여 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 2 및 도 5를 참조하면, 반도체기판(51) 상에 트렌치마스크 층을 형성한다. 상기 트렌치마스크 층은 완충막(buffer layer), 화학기계적 연마 저지막 및 하드 마스크막을 차례로 적층시키어 형성할 수 있다. 상기 하드 마스크막을 형성하는 공정은 생략할 수도 있다. 상기 완충막은 상기 화학기계적 연마 저지막 및 상기 반도체기판(51) 사이의 열팽창 계수(thermal expansion coefficient)의 차이에 기인하는 물리적인 스트레스를 완화시키기 위하여 형성할 수 있다. 상기 완충막은 열산화막과 같은 실리콘산화막으로 형성할 수 있다. 상기 화학기계적 연마 저지막은 폴리 실리콘 층으로 형성할 수 있다. 또한, 상기 하드 마스크막은 상기 화학기계적 연마 저지막 및 상기 반도체기판(51)에 대하여 식각선택비를 갖는 절연막, 예컨대 화학기상증착(chemical vapor deposition; CVD)법에 의한 실리콘산질화막(SiON)으로 형성할 수 있다. 상기 하드 마스크막은 사진공정의 난반사를 억제해주어 미소패턴의 형성을 용이하게 해주는 역할을 할 수 있다. 상기 하드 마스크막이 실리콘산질화막(SiON)이고 상기 화학기계적 연마 저지막이 폴리 실리콘 층일 경우, 상기 하드 마스크막은 상기 화학기계적 연마 저지막이 열산화되는 것을 방지해주는 역할을 할 수도 있다.
상기 하드 마스크막, 화학기계적 연마 저지막 및 완충막을 연속적으로 패터닝 하여 상기 반도체기판(51)의 소정영역을 노출시키는 복수개의 평행한 트렌치마스크 패턴들(58)을 형성한다. 결과적으로, 상기 트렌치마스크 패턴들(58)의 각각은 차례로 적층된 완충막 패턴(53), 화학기계적 연마 저지 패턴(55) 및 하드 마스크 패턴(57)을 갖도록 형성될 수 있다. 상기 하드 마스크막을 형성하는 공정을 생략하는 경우에는, 상기 트렌치마스크 패턴들(58)의 각각은 차례로 적층된 완충막 패턴(53) 및 화학기계적 연마 저지 패턴(55)을 갖도록 형성될 수 있다. 상기 패터닝 공정은 상기 트렌치마스크 층상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 트렌치마스크 층을 식각하는 공정을 포함할 수 있다.
도 2 및 도 6을 참조하면, 상기 트렌치마스크 패턴들(58)을 식각 마스크들로 사용하여 상기 반도체기판(51)을 식각하여 트렌치 영역을 형성한다. 상기 트렌치 영역은 복수개의 평행한 활성영역들(61)을 한정한다. 상기 활성영역들(61)은 하부의 폭이 상부의 폭보다 넓은 사다리꼴 모양으로 형성될 수 있으나 이하에서는 설명의 간략화를 위하여 하부 및 상부의 폭이 동일한 직사각형으로 형성된 경우를 상정하여 설명하기로 한다. 상기 활성영역들(61)의 측벽들에 측벽 산화막들(63)을 형성할 수 있다. 상기 측벽 산화막들(63)은 열산화 공정에 의한 실리콘산화막으로 형성할 수 있다. 그러나 상기 측벽 산화막들(63)은 생략될 수도 있다. 상기 측벽 산화막들(63) 및 상기 트렌치마스크 패턴들(58)을 덮는 절연막(65)을 형성한다. 즉, 상기 절연막(65)은 상기 측벽 산화막들(63) 상에 적층할 수 있으며, 상기 트렌치마스크 패턴들(58)의 상부면 및 측벽들을 감싸도록 형성할 수 있다. 상기 측벽 산화막들(63)이 생략된 경우, 상기 절연막(65)은 상기 트렌치 영역의 내벽을 덮도록 형성할 수 있다. 상기 절연막(65)은 화학기상증착(chemical vapor deposition; CVD)법 또는 고밀도 플라즈마 화학기상증착(high density plasma chemical vapor deposition; HDPCVD)법에 의한 실리콘산화막으로 형성할 수 있다.
도 2 및 도 7을 참조하면, 상기 트렌치 영역을 완전히 채우며 상기 반도체기판(51) 전면상을 덮는 필라층(pillar layer)을 형성한다. 상기 필라층은 상기 절연막(65)에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 절연막(65)이 실리콘산화막으로 형성된 경우, 상기 필라층은 화학기상증착(chemical vapor deposition; CVD)법에 의한 실리콘질화막(SiN)으로 형성할 수 있다.
상기 화학기계적 연마 저지 패턴들(55)의 상부면들이 노출될 때까지 상기 필라층(pillar layer) 및 상기 절연막(65)을 평탄화 시키어 필라(pillar; 69) 및 소자분리막(65A)을 형성한다. 상기 평탄화에는 상기 화학기계적 연마 저지 패턴들(55)을 정지막으로 채택하는 화학기계적 연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다. 그 결과, 상기 필라(69), 상기 소자분리막(65A) 및 상기 화학기계적 연마 저지 패턴들(55)의 상부면들은 실질적으로 동일 평면상에 노출될 수 있다. 상기 트렌치 마스크 패턴들(58)이 상기 하드 마스크 패턴들(57)을 포함하는 경우에, 상기 하드 마스크 패턴들(57)은 상기 평탄화 공정 동안 제거될 수 있다.
상기 필라(69)의 하단부(67)는 상기 활성영역들(61)의 상부면들보다 아래 레벨에 위치하도록 형성하는 것이 바람직하다.
도 2 및 도 8을 참조하면, 상기 화학기계적 연마 저지 패턴들(55)을 선택적으로 제거하여 상기 완충막 패턴들(53)을 노출시킨다. 상기 화학기계적 연마 저지 패턴들(55)이 폴리실리콘 층으로 형성된 경우에, 상기 화학기계적 연마 저지 패턴들(55)은 폴리식각용액 또는 폴리 건식식각 공정을 이용하여 제거할 수 있다. 이어서, 상기 완충막 패턴들(53)을 제거하여 상기 활성영역들(61)을 노출시키는 그루브들(70)을 형성한다. 상기 완충막 패턴들(53)이 열산화막과 같은 실리콘산화막으로 형성된 경우에, 상기 완충막 패턴들(53)은 불산(HF)을 함유하는 습식식각용액과 같은 산화막 식각 용액(oxide etchant)을 사용하여 제거할 수 있다. 또한, 상기 완충막 패턴들(53) 및 상기 소자분리막(65A)이 모두 실리콘산화막으로 형성된 경우에, 상기 완충막 패턴들(53)을 제거하는 동안 상기 소자분리막(65A)이 등방성 식각된다. 그러나 상기 필라(69)는 실리콘질화막과 같은 상기 소자분리막(65A)과의 식각선택비를 갖는 막으로 형성되어 있으므로 식각되지 않는다. 그 결과, 상기 그루브들(70)은 상기 활성영역들(61)의 상부 폭 보다 넓은 폭을 갖도록 형성될 수 있다. 또한, 상기 소자분리막(65A)의 상부면은 상기 활성영역들(61)의 상부면과 같은 레벨에 위치하거나 상기 활성영역들(61)의 상부면보다 아래 레벨에 위치하도록 조절할 수 있다. 이에 더하여, 상기 필라(69)의 상부 영역은 상기 소자분리막(65A)의 상부면보다 돌출되어 잔존할 수 있으며 상기 필라(69)의 하부 영역은 상기 소자분리막(65A) 내에 잔존할 수 있다. 즉, 상기 필라(69)의 하부 영역은 상기 소자분리막(65A)으로 둘러싸일 수 있다.
도 2 및 도 9를 참조하면, 상기 노출된 활성영역들(61)의 표면에 터널 유전막(73)을 형성한다. 상기 터널 유전막(73)은 열산화 기술(thermal oxidation technique)을 사용하여 형성할 수 있다. 상기 터널 유전막(73)을 갖는 반도체기판(51) 상에 부유게이트 도전막을 형성한다. 상기 부유게이트 도전막은 도핑 된 폴리실리콘 막으로 형성할 수 있다. 상기 부유게이트 도전막을 평탄화 시키어 상기 필라(69)의 상부면을 노출시킨다. 상기 평탄화에는 상기 필라(69)를 정지막으로 채택하는 화학기계적 연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있 다. 그 결과, 상기 그루브들(70) 내에 평평한 상부면을 갖는 부유게이트 패턴들(75)이 형성되고, 상기 부유게이트 패턴들(75)은 상기 활성영역들(61)의 상부 폭 보다 넓은 폭을 갖도록 형성될 수 있다.
도 2 및 도 10을 참조하면, 상기 필라(69)를 선택적으로 식각하여 상기 부유게이트 패턴들(75) 사이에 리세스 영역들(69R)을 형성한다. 상기 필라(69)가 실리콘질화막으로 형성된 경우에, 상기 필라(69)는 인산(H3PO4) 용액을 사용하는 습식식각 공정을 이용하여 선택적으로 식각될 수 있다. 또한, 상기 필라(69)를 선택적으로 식각하는 동안 상기 부유게이트 패턴들(75)의 하부에 상기 소자분리막(65A)이 노출될 수 있다. 상기 소자분리막(65A)은 실리콘산화막과 같이 상기 필라(69)와의 식각선택비를 갖는 막으로 형성되어 있다. 이 경우에, 상기 인산(H3PO4) 용액은 실리콘질화막에 대하여 높은 식각율을 갖는다. 즉, 상기 필라(69)를 선택적으로 식각하는 동안 상기 소자분리막(65A)의 식각손상을 방지할 수 있다. 그 결과, 상기 필라(69)는 선택적으로 식각되어 필라 패턴들(69A)이 형성될 수 있다. 이 경우에, 상기 필라 패턴들(69A)의 상부면은 상기 부유게이트 패턴들(75)의 하부면들보다 아래 레벨에 위치하도록 형성할 수 있다. 또한, 상기 필라 패턴들(69A)의 측벽들 및 하부면은 상기 소자분리막(65A)으로 둘러싸일 수 있다. 이에 더하여, 상기 필라들(69)은 완전히 제거할 수도 있다. 이 경우에, 상기 리세스 영역들(69R) 내에는 상기 소자분리막(65A)이 노출된다.
도 3 및 도 4를 다시 참조하여 제어게이트 전극(85)의 형성 방법을 설명하기 로 한다.
도 2, 도 3 및 도 4를 다시 참조하면, 상기 리세스 영역들(69R)을 갖는 반도체기판(51) 상에 게이트 층간 유전막(83) 및 제어게이트 도전막을 차례로 형성한다. 상기 제어게이트 도전막, 상기 게이트 층간 유전막(83) 및 상기 부유게이트 패턴들(75)을 연속적으로 패터닝하여 상기 활성영역들(61)의 상부를 가로지르는 복수개의 제어게이트 전극들(85)과 아울러서 상기 제어게이트 전극들(85) 및 상기 활성영역들(61) 사이에 개재된 부유게이트들(75A)을 형성한다.
상기 게이트 층간 유전막(83)은 O/N/O막(oxide/nitride/oxide layer), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 하프늄 산화막(HfO2)/알루미늄 산화막(Al2O3) 또는 실리콘산화막(SiO2)/하프늄 산화막(HfO2)/알루미늄 산화막(Al2O3)과 같은 다층막으로 형성할 수 있고, 상기 제어게이트 도전막은 도핑 된 폴리실리콘막 또는 폴리사이드막(polycide layer)으로 형성할 수 있다. 상기 게이트 층간 유전막(83)은 상기 부유게이트 패턴들(75)의 상부면 및 측벽들을 덮도록 형성할 수 있다. 또한, 상기 게이트 층간 유전막(83)은 연장되어 상기 필라 패턴들(69A)의 상부면을 덮을 수도 있다. 상기 필라들(69)이 완전히 제거된 경우, 상기 게이트 층간 유전막(83)은 연장되어 상기 소자분리막(65A) 상을 덮도록 형성될 수 있다.
상기 제어게이트 전극들(85)을 형성하는 동안, 상기 필라 패턴들(69A)의 상부에는 제어게이트 연장부들(control gate extensions; 85A)이 형성된다. 즉, 상기 제어게이트 연장부들(85A)은 상기 부유게이트들(75A) 사이를 관통하여 상기 필라 패턴들(69A)의 상부에 형성되고 상기 제어게이트 전극들(85)에 접속된다. 상기 제어게이트 연장부들(85A)의 하단부들은 상기 부유게이트들(75A)의 하부면들 보다 아래 레벨까지 연장되는 것이 바람직하다. 상기 필라 패턴들(69A)의 상부면 높이를 조절하여 상기 제어게이트 연장부들(85A)의 깊이를 조절할 수 있다. 즉, 상기 필라 패턴들(69A)의 상부면들이 상기 부유게이트들(75A)의 하부면들 보다 아래에 형성된 경우, 상기 제어게이트 연장부들(85A)의 하단부들은 상기 부유게이트들(75A)의 하부면들 보다 아래 레벨까지 연장될 수 있다. 상기 필라들(69)이 완전히 제거된 경우, 상기 제어게이트 연장부들(85A)의 하단부들은 상기 소자분리막(65A) 내로 침투되어 형성될 수 있다.
한편, 상기 활성영역들(61)의 상부를 가로지르도록 스트링 선택라인(SSL) 및 접지 선택라인(GSL)이 당업자에게 잘 알려진 통상의 방법들을 사용하여 형성될 수 있다. 즉, 상기 스트링 선택라인(SSL) 및 상기 접지 선택라인(GSL)은 상기 제어게이트 전극들(85)과 동시에 형성되거나 상기 제어게이트 전극들(85)의 형성 전 또는 후에 형성될 수도 있다. 예를 들면, 상기 스트링 선택라인(SSL) 및 상기 접지 선택라인(GSL)은 차례로 적층된 상기 부유게이트들(75A) 및 상기 제어게이트 전극들(85)로 형성할 수 있다. 상기 스트링 선택라인(SSL) 및 상기 활성영역들(61) 사이에 상기 터널 유전막(73)이 형성될 수 있다. 이 경우에, 상기 터널 유전막(73)은 스트링 선택 트랜지스터의 게이트 유전막 역할을 할 수 있다. 상기 접지 선택 라인(GSL) 및 상기 활성영역들(61) 사이에도 상기 터널 유전막(73)이 형성될 수 있다. 이 경우에, 상기 터널 유전막(73)은 접지 선택 트랜지스터의 게이트 유전막 역할을 할 수 있다.
상기 제어게이트 전극들(85)을 이온주입 마스크들로 사용하여 상기 활성영역들(61) 내로 불순물 이온들을 주입하여 소스/드레인 영역들(SD)을 형성할 수 있다. 상기 소스/드레인 영역들(SD)을 형성하는 동안 도 4에 보여 진 비트라인 불순물 영역들(D) 및 공통소스 영역들(S)이 형성될 수 있다. 상기 비트라인 불순물 영역들(D)은 상기 스트링 선택 트랜지스터들의 드레인 영역들의 역할을 한다. 상기 공통소스 영역들(S)은 상기 접지 선택 트랜지스터들의 소스 영역들의 역할을 한다.
이후, 층간절연막 형성, 드레인 콘택 플러그 형성 및 비트라인 형성과 같은 통상의 제조공정들을 이용하여 상기 낸드 플래시메모리소자를 제조할 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 낸드 플래시메모리소자의 제조방법들을 설명하기 위한 단면도이다. 본 발명의 다른 실시 예에 따른 낸드 플래시메모리소자의 제조방법들은 도 5 내지 도 8에 도시된 실시 예와 동일한 방법으로 상기 활성영역들(61), 상기 터널 유전막들(73), 상기 측벽 산화막들(63), 상기 소자분리막(65A), 상기 필라(69) 및 상기 그루브들(70)을 형성한다. 이하에서는, 서로 다른 방법들만 간략하게 설명하기로 한다.
도 11을 참조하면, 상기 터널 유전막들(73)을 갖는 반도체기판(51) 상에 얇은 부유게이트 도전막(76)을 형성한다. 상기 얇은 부유게이트 도전막(76)은 도핑된 폴리실리콘 막으로 형성할 수 있다. 그 결과, 상기 그루브들(70)의 바닥면들 및 측벽들에 상기 얇은 부유게이트 도전막(76)이 적층되어 부유게이트 그루브(77)가 형성될 수 있다.
도 12를 다시 참조하여 부유게이트(76A) 및 제어게이트 전극(85)의 형성 방법을 설명하기로 한다.
12를 다시 참조하면, 상기 얇은 부유게이트 도전막(76)을 평탄화 시키어 상기 필라(69)의 상부면을 노출시킨다. 상기 평탄화에는 상기 필라(69)를 정지막으로 채택하는 화학기계적 연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다. 그 결과, 상기 그루브들(70) 내에 상기 부유게이트 그루브(77)를 갖는 부유게이트 패턴들이 형성되고, 상기 부유게이트 패턴들은 상기 활성영역들(61)의 상부 폭 보다 넓은 폭을 갖도록 형성될 수 있다.
이후, 도 3 및 도 10을 참조하여 설명된 방법들과 동일한 방법으로 상기 필라 패턴들(69A), 상기 게이트 층간 유전막(83), 상기 제어게이트 전극들(85) 및 상기 제어게이트 연장부들(85A)을 형성할 수 있다. 상기 제어게이트 전극들(85)을 형성하는 동안 상기 부유게이트 패턴들이 함께 패터닝되어 부유게이트들(76A)이 형성될 수 있다. 상기 부유게이트들(76A)의 상부면들에는 상기 부유게이트 그루브(77)가 잔존할 수 있다. 상기 부유게이트 그루브(77) 내에도 상기 게이트 층간 유전막(83) 및 상기 제어게이트 전극들(85)이 연장되어 형성될 수 있다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 노어 플래시메모리소자 및 그 제조방법에도 적용될 수 있다.
상술한 바와 같이 본 발명에 따르면, 복수개의 평행한 활성영역들을 한정하 는 소자분리막이 제공된다. 상기 소자분리막 내에 필라 패턴들이 제공된다. 상기 활성영역들을 가로지르는 제어게이트 전극들이 배치된다. 상기 제어게이트 전극들 및 상기 활성영역들 사이의 교차점들에 상기 활성영역들 보다 큰 폭을 갖는 부유게이트들이 개재된다. 상기 제어게이트 전극들은 상기 부유게이트들 사이를 관통하여 상기 필라 패턴들 상에 배치되는 제어게이트 연장부들을 갖는다. 상기 필라 패턴들의 상부면은 상기 부유게이트들의 하부면 보다 아래 레벨에 배치될 수 있다. 상기 제어게이트 연장부들의 하단부들은 상기 부유게이트들의 하부면들 보다 아래 레벨까지 연장될 수 있다. 즉, 상기 제어게이트 연장부들은 상기 부유게이트들 사이를 관통하여 상기 소자분리막 내로 침투될 수 있다. 이에 따라, 서로 인접한 상기 부유게이트들이 서로 다른 전위들(electric potentials)을 가질지라도, 상기 제어게이트 연장부들은 상기 인접한 부유게이트들 사이의 전위차(potential difference)에 기인하는 전계를 차단시킨다(shield). 다시 말해서, 상기 제어게이트 연장부들은 상기 부유게이트들 사이의 기생 커플링 커패시턴스를 현저히 감소시키는 역할을 할 수 있다. 결과적으로, 인접한 셀 트랜지스터들 간의 상호교란을 방지할 수 있으므로 고집적화 된 플래시메모리소자를 구현할 수 있다.

Claims (26)

  1. 반도체기판의 소정영역에 형성되어 복수개의 평행한 활성영역들을 한정하는 소자분리막;
    상기 활성영역들 상부에 배열되고 상기 활성영역들보다 큰 폭을 갖는 복수개의 부유게이트들;
    상기 소자분리막으로 측벽들 및 하부면이 둘러싸이고 상기 부유게이트들의 하부면들보다 아래 레벨에 배치된 필라 패턴들(pillar pattern); 및
    상기 부유게이트들과 중첩하고 상기 활성영역들의 상부를 가로지르는 복수개의 제어게이트 전극들을 포함하되, 상기 제어게이트 전극들의 각각은 상기 부유게이트들 사이를 관통하고 상기 필라 패턴들의 상부에 배치된 제어게이트 연장부들(control gate extensions)을 구비하는 플래시메모리소자.
  2. 제 1 항에 있어서,
    상기 활성영역들 및 상기 소자분리막 사이에 개재된 측벽 산화막을 더 포함하는 것을 특징으로 하는 플래시메모리소자.
  3. 제 1 항에 있어서,
    상기 활성영역들 및 상기 부유게이트들 사이에 개재된 터널 유전막; 및
    상기 부유게이트들 및 상기 제어게이트 전극들 사이에 개재된 게이트 층간유 전막(inter-gate dielectric layer)을 더 포함하는 것을 특징으로 하는 플래시메모리소자.
  4. 제 1 항에 있어서,
    상기 부유게이트들은 평평한 상부면을 갖는 것을 특징으로 하는 플래시메모리소자.
  5. 제 1 항에 있어서,
    상기 부유게이트들의 상부면들은 부유게이트 그루브(groove)를 갖는 것을 특징으로 하는 플래시메모리소자.
  6. 제 1 항에 있어서,
    상기 제어게이트 연장부들(control gate extensions)의 하단부들은 상기 부유게이트들의 하부면들보다 아래 레벨에 위치하는 것을 특징으로 하는 플래시메모리소자.
  7. 반도체기판의 소정영역에 형성되어 복수개의 평행한 활성영역들을 한정하는 소자분리막;
    상기 활성영역들의 상부를 가로지르도록 배치되고 평면도로부터 보여 질 때 서로 이격된 스트링 선택 라인(string select line) 및 접지 선택 라인(ground select line);
    상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배열되며 단면도로부터 보여 질 때 상기 활성영역들 상부에 배치되고 상기 활성영역들보다 큰 폭을 갖는 복수개의 부유게이트들;
    상기 소자분리막으로 측벽들 및 하부면이 둘러싸이고 상기 부유게이트들의 하부면들보다 아래 레벨에 배치된 필라 패턴들(pillar pattern); 및
    상기 부유게이트들과 중첩하고 상기 활성영역들의 상부를 가로지르는 복수개의 제어게이트 전극들을 포함하되, 상기 제어게이트 전극들의 각각은 상기 부유게이트들 사이를 관통하고 상기 필라 패턴들의 상부에 배치된 제어게이트 연장부들(control gate extensions)을 구비하는 낸드 플래시메모리소자.
  8. 제 7 항에 있어서,
    상기 활성영역들 및 상기 소자분리막 사이에 개재된 측벽 산화막을 더 포함하는 것을 특징으로 하는 낸드 플래시메모리소자.
  9. 제 7 항에 있어서,
    상기 활성영역들 및 상기 부유게이트들 사이에 개재된 터널 유전막; 및
    상기 부유게이트들 및 상기 제어게이트 전극들 사이에 개재된 게이트 층간유전막(inter-gate dielectric layer)을 더 포함하는 것을 특징으로 하는 낸드 플래시메모리소자.
  10. 제 7 항에 있어서,
    상기 부유게이트들 사이의 상기 활성영역들 내에 형성된 소스/드레인 영역들을 더 포함하는 것을 특징으로 하는 낸드 플래시메모리소자.
  11. 제 7 항에 있어서,
    상기 부유게이트들은 평평한 상부면을 갖는 것을 특징으로 하는 낸드 플래시메모리소자.
  12. 제 7 항에 있어서,
    상기 부유게이트들의 상부면들은 부유게이트 그루브(groove)를 갖는 것을 특징으로 하는 낸드 플래시메모리소자.
  13. 제 7 항에 있어서,
    상기 제어게이트 연장부들(control gate extensions)의 하단부들은 상기 부유게이트들의 하부면들 보다 아래 레벨에 위치하는 것을 특징으로 하는 낸드 플래시메모리소자.
  14. 반도체기판 상에 복수개의 평행한 트렌치 마스크 패턴들을 형성하고,
    상기 트렌치 마스크 패턴들을 식각 마스크로 사용하여 상기 반도체기판을 식 각하여 복수개의 평행한 활성영역들을 한정하는 트렌치 영역을 형성하고,
    상기 트렌치 영역을 채우는 소자분리막 및 필라(pillar)를 형성하되, 상기 필라(pillar)의 측벽들 및 하부면은 상기 소자분리막으로 둘러싸이고,
    상기 트렌치 마스크 패턴들을 제거하여 상기 활성영역들을 노출시키는 그루브들을 형성하고,
    상기 그루브들을 채우는 절연된 부유게이트 패턴들을 형성하고,
    상기 필라를 선택적으로 식각하여 상기 부유게이트 패턴들 사이에 리세스 영역들을 형성하고,
    상기 리세스 영역들을 갖는 반도체기판 상에 게이트 층간 유전막 및 제어게이트 도전막을 차례로 형성하고,
    상기 제어게이트 도전막, 상기 게이트 층간 유전막 및 상기 부유게이트 패턴들을 연속적으로 패터닝 하여 상기 활성영역들의 상부를 가로지르는 복수개의 제어게이트 전극들과 아울러서 상기 제어게이트 전극들 및 상기 활성영역들 사이에 개재된 부유게이트들을 형성하되, 상기 제어게이트 전극들의 각각은 상기 부유게이트들 사이를 관통하는 제어게이트 연장부들(control gate extensions)을 갖도록 형성되는 것을 포함하는 플래시메모리소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 트렌치 마스크 패턴들의 각각은 적어도 완충막 패턴 및 화학기계적 연마 저지 패턴을 차례로 적층시키어 형성하는 것을 특징으로 하는 플래시메모리소자 의 제조방법.
  16. 제 15 항에 있어서,
    상기 완충막 패턴은 실리콘산화막으로 형성하고, 상기 화학기계적 연마 저지 패턴은 폴리 실리콘 층으로 형성하는 것을 특징으로 하는 플래시메모리소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 화학기계적 연마 저지 패턴 상에 하드 마스크 패턴을 형성하는 것을 더 포함하는 플래시메모리소자의 제조방법.
  18. 제 15 항에 있어서,
    상기 소자분리막 및 상기 필라(pillar)를 형성하는 것은
    상기 트렌치 마스크 패턴들을 감싸며 상기 트렌치 영역 내벽을 덮는 절연막을 형성하고,
    상기 트렌치 영역을 완전히 채우며 상기 반도체기판 전면상을 덮는 필라층(pillar layer)을 형성하고,
    상기 화학기계적 연마 저지 패턴의 상부면이 노출될 때까지 상기 필라층(pillar layer) 및 상기 절연막을 평탄화 시키는 것을 포함하는 플래시메모리소자의 제조방법.
  19. 제 14 항에 있어서,
    상기 필라(pillar)는 상기 소자분리막에 대하여 식각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 플래시메모리소자의 제조방법.
  20. 제 14 항에 있어서,
    상기 필라(pillar)는 실리콘질화막으로 형성하는 것을 특징으로 하는 플래시메모리소자의 제조방법.
  21. 제 14 항에 있어서,
    상기 필라(pillar)의 하단부는 상기 활성영역들의 상부면들보다 아래 레벨에 위치하도록 형성하는 것을 특징으로 하는 플래시메모리소자의 제조방법.
  22. 제 15 항에 있어서,
    상기 그루브들을 형성하는 것은
    상기 화학기계적 연마 저지 패턴을 선택적으로 제거하여 상기 완충막 패턴을 노출시키고,
    상기 완충막 패턴 및 상기 소자분리막을 등방성 식각하여 상기 활성영역들을 노출시키는 것을 포함하는 플래시메모리소자의 제조방법.
  23. 제 14 항에 있어서,
    상기 절연된 부유게이트 패턴들을 형성하는 것은
    상기 노출된 활성영역들 상에 터널 유전막을 형성하고,
    상기 터널 유전막을 갖는 반도체기판 상에 상기 그루브들을 채우는 부유게이트 도전막을 형성하고,
    상기 필라(pillar)의 상부면이 노출될 때까지 상기 부유게이트 도전막을 평탄화 시키는 것을 포함하는 플래시메모리소자의 제조방법.
  24. 제 14 항에 있어서,
    상기 부유게이트 패턴들 사이에 리세스 영역들을 형성하는 것은
    상기 필라를 습식식각 공정을 이용하여 선택적으로 식각하여 상기 부유게이트 패턴들의 하부면들보다 아래 레벨에 위치하는 필라 패턴들(pillar pattern)을 형성하는 것을 포함하는 플래시메모리소자의 제조방법.
  25. 제 14 항에 있어서,
    상기 부유게이트 패턴들 사이에 리세스 영역들을 형성하는 것은
    상기 필라를 습식식각 공정을 이용하여 완전히 제거하는 것을 특징으로 하는 플래시메모리소자의 제조방법.
  26. 제 14 항에 있어서,
    상기 제어게이트 연장부들(control gate extensions)의 하단부들은 상기 부유게이트들의 하부면들보다 아래 레벨에 위치하도록 형성하는 것을 특징으로 하는 플래시메모리소자의 제조방법.
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