KR101132302B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 필라형 액티브 패턴의 쓰러짐 현상을 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판을 식각하여 필라(Pillar)형 액티브 패턴을 형성하는 단계; 상기 필라형 액티브 패턴 사이의 반도체 기판 내에 비트 라인을 형성하는 단계; 상기 비트 라인 및 필라형 액티브 패턴을 덮도록 절연막을 형성하는 단계; 상기 비트 라인 상부의 절연막 부분에 대해 트렌치 형성을 위한 1차 식각을 수행하는 단계; 상기 1차 식각이 수행된 절연막 상에 라이너 절연막을 형성하는 단계; 및 상기 비트 라인 상부의 라이너 절연막과 절연막 부분, 비트 라인 및 그 아래의 반도체 기판 부분에 2차 식각을 수행하여 트렌치를 형성하는 단계;를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 필라형 액티브 패턴의 쓰러짐 현상을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 단위 셀 면적의 감소에 대응하여, 트랜지스터, 비트 라인, 워드 라인, 캐패시터의 스토리지 노드 콘택을 위한 매몰 콘택을 한정된 면적 위에 형성하기 위한 다양한 방법이 연구되고 있다. 그 중 하나의 방법으로서 접합 영역을 활성 영역 내에 상하로 배치시켜서 반도체 기판 내에서 수직형 채널을 갖는 트랜지스터(이하, 수직형 트랜지스터)를 구비한 반도체 소자가 제안되었다.
상기 수직형 트랜지스터는 반도체 기판의 표면 상에 형성된 필라(Pillar)형 액티브 패턴의 측벽을 감싸도록 게이트를 형성하고, 상기 게이트를 중심으로 하여 상기 필라형 액티브 패턴의 상하부에 각각 접합 영역을 형성함으로써, 반도체 기판의 주면에 대하여 수직형 채널을 갖는 수직형 트랜지스터가 형성된다. 그러므로, 트랜지스터의 면적을 감소시키더라도 채널 길이에 구애받지 않는다.
이하에서는, 종래 기술에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조방법에 대해 간략하게 설명하도록 한다.
반도체 기판 상에 패드 산화막과 패드 질화막을 차례로 증착하고, 상기 패드 질화막과 패드 산화막을 식각 마스크로 이용해서 반도체 기판 부분을 소정 깊이만큼 식각하여 필라형 액티브 패턴을 형성한다. 상기 필라형 액티브 패턴 하단부의 측벽에 게이트 절연막과 게이트 도전막으로 이루어진 게이트를 형성한다. 그런 다음, 상기 필라형 액티브 패턴이 형성된 반도체 기판의 표면 내에 상기 게이트와 콘택하는 접합 영역을 형성하고, 상기 필라형 액티브 패턴 사이의 반도체 기판 부분 표면 내에 매몰 비트 라인을 형성한다.
상기 매몰 비트 라인이 형성된 반도체 기판의 결과물 상에 상기 필라형 액티브 패턴 사이의 공간을 매립하도록 절연막을 형성한다. 상기 필라형 액티브 패턴 사이에 형성된 절연막 부분을 상기 매몰 비트 라인이 노출되도록 식각한 후, 상기 노출된 매몰 비트 라인의 중앙 부분 및 그 아래의 반도체 기판 부분을 식각하여 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치를 매립하도록 소자 분리용 절연막을 형성한다.
한편, 반도체 소자의 고집적화 추세에 따라 미세해진 필라형 액티브 패턴 사이의 공간을 용이하게 매립하기 위해, 상기 절연막으로서, 갭-필(Gap-Fill) 특성이 우수한 SOD(Spin-On Dielectric)막을 적용하는 방법이 제안된 바 있다. 하지만, 상기 SOD막은 유동성 절연막이므로 막의 경화를 위한 후속 열처리를 필요로 하며, 상기 열처리시 SOD막의 부피가 수축하여 인장 응력(Tensile Stress)가 유발된다.
이 때문에, 전술한 종래 기술은 상기 절연막 부분의 식각시 상기 필라형 액티브 패턴 양측에 서로 다른 두께의 절연막이 잔류하게 되면, 상기 잔류된 절연막에 의해 상기 필라형 패턴 양측에 서로 다른 크기의 인장 응력이 인가된다. 그 결과, 이러한 서로 다른 크기의 인장 응력에 의해 필라형 액티브 패턴이 기울어지거나, 이러한 기울어짐이 더욱 심화되어 상기 필라형 액티브 패턴의 쓰러짐 현상이 유발된다.
도 1은 종래의 문제점을 보여주는 반도체 소자의 사진이다.
도시된 바와 같이, 상기 필라형 액티브 패턴의 측벽에 서로 다른 두께의 절연막이 잔류하면, 상기 절연막에 의해 상기 필라형 액티브 패턴에 서로 다른 크기의 인장 응력이 인가되고, 이로 인해, 필라형 패턴의 쓰러짐 현상이 유발되는 것이다.
본 발명은 필라형 액티브 패턴의 쓰러짐 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판을 식각하여 필라(Pillar)형 액티브 패턴을 형성하는 단계; 상기 필라형 액티브 패턴 사이의 반도체 기판 내에 비트 라인을 형성하는 단계; 상기 비트 라인 및 필라형 액티브 패턴을 덮도록 절연막을 형성하는 단계; 상기 비트 라인 상부의 절연막 부분에 대 해 트렌치 형성을 위한 1차 식각을 수행하는 단계; 상기 1차 식각이 수행된 절연막 상에 라이너 절연막을 형성하는 단계; 및 상기 비트 라인 상부의 라이너 절연막과 절연막 부분, 비트 라인 및 그 아래의 반도체 기판 부분에 2차 식각을 수행하여 트렌치를 형성하는 단계;를 포함한다.
상기 필라형 액티브 패턴을 형성하는 단계 후, 그리고, 상기 비트 라인을 형성하는 단계 전, 상기 필라형 액티브 패턴 하단부의 측벽에 게이트를 형성하는 단계;를 더 포함한다.
상기 비트 라인을 형성하는 단계 후, 그리고, 상기 절연막을 형성하는 단계 전, 상기 비트 라인, 상기 게이트를 포함한 필라형 액티브 패턴 및 반도체 기판의 표면 상에 캡핑막을 형성하는 단계;를 더 포함한다.
상기 캡핑막은 질화막을 포함한다.
상기 절연막은 SOD(Spin-On Dielectric)막을 포함한다.
상기 1차 식각을 수행하는 단계는, 상기 절연막이 상기 비트 라인 상부에 일부 두께가 잔류되도록 수행한다.
상기 라이너 절연막은 라이너 산화막을 포함한다.
상기 라이너 산화막은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방식으로 형성한다.
상기 라이너 절연막은 30～200Å의 두께를 갖도록 형성한다.
상기 트렌치를 형성하는 단계 후, 상기 트렌치를 매립하도록 소자 분리용 절연막을 형성하는 단계;를 더 포함한다.
본 발명은 소자 분리용 트렌치를 형성하기 전에 SOD막의 일부 두께를 식각하고 식각된 SOD막 상에 지지용 라이너 산화막을 형성함으로써, 상기 SOD막에 의해 유발되는 필라형 액티브 패턴의 기울어짐 및 쓰러짐 현상을 방지할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(200) 상에 패드 산화막(202)과 패드 질화막(204)을 차례로 형성한 다음, 상기 패드 질화막(204)과 패드 산화막(202)을 패터닝하여 상기 반도체 기판(200)의 일부를 노출시키는 마스크 패턴(MK)을 형성한다. 상기 마스크 패턴(MK)에 의해 노출된 반도체 기판(200) 부분을 식각하여 상부 필라(P1)를 형성한다. 상기 상부 필라(P1)는, 예컨대, 비등방성 식각 공정으로 형성한다.
상기 마스크 패턴(MK) 및 상부 필라(P1)의 측벽에 스페이서(도시안됨)를 형성한 후, 상기 스페이서 및 마스크 패턴(MK)을 식각 마스크로 노출된 반도체 기판(200) 부분을 식각하여 하부 필라(P2)를 형성한다. 상기 하부 필라(P2)는, 예컨대, 등방성 식각 공정으로 형성한다. 그 결과, 반도체 기판(200)의 표면 상에 상부 필라(P1)와 하부 필라(P2)를 포함하는 필라형 액티브 패턴(P)이 형성된다.
도 2b를 참조하면, 상기 필라형 액티브 패턴(P)을 포함하는 반도체 기판(200)의 표면 상에 게이트 절연막(206)을 형성한 후, 상기 게이트 절연막(206) 상에 상기 필라형 액티브 패턴(P) 사이의 공간을 매립하도록 게이트 도전막(208)을 형성한다. 상기 게이트 도전막(208)은, 예컨대, 폴리실리콘막을 포함한다. 그리고 나서, 상기 게이트 도전막(208)을 식각하여 상기 하부 필라(P2)의 측벽에 게이트(210)를 형성한다. 상기 게이트(210)는, 바람직하게, 상기 하부 필라(P2)의 측벽을 감싸는 환형으로 형성한다.
도 2c를 참조하면, 상기 게이트(210)를 포함한 필라형 액티브 패턴(P) 사이의 반도체 기판(200) 표면 내에 매몰 비트 라인(212)을 형성한다. 상기 매몰 비트 라인(212)은, 예컨대, 이온주입 공정으로 형성하며, 바람직하게, 반도체 기판(200)의 표면 내에서 일 방향으로 연장하도록 형성한다.
도 2d를 참조하면, 상기 게이트(210)를 포함한 필라형 액티브 패턴(P) 및 상기 매몰 비트 라인(212)이 형성된 반도체 기판(200)의 표면 상에 캡핑막(214)을 형성한다. 상기 캡핑막(214)은, 예컨대, 질화막으로 형성하며, 상기 질화막은, 바람직하게, LP-CVD 방식으로 형성한다.
다음으로, 상기 캡핑막(214) 상에 상기 필라형 액티브 패턴(P) 사이의 공간을 매립하도록 절연막(216)을 형성한다. 상기 절연막(216)은 갭-필(Gap-Fill) 특성이 우수한 유동성 절연막, 예컨대, SOD(Spin-On Dielectric)막으로 형성하며, 상기 SOD막의 형성은 막의 경화를 위한 열처리 과정을 수반한다. 이때, 상기 열처리 과정시 상기 절연막(216)은 인장 응력을 가질 수도 있다.
도 2e를 참조하면, 상기 마스크 패턴(MK) 상부의 상기 절연막(216) 상에 감광막 패턴(도시안됨)을 형성한다. 상기 감광막 패턴을 식각 마스크로 상기 매몰 비트 라인(212) 상부의 절연막(216) 부분을 1차 식각한 다음, 상기 감광막 패턴을 제거한다. 이때, 상기 1차 식각은 상기 매몰 비트 라인(212) 상부에 상기 절연막(216)의 일부 두께가 잔류되도록 수행한다.
도 2f를 참조하면, 상기 1차 식각된 절연막(216) 상에 라이너 절연막, 예컨대, 라이너 산화막(218)을 형성한다. 상기 라이너 산화막(218)은, 예컨대, LP-CVD 방식으로 형성하며, 바람직하게, 30～200Å의 두께를 갖도록 형성한다. 여기서, 상기 라이너 산화막(218)은 상기 절연막(216)의 인장 응력을 상쇄시키는 역할을 한다.
도 2g를 참조하면, 상기 매몰 비트 라인(212) 상부에 형성된 라이너 산화막(218), 절연막(216), 캡핑막(214) 및 그 아래의 매몰 비트 라인(212) 중앙 부분과 반도체 기판(200) 부분을 식각하여 소자 분리용 트렌치(T)를 형성한다.
이때, 상기 식각 후에 상기 필라형 액티브 패턴(P)의 측벽에 서로 다른 두께의 절연막(216)이 잔류되어 필라형 액티브 패턴(P)의 양측에 서로 다른 크기의 인장 응력이 인가될 수도 있으나, 본 발명의 실시예에서는, 상기 라이너 산화막(218)이 절연막(216)의 인장 응력을 상쇄시키는 역할을 하므로 상기 인장 응력으로 인한 필라형 액티브 패턴(P)의 쓰러짐 현상을 방지할 수 있다.
자세하게, 상기 절연막(216)에 의해 상기 필라형 액티브 패턴(P)에 200～300MPa의 인장 응력이 인가되지만, 상기 라이너 절연막(218)에 의해 상기 필라형 액티브 패턴(P)에 -200MPa의 압축 응력(Compressive Stress)가 인가된다. 따라서, 상기 절연막(216)에 의한 인장 응력과 상기 라이너 산화막(218)에 의한 압축 응력은 서로 상쇄 가능하므로, 상기 필라형 액티브 패턴(P)에 인가되는 인장 응력을 최소화할 수 있으며, 이를 통해, 본 발명은 상기 절연막(216)의 인장 응력에 의해 유발되는 필라형 액티브 패턴(P)의 기울어짐 및 쓰러짐 현상을 방지할 수 있다.
도 2h를 참조하면, 상기 소자 분리용 트렌치(T)를 매립하도록 소자 분리용 절연막(220)을 형성한 후, 상기 소자 분리용 절연막(220)의 표면을 평탄화한다. 상기 평탄화는, 예컨대, CMP(Chemical Mechanical Polishing) 공정으로 수행하며, 상기 CMP 공정은, 바람직하게, 상기 라이너 산화막(218)의 상부로 200～400Å의 소자 분리용 절연막(220)이 잔류되도록 수행한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 본 발명의 실시예는, 절연막을 1차 식각한 후에 라이너 산화막을 형성하고, 그리고 나서, 상기 라이너 산화막과 절연막을 식각한다. 그 결과, 본 발명은 상기 절연막의 인장 응력이 상기 라이너 산화막의 압축 응력에 의해 상쇄되어, 상기 절연막에 의해 필라형 액티브 패턴에 인가되는 인장 응력을 최소화할 수 있다.
따라서, 본 발명은 상기 절연막의 인장 응력이 상기 라이너 산화막의 압축 응력에 의해 상쇄될 수 있으며, 이를 통해, 본 발명은 상기 절연막의 인장 응력에 의해 유발되는 필라형 액티브 패턴의 기울어짐 및 쓰러짐 현상을 효과적으로 방지 할 수 있다.
도 3은 본 발명의 효과를 설명하기 위한 반도체 소자의 사진이다.
도시된 바와 같이, 필라형 액티브 패턴의 측벽에 서로 다른 두께의 절연막이 잔류하여(A 부분) 필라형 액티브 패턴에 서로 다른 크기의 인장 응력이 인가되더라도, 상기 절연막의 인장 응력이 라이너 산화막의 압축 응력에 의해 상쇄되어 최소화되었다. 그러므로, 본 발명은 상기 절연막의 인장 응력에 의해 유발되는 상기 필라형 액티브 패턴의 쓰러짐 현상을 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래의 문제점을 보여주는 반도체 소자의 사진.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 효과를 설명하기 위한 반도체 소자의 사진.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 202 : 패드 산화막
204 : 패드 질화막 MK : 마스크 패턴
P1 : 상부 필라 P2 : 하부 필라
P : 필라형 액티브 패턴 206 : 게이트 절연막
208 : 게이트 도전막 210 : 게이트
212 : 매몰 비트 라인 214 : 캡핑막
216 : 절연막 218 : 라이너 산화막
T : 소자 분리용 트렌치 220 : 소자 분리용 절연막
Claims (10)
- 반도체 기판을 식각하여 필라(Pillar)형 액티브 패턴을 형성하는 단계;상기 필라형 액티브 패턴 사이의 반도체 기판 내에 비트 라인을 형성하는 단계;상기 비트 라인 및 필라형 액티브 패턴을 덮도록 절연막을 형성하는 단계;상기 비트 라인 상부의 절연막 부분에 대해 트렌치 형성을 위한 1차 식각을 수행하는 단계;상기 1차 식각이 수행된 절연막 상에 라이너 절연막을 형성하는 단계; 및상기 비트 라인 상부의 라이너 절연막과 절연막 부분, 비트 라인 및 그 아래의 반도체 기판 부분에 2차 식각을 수행하여 트렌치를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 필라형 액티브 패턴을 형성하는 단계 후, 그리고, 상기 비트 라인을 형성하는 단계 전,상기 필라형 액티브 패턴 하단부의 측벽에 게이트를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,상기 비트 라인을 형성하는 단계 후, 그리고, 상기 절연막을 형성하는 단계 전,상기 비트 라인, 상기 게이트를 포함한 필라형 액티브 패턴 및 반도체 기판의 표면 상에 캡핑막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 있어서,상기 캡핑막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 절연막은 SOD(Spin-On Dielectric)막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 1차 식각을 수행하는 단계는, 상기 절연막이 상기 비트 라인 상부에 일부 두께가 잔류되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 라이너 절연막은 라이너 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 라이너 산화막은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 라이너 절연막은 30～200Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 트렌치를 형성하는 단계 후,상기 트렌치를 매립하도록 소자 분리용 절연막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Citations (4)
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| KR19990063147A (ko) * | 1997-12-17 | 1999-07-26 | 피터 토마스 | 메모리 셀 장치, 그 제조 방법 및 그 작동 방법 |
| KR19990088580A (ko) * | 1998-05-28 | 1999-12-27 | 포만 제프리 엘 | 5평방동적랜덤액세스메모리셀및그제조방법 |
| KR20060072688A (ko) * | 2004-12-23 | 2006-06-28 | 삼성전자주식회사 | 필라 패턴을 갖는 플래시메모리소자 및 그 제조방법 |
| KR20070032048A (ko) * | 2004-08-24 | 2007-03-20 | 미크론 테크놀로지,인코포레이티드 | 반도체 구조 및 반도체 구조 제작 방법 |
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2008
- 2008-03-07 KR KR1020080021594A patent/KR101132302B1/ko not_active IP Right Cessation
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