KR19990063147A - 메모리 셀 장치, 그 제조 방법 및 그 작동 방법 - Google Patents

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Abstract

메모리 셀 장치는 반도체 기판내에 다수의 메모리 셀을 포함한다. 메모리 셀은 비트 라인과 메모리 소자 사이에 접속된 적어도 하나의 선택 트랜지스터를 포함한다. 메모리 셀은 제 1 워드 라인 및 제 2 워드 라인을 통해 트리거될 수 있다. 상기 제 1 워드 라인과 제 2 워드 라인은 교차한다. 메모리 셀 장치는 특히 DRAM-장치이다.

Description

메모리 셀 장치, 그 제조 방법 및 그 작동 방법
본 발명의 메모리 셀 장치, 그 제조 방법 및 그 작동 방법에 관한 것이다.
메모리 셀 장치, 특히 DRAM-장치, ROM-장치, EPROM-장치 및 EEPROM-장치는 대개 매트릭스형으로 배치된 다수의 메모리 셀을 포함한다. 개별 메모리 셀은 각각 비트 라인 및 워드 라인을 통해 트리거될 수 있다. 메모리 셀은 정보가 저장되는 메모리 소자를 포함한다. 정보의 저장은 예컨대 메모리 커패시터에 저장된 전하를 통해, 부동 게이트에 저장된 전하를 통해 또는 트랜지스터의 특성, 예컨대 차단 전압을 통해, 또는 비트 라인에 대한 도전 접속의 존재 여부를 통해 이루어진다.
정보의 독출을 위해 개별 메모리 셀이 순차적으로 관련 워드 라인 및 비트 라인을 통해 트리거되고 정보가 전압값 또는 전류값으로 독출된다(참고: 예컨대 Y. Nakagome 등저, IEEE Journal of Solid-State Circuits, 26권, 4호, 1991, 페이지 465 내지 470). 전류 평가는 판독 속도면에서 전압 평가 보다 낫지만, 높은 회로 비용을 필요로 한다. 판독 과정의 가속을 위해 다수의, 예컨대 256개의 메모리 셀이 하나의 셀 블록으로 통합된다. 이 경우, 개별 셀 블록은 병렬로 독출된다. 그러나, 개별 셀 블록에서 독출 과정은 여전히 순차적으로 이루어진다.
전기적으로 기록 가능한 메모리 셀 장치, 예컨대 DRAM-셀 장치 또는 EEPROM-장치에서 정보의 기록을 위해 각각의 메모리 셀이 마찬가지로 관련 비트 라인 및 워드 라인을 통해 트리거된다. 동시에, 기록될 정보에 상응하는 전압 레벨이 비트라인에 제공된다. 정보의 기록은 모든 메모리 셀에서 순차적으로 이루어진다. 이 경우, 비트 라인은 전압 상태 마다 충방전되어야 한다. 이것은 특히 이동 장치, 예컨대 이동 전화, 노트북-컴퓨터, 데이터 베이스 컴퓨터 또는 PDA(personal digital assistant)에 메모리 셀 장치를 사용하는 경우 장애로 감지되는 전력 소비를 수반한다.
또한, DRAM-장치에서는 저장된 정보가 규칙적인 시간 간격으로 다시 리프레시되어야 한다는 문제가 있다. 이것을 위해, 정보가 먼저 순차적으로 메모리 셀로부터 독출된 다음, 다시 기록된다. 여기서도 바람직하지 않은 전력 소비가 나타난다.
DRAM-장치에서 다른 문제점은 메모리 세대 마다 메모리 밀도가 점점 증가한다는 것이다. 이것은 보다 높은 패킹 밀도를 필요로 한다. 즉, 메모리 셀 당 장소가 감소된다. 독일 특허 제 19 519 160 C1호에는 4F2의 메모리 셀 면적으로 제조될 수 있는 DRAM-셀 장치가 공지되어 있다. 여기서, F는 각각의 기술로 제조 가능한 구조물의 최소 크기이다. 메모리 셀 당 하나의 버티컬 MOS-트랜지스터가 제공된다. 상기 트랜지스터의 제 1 소오스/드레인 영역은 메모리 커패시터의 메모리 노드에 접속되고, 그것의 채널 영역은 게이트 전극에 의해 링형으로 둘러싸이며 그것의 제 2 소오스/드레인 영역은 매립 비트 라인에 접속된다. 워드 라인을 따라 인접한 버티컬 MOS-트랜지스터의 게이트 전극은 서로 인접하며 공통으로 워드 라인을 형성한다.
본 발명의 목적은 개선된 방식으로 트리거 가능한 메모리 셀 장치를 제공하는 것이다. 특히 기가-비트 세대에 필요한 메모리 밀도를 가진 메모리 셀 장치를 제공해야 한다. 본 발명의 또다른 목적은 상기 메모리 셀 장치의 제조 방법 및 작동 방법을 제공하는 것이다.
도 1은 제 1 트렌치 마스크를 가진 반도체 기판의 단면도.
도 2는 제 1 트렌치 에칭 후, 반도체 기판의 단면도.
도 3은 제 2 트렌치 마스크의 형성 후, 반도체 기판의 단면도.
도 4는 도 3의 IV-IV 선을 따른 단면도.
도 5는 제 2 트렌치 에칭 후, 도 4에 도시된 단면도.
도 6은 제 1 유전층 및 제 1 도전층의 형성 후, 도 3에 도시된 단면도.
도 7은 도 6의 VII-VII 선을 따른 단면도.
도 8은 제 1 워드 라인, 제 2 유전층 및 제 2 워드 라인의 형성 후, 도 6에 도시된 반도체 기판의 단면도.
도 9는 도 8의 IX-IX 선을 따른 단면도.
도 10은 제 1 n+-도핑 영역 및 제 2 n+-도핑 영역의 형성 후 그리고 중간 산화물층의 증착, 콘택의 개방 후, 그리고 커패시터 유전체 및 커패시터 플레이트의 형성 후, 도 8에 도시된 단면도.
도 11은 도 10의 XI-XI 선을 따른 단면도.
도 12는 도 10 및 도 11의 XII-XII 선을 따른 단면도.
도 13은 제 1 트렌치의 형성 후, 반도체 기판의 단면도.
도 14는 질화물 스페이서를 제 1 트렌치의 에지에 형성하고 SiO2-구조물로 제 1 트렌치를 채운 후, 도 13에 도시된 반도체 기판의 단면도.
도 15는 제 2 트렌치의 형성 후, 도 14의 XV-XV 선을 따른 반도체 기판의 단면도.
도 16은 제 2 절연 구조물로 덮힌, 제 1 게이트 유전체 및 제 1 워드 라인의 형성 후, 도 14에 도시된 반도체 기판의 단면도.
도 17은 도 16의 XVII-XVII 선을 따른 반도체 기판의 단면도.
도 18은 제 2 보조 구조물을 형성하기 위한 선택 에피택시 후, 도 16에 도시된 단면도.
도 19는 도 18의 XIX-XIX 선을 따른 단면도.
도 20은 제 1 보조 구조물의 백에칭, 제 2 게이트 유전체, 제 2 워드 라인 및 제 3 절연 구조물의 형성후, 그리고 주입 후, 도 18에 도시된 단면도.
도 21는 도 20의 XXI-XXI 선을 따른 단면도.
도 22는 커패시터 유전체 및 커패시터 플레이트의 형성 후, 도 20에 도시된 단면도.
도 23은 도 22의 XXIII-XXIII 선에 따른 단면도.
도 24는 도 22의 XIV-XIV 선에 따른 단면도.
도 25는 제 1 워드 라인 및 제 2 워드 라인을 가진 메모리 셀 장치내로 정보를 기록하기 위한 회로의 회로도.
도 26은 제 1 워드 라인, 제 2 워드 라인 및 스트립형 매립 비트 라인을 가진 메모리 셀 장치의 독출을 위한 회로의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
11, 27: 메인 표면 12: p-도핑 기판 바디
13: n+-도핑 실리콘층 13': 비트 라인
14, 23: 제 1 p-도핑 실리콘층 15, 25: 제 2 p-도핑 실리콘층
16, 28: 제 1 트렌치 마스크 17, 29: 제 1 트렌치
18, 120: SiO2-층 18': 제 2 트렌치 마스크
18'', 211: 제 1 절연 구조물 19: 포토레지스트 마스크
21: SOI-기판 22: 제 1 n+-도핑 실리콘층
24: 제 2 n+-도핑 실리콘층 26: 제 3 n+-도핑 실리콘층
110, 212: 제 2 트렌치 111: 제 1 유전층
111': 제 1 게이트 유전체 112: 도전층
112', 214: 제 1 워드 라인 113, 215: 제 2 절연 구조물
114: 제 2 유전층 115, 218: 제 2 워드 라인
116: 스트립형 실리콘 질화물 구조물
117, 210: 실리콘 질화물 스페이서
118: 제 1 n+-도핑 영역 119: 제 2 n+-도핑 영역
121, 220: 메모리 노드 122, 221: 커패시터 유전체
123, 222: 커패시터 플레이트 190: SiO2-스페이서
213: 제 1 게이트 산화물 216: 실리콘 구조물
217: 제 2 게이트 산화물 219: 제 3 절연 구조물
상기 목적은 본 발명에 따른 메모리 셀 장치, 그 제조 방법 및 그 작동 방법에 의해 달성된다. 본 발명의 바람직한 실시예는 청구범위 종속항에 제시된다.
하나의 반도체 기판은 다수의 메모리 셀을 포함한다. 메모리 셀은 각각 반도체 기판의 메인 표면에 대해 수직인 적어도 하나의 선택 트랜지스터를 포함한다. 상기 선택 트랜지스터는 메모리 소자에 접속된다. 바람직하게는 선택 트랜지스터가 비트 라인과 메모리 소자 사이에 접속된다. 그러나, 비트 라인이 달리 접속될 수도 있다. 메모리 셀은 제 1 워드 라인 및 제 2 워드 라인을 통해 트리거될 수 있고, 상기 제 1 워드 라인과 제 2 워드 라인은 교차한다. 메모리 셀의 트리거링은 제 1 워드 라인 및 제 2 워드 라인을 통해서만 이루어진다. 이로 인해, 비트 라인이 병렬로 독출될 수 있다.
전기적으로 기록 가능한 메모리 셀 장치의 경우, 메모리 셀은 마찬가지로 제 1 워드 라인 및 제 2 워드 라인을 통해 트리거된다. 비트 라인은 정보에 상응하는 전압 레벨의 인가를 위해서만 사용되고 트리거를 위해서는 사용되지 않는다. 따라서, 미리 주어진 전압 레벨에 상응하는 정보의 기록을 위해 모든 비트 라인에 미리 주어진 전압 레벨이 제공될 수 있다. 제 1 워드 라인 및 제 2 워드 라인을 통해 관련 정보가 저장된 메모리 셀이 트리거된다. 이것은 하나의 클록내에 모든 상응하는 메모리 셀에 기록된다. 따라서, 디지탈 정보를 기록하는데 2개의 과정이면 충분하다: 첫번째 과정은 1의 병렬 기록이고 두번째 과정은 0의 병렬 기록이다. 이로 인해, 기록 과정이 선행 기술에 비해 현저히 가속된다. 또한, 비트 라인이 상이한 정보의 수에 상응하는 정도로만 자주 충방전되면 된다. 디지탈 정보의 경우, 비트 라인은 2번만 충방전되면 된다. 이로 인해, 전력 소비가 감소된다.
DRAM-장치의 경우, 비트 라인은 정보의 리프레시를 위해서도 사용된다. 바람직하게는, 저장된 정보가 기록 레지스터를 통해 독출된다. 기록 레지스터에 저장된 데이터 워드는 후속해서 제 1 워드 라인 및 제 2 워드 라인의 트리거를 위해사용되고, 비트 라인이 각각의 전압 레벨에 놓인다.
비트 라인의 필요한 충방전 과정의 수가 선행 기술에 비해 현저히 감소되기 때문에, 기록할 때 및 정보를 리프레시할 때 전력 소비가 현저히 감소된다.
반도체 기판으로는 단결정 실리콘 기판 또는 SOI-기판의 단결정 실리콘층이 특히 적합하다.
메모리 소자로는 메모리 셀 장치에 통상적으로 사용되는 모든 메모리 소자가 적합하다. 특히, ROM-장치에 자주 사용되는 바와 같은, 상이한 전기적 특성을 가진 MOS-트랜지스터를 포함하는 메모리소자가 적합하고, ROM-장치에 사용되는 바와 같은 라인 브레이크 다운, 퓨즈, 부동 게이트를 가진 MOS-트랜지스터 및 메모리 커패시터가 적합하다.
메모리 셀 장치를 DRAM-장치로 형성하는 것도 본 발명의 범주에 속한다. 이 경우에는 정보의 판독 및 기록시 보다 신속한 데이터 액세스의 장점 및 정보의 기록 및 리프레시시 보다 적은 전력 소비의 장점이 이용될 수 있다. DRAM-장치에서 메모리 소자는 바람직하게는 메모리 커패시터로 형성된다. 상기 메모리 커패시터는 반도체 기판내에 특히 트렌치 커패시터로서 또는 반도체 기판의 메인 표면에 또는 반도체 기판의 메인 표면의 상부에 특히 스택 커패시터로서 구현될 수 있다. 커패시터 유전체로는 통상의 메모리 유전체, 특히 실리콘 산화물, 실리콘 산화물 및 실리콘 질화물의 조합물 또는 예컨대 BST(바륨-스트론튬-티타네이트), Ta2O5또는 SBT(스트론튬-비스무트-탄탈레이트)와 같은 하이엡실론-유전체가 적합하다.
본 발명의 실시예에 따라 메모리 셀 중 다수가 하나의 셀 블록으로 통합된다. 각각의 셀 블록의 메모리 셀은 하나의 공통 비트 라인에 접속된다. 이것은 비트 라인 저항이 감소되는 장점을 갖는다. 이로 인해, 판독 증폭기의 디자인에 대한 새로운 자유가 얻어진다.
메모리 셀이 비트 라인과 메모리 소자 사이에 직렬 접속된 제 1 선택 트랜지스터 및 제 2 선택 트랜지스터를 포함하는 것도 본 발명의 범주에 속한다. 제 1 선택 트랜지스터는 제 1 워드 라인에 의해 그리고 제 2 선택 트랜지스터는 제 2 워드 라인에 의해 트리거될 수 있다. 패킹 밀도의 증가라는 면에서 인접한 메모리 셀이 각각 하나의 공통 제 1 선택 트랜지스터 및 하나의 공통 제 1 워드 라인을 포함할 수 있다. 인접한 메모리 셀은 상이한 제 2 선택 트랜지스터 및 상이한 제 2 워드 라인을 포함한다. 상기 메모리 셀은 공통의 제 1 워드 라인 및 상이한 제 2 워드 라인을 통해 트리거될 수 있다.
본 발명의 실시예에 따라 공통의 제 1 선택 트랜지스터 및 상이한 제 2 선택 트랜지스터를 가진 2개의 인접한 메모리 셀이 하나의 반도체 컬럼내에 배치된다. 반도체 컬럼은 반도체 기판의 메인 표면에 인접하고, 반도체 기판의 메인 표면과 교차하는 에지를 갖는다. 반도체 컬럼은 특히 서로 교차하는, 평행한 제 1 트렌치 및 평행한 제 2 트렌치에 의해 한정된다. 공통의 제 1 선택 트랜지스터는 버티컬 MOS-트랜지스터로 형성된다. 상기 버티컬 MOS-트랜지스터의 게이트 전극은 반도체 컬럼의 적어도 한 에지에 배치된다. 메인 표면의 영역내에 2개의 인접한 메모리 셀의 제 2 선택 트랜지스터가 플레이너 MOS-트랜지스터로서 배치된다. 제 2 선택 트랜지스터의 게이트 전극은 반도체 컬럼의 메인 표면 상부에 배치된다. 상기 게이트 전극은 상이한 제 2 워드 라인의 구성 부분이다. 공통의 제 1 선택 트랜지스터의 게이트 전극은 제 1 워드 라인의 구성 부분이다. 인접한 메모리 셀은 하나의 반도체 컬럼내에 배치된다.
상기 실시예에서, 공통 제 1 선택 트랜지스터의 제 1 게이트 전극이 링형으로 형성됨으로써, 이것이 반도체 컬럼을 둘러싸는 것이 바람직하다. 제 1 워드 라인 중 하나를 따라 인접한 메모리 셀 쌍의 반도체 컬럼이 메인 표면에 대해 평행한 제 1 게이트 전극의 두께 보다 작은 간격으로 배치되면, 인접한 반도체 컬럼의 제 1 게이트 전극이 서로 인접함으로써 제 1 워드 라인을 형성한다. 제 1 워드 라인에 대해 횡으로 인접한 반도체 컬럼의 간격은 메인 표면에 대해 평행한 제 1 게이트 전극의 두께의 2배 보다 크다. 이 경우, 제 1 워드 라인은 자기 정렬 프로세서에 의해, 즉 정렬될 마스크를 사용하지 않고 제조될 수 있다.
반도체 컬럼의 적어도 하나의 에지를 따라 제 1 선택 트랜지스터 및 제 2 선택 트랜지스터를 배치하는 것도 본 발명의 범주에 속한다. 상기 반도체 컬럼은 반도체 기판의 메인 표면에 인접하고 메인 표면과 교차하는 에지를 갖는다. 제 1 선택 트랜지스터 및 제 2 선택 트랜지스터는 중첩되어 배치된다. 제 1 선택 트랜지스터의 제 1 게이트 전극 및 제 2 선택 트랜지스터의 제 2 게이트 전극은 반도체 컬럼의 에지에 인접한다.
상기 실시예에서 제 1 게이트 전극 및 제 2 게이트 전극이 반도체 컬럼을 링형으로 둘러싸는 것도 본 발명의 범주에 속한다. 바람직하게는 상기 실시예는 반도체 기판의 메인 표면내에 제 1 트렌치 및 제 2 트렌치가 에칭됨으로써 제조된다. 제 1 트렌치는 서로 평행하게 뻗는다. 제 2 트렌치도 서로 평행하게 뻗는다. 제 1 트렌치와 제 2 트렌치는 서로 교차한다. 각각 2개의 인접한 제 1 트렌치 및 제 2 트렌치는 하나의 반도체 컬럼을 한정한다. 제 1 게이트 전극을 제조하기 전에, 반도체 컬럼의 횡단면이 적어도 하나의 보조 구조물에 의해 확대되므로, 제 1 워드 라인의 방향으로 인접한 반도체 컬럼의 간격이 제 2 워드 라인의 방향으로 인접한 반도체 컬럼의 간격 보다 작다. 제 2 워드 라인의 영역에서 적어도 하나의 제 2 보조 구조물에 의해 반도체 컬럼의 횡단면이 확대되므로, 제 2 워드 라인의 영역에서 제 2 워드 라인의 방향으로 인접한 반도체 컬럼 사이의 간격이 제 1 워드 라인의 방향으로 인접한 반도체 컬럼 사이의 간격 보다 작다. 제 1 워드 라인 및 제 2 워드 라인은 자기 정렬되어 예컨대 스페이서 형성이라는 면에서 층의 증착 및 상기 층의 백에칭에 의해 제조된다. 한 방향으로 인접한 반도체 컬럼의 간격이 다른 방향으로 인접한 반도체 컬럼의 간격 보다 작기 때문에, 작은 간격을 가진 방향으로 인접한 게이트 전극은 서로 인접하는 반면, 큰 간격을 가진 방향으로는 서로 이격된다. 이렇게 함으로써, 서로 평행하게 뻗은 체인형 라인이 형성된다. 이 실시예에서 각각의 반도체 컬럼은 하나의 메모리 셀을 포함한다.
메모리 셀이 제 1 워드 라인 및 제 2 워드 라인을 통해 트리거될 수 있는 단 하나의 선택 트랜지스터를 포함하는 것도 본 발명의 범주에 속한다. 선택 트랜지스터는 특히 소오스/드레인 영역 사이에 제 1 워드 라인의 부분 또는 제 2 워드 라인의 부분인 2개의 게이트 전극을 포함하는 MOS-트랜지스터로 구현된다. 여기서는, 제 1 워드 라인의 표유 전자계 및 제 2 워드 라인의 표유 전자계가 중첩됨으로써, 제 1 워드 라인 및 제 2 워드 라인을 통한 트리거에 의해 하나의 도전 채널이 접속될 수 있다는 사실이 이용된다. 얻어질 수 있는 패킹 밀도와 관련해서, 선택 트랜지스터를 서로 교차하는 인접한 제 1 트렌치 및 제 2 트렌치에 의해 제한되는 반도체 컬럼의 에지에 배치하고, 제 1 워드 라인 및 제 2 워드 라인을 반도체 컬럼의 에지에 중첩되게 배치하는 것이 바람직하다. 제 1 트렌치와 제 2 트렌치의 폭 및 상호 간격이 제조 가능한 구조물의 최소 크기(F)이면, 메모리 셀 장치가 메모리 셀 당 4F2의 면적으로 제조될 수 있다.
반도체 컬럼은 반도체 기판내에 트렌치의 에칭에 의해 그리고 래티스형 절연 구조물의 개구 내부에서 선택적 에피택시에 의해 형성될 수 있다. 두번째 경우, 래티스형 절연 구조물은 트렌치의 진행을 한정한다.
각각의 메모리 셀이 제 1 워드 라인 및 제 2 워드 라인을 통해 트리될 수 있기 때문에, 메모리 셀 장치가 폴디드-비트 라인-아키텍처의 의미로 제 1 및 제 2 워드 라인의 상응하는 트리거에 의해 작동될 수 있다.
첨부된 도면에 도시된 본 발명의 실시예를 구체적으로 설명하면 하기와 같다.
도면은 척도에 맞지 않게 도시되어 있다.
적어도 메인 표면(11)의 영역에 단결정 실리콘을 함유하는 반도체 기판은 p-도핑 기판 바디(12), 그 위에 배치된 n+-도핑 실리콘층(13), 그 위에 배치된 제 1 p-도핑층(14) 및 그 위에 배치된 제 2 p-도핑 실리콘층(15)을 포함한다(참고: 도 1). p-도핑 기판 바디(12)는 1016cm-3의 도펀트 농도를 갖는다. n+-도핑 실리콘층(13)은 에피택셜 성장에 의해 500nm의 두께로 형성된다. 상기 실리콘층(13)은 1020cm-3의 도펀트 농도를 갖는다. 제 1 p-도핑 실리콘층(14) 및 제 2 p-도핑 실리콘층(15)은 에피택셜 성장되며 공통으로 500nm의 두께를 갖는다. 제 1 p-도핑 실리콘층(14)은 200nm의 두께 및 1017cm-3의 도펀트 농도를 갖는다. 제 2 p-도핑 실리콘층(15)은 300nm의 두께 및 1016cm-3의 도펀트 농도를 갖는다.
그리고 나서, 메인 표면(11)상에 제 1 트렌치 마스크(16)가 SiO2-층의 증착 및 구조화에 의해 형성된다. SiO2-층은 TEOS-방법으로 150nm의 층두께로 증착되고 포토레지스트 마스크를 이용해서 CHF3에 의한 건식 에칭에 의해 구조화된다. 제 1 트렌치 마스크(16)는 스트립형 개구를 갖는다. 상기 개구는 250nm의 폭 및 250nm의 상호 간격을 갖는다. 상기 폭 및 간격은 적용된 기술로 제조 가능한 구조물의 최소 크기(F)에 상응한다.
제 1 트렌치 마스크(16)의 형성을 위해 사용되었던 포토레지스트 마스크의 제거 후에, 제 1 트렌치(17)가 에칭된다. 제 1 트렌치 마스크(16)는 HBr, He, O2, NF3에 의한 건식 에칭 공정에서 에칭 마스크로서 사용된다. 그리고 나서, 제 1 트렌치 마스크(16)는 예컨대 HF에 의해 습식 화학적으로 제거된다(참고: 도 2). 제 1 트렌치(17)의 깊이는 1100nm이다. 따라서, 제 1 트렌치(17)는 p-도핑 기판 바디(12)에 까지 이른다. n+-도핑 실리콘층(13)으로 부터 스트립형 비트 라인(13')이 형성된다.
그리고 나서, 제 1 트렌치(17)를 완전히 채우는 SiO2-층(18)이 증착된다. SiO2-층(8)은 TEOS-방법으로 200nm의 층 두께로 증착된다(참고: 도3). 스트립형 개구를 가진 포토레지스트 마스크(19)가 SiO2-층(18)의 표면상에 형성된다. 포토레지스트 마스크(19)의 스트립형 개구는 제 1 트렌치(17)에 대해 횡으로 뻗는다(참고: 도 3 및 도 4). 포토레지스트 마스크(19)내의 스트립형 개구는 250nm의 폭 및 1250nm의 상호 간격을 갖는다.
Ar, CF4, CHF3, N2, He에 의한 건식 에칭에 의해 SiO2-층(18)으로부터 제 2 트렌치 마스크(18')가 형성된다. 그리고 나서, 포토레지스트 마스크(19)가 제거된다. 제 2 트렌치 마스크(18')의 구조화시 제 1 트렌치(17)가 SiO2로 채워진다. SiO2-층을 TEOS-방법으로 80nm의 두께로 증착하고 CHF3, O2에 의해 비등방성 에칭함으로써, 메인 표면(11)에 대해 수직인 제 2 트렌치 마스크(18')의 에지에 SiO2-스페이서(19)가 형성된다(참고: 도 5).
제 2 트렌치 마스크(18') 및 SiO2-스페이서(190)를 사용해서 비등방성 건식 에칭함으로써 제 2 트렌치(110)가 형성된다(참고: 도 5). 제 2 트렌치(110)가 500nm의 깊이로 에칭된다. 제 2 트렌치(110)가 비트 라인(13')에까지 이르지만, 비트 라인(13')이 분리되지 않는다. 제 2 트렌치(110)는 제 1 p-도핑 실리콘층(14)이 확실하게 분리될 정도의 깊이를 가져야 한다. 제 2 트렌치(110)의 폭은 90nm이다. 상기 폭은 제 2 트렌치 마스크(18')내의 스트립형 개구의 폭에 비해 SiO2-스페이서(190)의 폭 만큼 작다.
그리고 나서, CHF3, O2에 의한 비등방성 에칭에 의해 SiO2-스페이서(190) 및 제 2 트렌치 마스크(18')의 상부 영역이 실리콘에 대해 선택적으로 에칭된다. 제 1 트렌치(17)에 있는 제 2 트렌치 마스크(18')의 부분은 제 2 트렌치 마스크(18')로부터 제 1 절연 구조물(18'')이 트렌치(17)에 형성될 정도로 에칭된다(참고: 도 6 및 도 7). 제 1 절연 구조물(18'')은 제 1 트렌치의 바닥을 덮으며 비트 라인(13')의 상부 영역에까지 이른다. 따라서, 제 1 p-도핑 실리콘층(14)의 에지, 제 2 p-도핑 실리콘층(15)의 에지 및 비트 라인(13')의 상부 영역이 노출된다. 제 1 절연 구조물(18'')의 높이는 약 500nm이다.
열적 산화에 의해 SiO2로부터 제 1 유전층(11)이 5nm의 두께로 형성된다. 제 1 유전층(111)상에 도전층(112)이 제공된다. 도전층(112)은 원위치 도핑된 폴리실리콘으로부터 80nm의 두께로 형성된다. 도펀트로는 인이 사용된다. 도펀트 농도는 1021cm-3이다. 도전층(112)은 제 2 트렌치(110)를 완전히 채운다. 제 1 트렌치(17)는 도전층(112)에 의해 채워지지 않는다(참고: 도 6 및 도 7).
He, HBr, Cl2, C2F6에 의한 비등방성 에칭에 의해 도전층(112)이 제 1 유전층(111)에 대해 선택적으로 에칭된다. 도전층(112)은 메인 표면(11)의 하부로 200nm의 깊이까지 제거된다. 도전층(112)으로부터 제 1 워드 라인(112')이 형성된다. 제 1 워드 라인(112')의 높이는 제 1 유전층(111)이 제 1 p-도핑 실리콘층(14)의 에지를 덮는 영역을 확실하게 커버하도록 설정된다. 워드 라인(112')은 반도체 컬럼을 둘러싸는 링형 소자로 형성된다. 제 1 트렌치(17)의 방향으로 인접한 링형 소자가 서로 인접한다(참고: 도 8 및 도 9). SiO2-층의 증착 및 백에칭에 의해 제 1 트렌치(17) 및 제 2 트렌치(110)가 제 2 절연 구조물(113)로 채워진다. SiO2-층은 TEOS-방법으로 200nm의 두께로 증착된다. 백에칭은 CHF3, O2에 의해 이루어진다. 제 2 절연 구조물(113)의 형성시 제 1 트렌치(17) 및 제 2 트렌치(110)의 외부에 있는 메인 표면(11)이 노출된다.
열적 산화에 의해 SiO2로부터 제 2 유전층(114)이 5nm의 두께로 형성된다. 제 2 유전층(114)상에 스트립형 제 2 워드 라인(115)이 그리고 그 위에 스트립형 실리콘 질화물 구조물(116)이 형성된다(참고: 도 8 및 도 9). 제 2 워드 라인(115)은 제 2 트렌치(110)에 대해 평행하게 뻗는다. 제 2 워드 라인을 형성하기 위해, 제 2 도전층 및 실리콘 질화물층이 증착되고 포토레지스트 마스크를 이용해서 스트립형으로 구조화된다. 이것을 위해 다음 에칭 공정이 사용된다: CF4, O2, N2/He, HBr, Cl2, C2F6. 제 2 워드 라인(115)은 250nm의 폭, 250nm의 간격, 200μm의 길이 및 150nm의 두께로 형성된다. 제 2 워드 라인(115)은 예컨대 원위치 도핑된 폴리실리콘으로 형성된다. 도펀트로는 인이 적합하다. 도펀트 농도는 1021cm-3이다. 스트립형 실리콘 질화물 구조물(116)은 제 2 워드 라인(115)와 동일한 치수를 가지며 50nm의 두께를 갖는다.
실리콘 질화물층의 증착 및 실리콘 질화물층의 비등방성 에칭에 의해 제 2 워드 라인(115)의 에지에 실리콘 질화물 스페이서가 형성된다. 실리콘 질화물층이 CVD-방법으로 30nm의 두께로 증착된다. 에칭은 CF4, O2, N2에 의해 이루어진다. 에칭은 SiO2에 대해 선택적으로 이루어진다.
그리고 나서, 주입 마스크로서 포토레지스트 마스크(도시되지 않음)를 사용해서 제 1 n+-도핑 영역(118)이 형성된다. 제 1 n+-도핑 영역(118)은 인접한 제 1 트렌치(17) 사이에 배치되며, 메인 표면(11)에 인접하고 제 1 p-도핑 실리콘층(14)에 대한 경계면에 인접한다. 인접한 제 1 트렌치(17) 및 제 2 트렌치(110)에 의해 한정되는 각각의 반도체 컬럼에는 제 1 n+-도핑 영역(118)이 제공된다. 상기 도핑 영역(118)은 인접한 제 2 트렌치(110) 사이의 대략 중심에 배치된다(참고: 도 10 및 도 11). 제 1 n+-도핑된 영역(118)은 1021cm-3의 도펀트 농도 및 300nm의 깊이를 갖는다. 주입은 인 또는 비소에 의해 이루어진다.
포토레지스트 마스크의 제거 후에, 제 2 n+-도핑 영역(119)의 형성을 위한 주입 마스크로서 사용되는 다른 포토레지스트 마스크(도시되지 않음)가 형성된다. 제 1 n+-도핑 영역(118)의 양측에서 인접한 제 2 트렌치(110) 사이에 배치된 2개의 n+-도핑 영역(119)이 각각의 반도체 컬럼내에 형성된다. 제 2 n+-도핑 영역(119)과 제 1 n+-도핑 영역(118) 사이에서 제 2 p-도핑 실리콘층(15)이 메인 표면(11)에 인접한다. 제 2 n+-도핑 영역(119)의 깊이는 100nm이다. 상기 깊이는 제 2 도핑 실리콘층(15)의 두께 보다 작다. 주입은 인에 의해 이루어진다. 제 1 n+-도핑 영역(118)과 제 2 n+-도핑 영역(119) 사이에서 반도체 컬럼의 표면에 제 2 워드 라인(115)중 하나가 형성된다(참고: 도 11). 그리고 나서, SiO2-층(120)이 증착되고 화학적-기계적 폴리싱(CMP)에 의해 평탄화된다. SiO2층(120)의 편평한 표면은 메인 표면(11) 위로 약 500nm에 배치된다.
그리고 나서, 포토레지스트 마스크 및 예컨대 Ar, CF4, CHF3에 의한 비등방성 에칭에 의해 SiO2-층(120)내의 제 2 n+-도핑 영역(119)에 대해 콘택홀이 개방된다. 콘택홀에는 메모리 노드(121)가 제공된다. 이것을 위해, 도핑된 폴리실리콘층이 전체 표면에 증착되고 화학적-기계적 폴리싱에 의해 평탄화된다. 메모리 노드(121)는 1021cm-3의 도펀트 농도를 가진 인에 의해 원위치 도핑된다.
메모리 노드(121)에 대한 콘택홀의 개방을 위해 포토리소그래픽적으로 형성된 포토레지스트 마스크가 필요하기는 하지만, 상기 포토레지스트 마스크의 조절이 비임계적인데, 그 이유는 제 2 워드 라인(115)이 실리콘 질화물에 의해 완전히 커버되고 실리콘 질화물에 대해 선택적인 콘택홀 에칭이 이루어지므로 포토레지스트 마스크의 오조절이 비임계적이기 때문이다.
후속해서 SiO2, SiO2, Si3N4및 SiO2로 이루어진 3층 또는 BST(바륨-스트론튬-티타네이트) 또는 SBT(스트론튬-비스무트-탄탈레이트)로 이루어진 강유전층으로 이루어진 커패시터 유전체(122)가 증착된다. 커패시터 유전체(122)는 4nm의 두께로 증착된다. 커패시터 유전체(122)상에는 도핑된 폴리실리콘으로 이루어진 커패시터 플레이트(123)가 제공된다. 커패시터 플레이트(123)는 도펀트로서 인 및 1021cm-3의 도펀트 농도로 폴리실리콘의 원위치 도핑된 증착에 의해 형성된다.
이 실시예에서, 2개의 인접한 제 1 트렌치(17) 및 제 2 트렌치(10)에 의해 한정된 각각의 반도체 컬럼은 2개의 메모리 셀을 포함한다. 2개의 메모리 셀은 하나의 공통 제 1 선택 트랜지스터를 포함한다. 상기 선택 트랜지스터는 비트 라인(13'), 소오스/드레인 영역으로서 제 1 n+-도핑 영역(118), 그 사이에 배치된, 채널 영역으로서 제 1 p-도핑 실리콘층(14)의 부분, 제 1 게이트 유전체(111') 및 제 1 워드 라인(112')으로 형성된다. 또한, 각각의 메모리 셀은 제 2 선택 트랜지스터를 포함한다. 상기 선택 트랜지스터는 각각 소오스/드레인 영역으로서 제 1 n+-도핑 영역(118) 및 제 2 n+-도핑 영역(119), 그 사이에 배치된, 채널 영역으로서 제 2 p-도핑된 실리콘층(15)의 부분, 게이트 유전체로서 제 2 유전층(114), 및 채널의 상부 영역에 배치된 제 2 워드 라인(115)으로 형성된다. 제 1 n+-도핑영역(118)을 통해 2개의 제 2 선택 트랜지스터가 공통의 제 1 선택 트랜지스터에 직렬 접속된다. 제 2 트렌치(10) 상부에 배치된 제 2 워드 라인(115)은 메모리 셀 장치에서 전기적 기능을 하지 않는다. 그것들의 기능은 메모리 노드(121)에 대한 콘택홀 에칭이 실리콘 질화물에 대해 선택적으로 이루어질 수 있게 하는 것이다.
공통의 제 1 선택 트랜지스터의 차단 전압은 제 1 p-도핑 실리콘층(14)의 도핑을 통해 세팅된다. 제 2 선택 트랜지스터의 차단 전압은 제 2 p-도핑 실리콘층(15)의 도핑을 통해 세팅된다. 대안으로서 제 2 선택 트랜지스터의 차단 전압이 특수한 채널 주입에 의해 세팅될 수 있다.
제 1 워드 라인(112')은 제 2 워드 라인(115)에 대해 횡으로 뻗으며, 반도체 컬럼 중 하나를 둘러싸는 링형 소자를 갖는다(참고: 도 12).
제 1 트렌치(17)가 제조 가능한 구조물의 최소 크기(F)의 폭 및 F의 간격으로 형성되고 제 2 트렌치(110)가 F로부터 SiO2-스페이서(190)의 폭을 뺀 폭 및 5F와 SiO2-스페이서(190)의 폭을 합한 간격으로 형성되면, 2개의 메모리 셀에 12F2의 장소가 필요하다. 즉, 메모리 셀 장치가 메모리 셀 당 6F2의 면적으로 제조될 수 있다.
제 2 실시예에서는 SOI-기판(21)을 포함하는 반도체 기판이 사용된다. 상기 SOI-기판(21)상에 제 1 n+-도핑 실리콘층(22), 제 1 p-도핑 실리콘층(23), 제 2 n+-도핑 실리콘층(24), 제 2 p-도핑 실리콘층(25) 및 제 3 n+-도핑층(26)이 에피택셜 성장된다. 제 3 n+-도핑 층(26)은 메인 표면(27)에 인접한다(참고: 도 13). 제 1 n+-도핑 실리콘층(22)은 도펀트 As 및 1 x 1020cm-3의 도펀트 농도로 300nm의 두께로 형성된다. 제 1 p-도핑 실리콘층(23)은 도펀트 붕소 및 1 x 1018cm-3의 도펀트 농도로 200nm의 두께로 형성된다. 제 2 n+-도핑 층(24)은 도펀트 As 및 1 x 1019cm-3의 도펀트 농도로 100nm의 두께로 형성된다.제 2 p-도핑 실리콘층(25)은 도펀트 붕소 및 1 x 1018cm-3의 도펀트 농도로 200nm의 두께로 형성된다. 제 3 n+-도핑층(26)은 도펀트 As 및 1 x 1019cm-3의 도펀트 농도로 200nm의 두께로 형성된다.
메인 표면(27)상에는 SiO2-층의 증착 및 구조화에 의해 제 1 트렌치 마스크(28)가 형성된다. SiO2-층은 TEOS-방법으로 150nm의 두께로 증착된다. 상기 SiO2-층은 포토레지스트 마스크를 사용해서 CHF3, O2에 의한 비등방성 에칭에 의해 구조화된다. 포토레지스트 마스크의 제거 후에 제 1 트렌치(29)가 에칭된다. 제 1 트렌치(29)는 HBr, He, O2, NF3에 의한 비등방성 에칭에 의해 형성된다. 제 1 트렌치(29)는 제 1 n+-도핑 실리콘층(22)에까지 이른다. 제 1 트렌치(29)는 스트립형이고 200nm의 폭 및 200nm의 인접한 제 1 트렌치(29) 사이의 간격을 갖는다. 제 1 트렌치(29)는 5μm의 길이 및 800nm의 깊이를 갖는다.
HF에 의한 습식 화학적 에칭에 의해 제 1 트렌치 마스크(28)를 제거한 후에, 메인 표면(27)에 대해 수직인 제 1 트렌치(29)의 에지에 실리콘 질화물 스페이서(210)가 형성된다. 이것을 위해, 실리콘 질화물 층이 70nm의 두께로 증착되고 CF4, O2, N2에 의해 실리콘에 대해 선택적으로 비등방성 에칭된다. 질화물층의 두께는 제 1 트렌치(29)의 폭의 1/3에 상응한다.
그 다음에, 실리콘 스페이서(210) 사이에 남은 사이 공간이 제 1 절연 구조물(211)로 채워진다. 이것을 위해 SiO2-층이 TEOS-방법으로 증착되고, 메인 표면(27)이 노출될 때까지 CHF3, O2에 의해 비등방성 에칭된다(참고: 도 14).
메인 표면(27)상에는 제 2 트렌치 마스크가 SiO2-층 및 실리콘 질화물 층의 증착에 의해 형성된다. SiO2-층은 TEOS-방법으로 150nm의 두께로 증착된다. 실리콘 질화물 층의 두께는 70nm이다. 포토레지스트 마스크를 사용해서 CHF3, O2에 의한 비등방성 에칭에 의해 질화물층 및 SiO2-층이 구조화된다. 포토레지스트 마스크의 제거 후에 제 2 트렌치(212)가 형성된다. 먼저, 실리콘이 HBr, He, O2, NF3에 의해 비등방성 에칭된다. 후속해서, SiO2가 C2F6, C3F8에 의해 질화물에 대해 선택적으로 에칭되며, 이 때 제 2 트렌치 마스크의 실리콘 질화물층은 경질 마스크로서 사용된다. 그리고 나서, 실리콘 질화물 스페이서 및 동시에 실리콘 질화물-경질 마스크가 H3PO4에 의해 습식 화학적으로 제거된다.
제 2 트렌치(212)는 제 1 트렌치(29)에 대해 수직으로 뻗는다(참고: 도 14의 XV-XV 선을 따른 단면도가 도시된 도 15). 제 2 트렌치(212)는 스트립형 횡단면을 가지며, 200nm의 폭, 200nm의 인접한 제 2 트렌치 사이의 간격 및 5μm의 길이를 갖는다. 제 2 트렌치(212)의 깊이는 800nm이다. 따라서, 제 2 트렌치(212)도 마찬가지로 제 1 n+-도핑 실리콘층(22)에까지 이른다.
그리고 나서, 제 1 절연 구조물(211)이 제거된다. 이것은 HF에 의해 실리콘 질화물 및 실리콘에 선택적으로 실리콘 산화물을 습식 화학적 에칭함으로써 이루어진다.
열적 산화에 의해 제 1 게이트 산화물(213)이 5nm의 두께로 형성된다. 그리고 나서, 원위치 도핑된 폴리실리콘층의 증착 및 도핑된 폴리실리콘층의 비등방성 에칭에 의해, 제 1 워드 라인(214)이 형성된다. 도핑된 폴리실리콘층은 인으로 도핑되어 증착된다. 상기 폴리실리콘층은 70nm의 두께를 갖는다. 이것은 제 1 트렌치(29) 및 제 2 트렌치(212)의 폭의 1/3에 상응한다. 따라서, 제 1 트렌치(29)의 마주 놓인 에지에 배치된 실리콘 질화물 스페이서(210) 사이의 사이 공간이 채워지지만, 얇은 제 1 게이트 산화물(213)에 의해서만 커버되는, 메인 표면(27)에 대해 수직인 에지를 가진 제 2 트렌치(27)는 그렇치 않다. 도핑된 폴리실리콘층은 He, HBr, Cl2, C2F6에 의해 비등방성 에칭된다. 비등방성 에칭은 워드 라인의 높이가 제 2 n+-도핑된 실리콘층(24)의 영역에 놓일 때까지 계속된다. 제 1 워드 라인(214)은 높이면에서 제 1 p-도핑 실리콘층(23)을 완전히 커버한다(참고: 도 16 및 도 17).
제 1 워드 라인(214)의 부분은 2개의 인접한 제 1 트렌치(29) 및 제 2 트렌치(212)에 의해 한정되는 반도체 컬럼 중 하나를 링형으로 둘러싼다. 제 1 트렌치(29)내에서 실리콘 질화물 스페이서(210) 사이에 남은 공간은 제 1 워드 라인(214)으로 완전히 채워진다. 따라서, 제 1 트렌치(29)내에서 제 1 워드 라인(214)의 링형 소자들이 서로 인접한다. 결국, 제 1 워드 라인(214)은 인접한 링형 소자로 형성된다.
그리고 나서, SiO2-층의 증착 및 비등방성 백에칭에 의해 제 2 절연 구조물(215)이 형성된다. 상기 절연 구조물(215)은 제 2 트렌치(212)에서 인접한 제 1 워드 라인(214)들 사이에 남은 공간을 채운다. 제 2 절연 구조물(215)의 높이는 제 1 워드 라인(214)의 높이 보다 높다. 제 2 절연 구조물(215)은 최대로 제 2 n+-도핑 실리콘층(24)과 제 2 p-도핑 실리콘층(25) 사이의 경계면에까지 이른다. SiO2-층의 증착은 TEOS-방법으로 이루어진다. 상기 SiO2-층은 Ar, CF4,CHF3에 의해 비등방성 에칭된다. 상기 비등방성 에칭시 메인 표면(27)상에 그리고 제 2 트렌치(212)의 상부 영역내에 있는 제 1 게이트 산화물도 마찬가지로 제거된다.
그리고 나서, 선택적 에피택시에 의해 노출된 실리콘 표면상에 실리콘 구조물(216)이 성장된다. 선택적 에피택시는 실란을 함유하는 프로세스 가스를 사용해서 700℃ 내지 900℃의 온도 범위에서 이루어진다. 실리콘 구조물(216)은 제 2 절연 구조물(215)의 상부에 있는 제 2 트렌치(212)의 영역내의 노출된 에지를 덮는다. 상기 실리콘 구조물(216)은 또한 제 3 n+-도핑 실리콘층(26)의 표면을 덮는다. 실리콘 구조물(216)은 그것이 성장하는 실리콘 표면에 대해 수직으로 70nm의 치수를 갖는다. 이것은 제 2 트렌치(212)의 폭의 1/3에 상응한다. 따라서, 제 2 트렌치(212)가 채워지지 않는다. 제 1 트렌치(29)의 에지는 실리콘 질화물 스페이서(210)에 의해 덮여지므로, 제 1 트렌치(29)의 에지에 실리콘이 성장되지 않는다(참고: 도 18 및 도 19).
H3PO4에 의한 습식 화학적 에칭에 의해 실리콘 질화물이 실리콘에 대해 선택적으로 침식된다. 이러한 에칭에 의해 제 3 n+-도핑 실리콘층(26) 및 제 2 p-도핑 실리콘층(25)의 에지가 적어도 부분적으로 노출된다. 이로 인해, 제 1 트렌치(29)내에서 실리콘 질화물 스페이서(210)의 높이가 감소된다(참고: 도 20).
열적 산화에 의해 제 2 게이트 산화물(217)이 노출된 실리콘 표면에 형성된다. 특히, 제 2 게이트 산화물(217)이 제 1 트렌치(29)내의 제 2 p-도핑 실리콘층(25)의 노출된 표면에 형성된다(참고: 도 20 및 도 21). 제 2 게이트 산화물(217)이 5nm의 두께로 형성된다.
원위치 도핑된 폴리실리콘층의 증착 및 도핑된 폴리실리콘층의 비등방성 백에칭에 의해 제 2 워드 라인(218)이 형성된다. 원위치 도핑된 폴리실리콘층은 인으로 도핑되며 1021cm-3의 도펀트 농도를 갖는다. 도핑된 폴리실리콘층은 70nm의 두께로 증착된다. 이것은 제 1 트렌치(29) 및 제 2 트렌치(212)의 폭의 1/3에 상응한다. 비등방성 에칭은 제 1 트렌치(29)의 영역에서 제 3 n+-도핑 실리콘층(26)의 에지가 부분적으로 노출될 때까지 계속된다(참고: 도 20).
메인 표면의 영역에서 제 2 트렌치(212)의 폭이 실리콘 구조물(216)에 의해 약 1/3로 감소되기 때문에, 도핑된 폴리실리콘층이 제 2 트렌치(212)를 채운다. 따라서, 제 2 워드 라인(218)이 제 2 트렌치의 폭을 채운다. 제 2 워드 라인(218)은 실리콘 컬럼 중 하나를 둘러싸는 링형 소자를 포함한다. 제 2 트렌치(212)내에서 인접한 링형 소자가 서로 부딪치므로, 제 2 워드 라인(218)이 서로 인접한 링형 소자의 체인으로 형성된다.
제 1 트렌치(29)는 제 3 절연 구조물(219)로 채워진다. 이것을 위해, SiO2-층이 TEOS-방법으로 증착되고 CHF3, O2에 의해 비등방성 에칭된다. 제 3 절연 구조물(219)의 높이는 메인 표면(27)에서 끝난다.
20keV의 에너지 및 1014cm-2의 도우즈로 비소 주입에 의해 메인 표면(27)에 배치된 메모리 노드(220)가 형성된다. 메모리 노드(220)는 메인 표면(27)에 있는 실리콘 구조물(216)의 부분으로 형성된다. 메모리 노드(219)는 제 3 n+-도핑 실리콘층(26)에 전기 접속된다.
그리고 나서, 커패시터 유전체(221)가 전체 표면에 증착된다. 커패시터 유전체(221)는 SiO2, SiO2, Si3N4및 SiO2로 이루어진 3층 또는 하이엡실론-유전체, 예컨대 BST(바륨-스트론튬-티타네이트) 또는 SBT(스트론튬-비스무트-탄탈레이트)로 형성된다.
커패시터 유전체(221)상에 커패시터 플레이트(222)가 제공된다. 커패시터 플레이트(221)는 200nm의 두께로 폴리실리콘의 원위치 도핑된 증착 및 도핑된 폴리실리콘층의 평탄화에 의해 형성된다. 도핑된 폴리실리콘층은 인으로 1021cm-3의 도펀트 농도로 도핑된다(참고: 도 22).
도 23은 도 22의 XXIII-XXIII 선을 따른 단면도이다. 도 24는 도 22의 XXIV-XXIV 선을 따른 단면도이다. 제 1 워드 라인(214) 및 제 2 워드 라인(218)은 각각 링형 소자의 체인으로 형성되며 서로 평행하게 뻗는다. 제 1 워드 라인(214) 및 제 2 워드 라인(218)은 서로 횡으로 뻗는다.
메모리 셀 장치의 상기 실시예에서, 2개의 인접한 제 1 트렌치(29) 및 제 2 트렌치(212)에 의해 한정되는 각각의 반도체 컬럼은 하나의 메모리 셀을 포함한다. 상기 메모리 셀은 제 1 선택 트랜지스터를 포함한다. 제 1 선택 트랜지스터는 소오스/드레인 영역으로서 제 1 n+-도핑 실리콘층(22) 및 제 2 n+-도핑 실리콘층(24), 채널 영역으로서 제 1 p-도핑 실리콘층(23), 제 1 게이트 산화물(213), 및 게이트 전극으로서 제 1 워드 라인(214)으로 형성된다. 메모리 셀의 제 2 선택 트랜지스터는 소오스/드레인 영역으로서 제 2 n+-도핑 실리콘층(24) 및 제 3 n+-도핑 실리콘층(26), 채널 영역으로서 제 2 p-도핑 실리콘층(25), 제 2 게이트 산화물(217), 및 게이트 전극으로서 제 2 워드 라인(218)으로 형성된다. 제 1 선택 트랜지스터 및 제 2 선택 트랜지스터는 공통의 소오스/드레인 영역으로 작용하는 제 2 n+-도핑 실리콘층(24)을 통해 직렬 접속된다. 제 1 n+-도핑 실리콘층(22)은 공통의 비트 라인으로 작용한다.
이 실시예의 변형예에서, 제 2 n+-도핑 실리콘층(24)은 p-도핑 실리콘층으로 대체된다. 이 경우에는 각각의 메모리 셀이 2개의 게이트 전극을 통해 트리거되는 단 하나의 선택 트랜지스터를 포함한다. 상기 게이트 전극은 중첩되어 배치되며 그것의 표유 전자계는 그것들이 겹칠 정도의 크기를 갖는다. 겹친 표유 전자계는 접속된 상태에서 제 1 n+-도핑 실리콘층(22)으로부터 제 3 n+-도핑 실리콘층(26)으로의 도전 채널이 모든 p-도핑 실리콘층을 통해 형성되게 한다. 선택 트랜지스터는 직렬 접속된 2개의 선택 트랜지스터와 같이 작용하는데, 그 이유는 2개의 게이트 전극의 트리거시에만 도전 채널이 형성되기 때문이다.
제 1 워드 라인(WLXi)(i = 1 내지 n), 제 2 워드 라인(WLYi)(i = 1 내지 n) 및 하나의 공통 비트 라인 플레이트(BLP)를 가진 메모리 셀 장치내로 정보를 기록하기 위해, 데이터 워드가 데이터 라인(DL)을 통해 제 1 기록 레지스터(SR1)내로 독입된다. 이것과 병렬로 데이터 워드가 인버터(I)를 통해 반전되고 제 2 기록 레지스터(SR2)내로 독입된다. 제 1 기록 레지스터(SR1)의 출력은 스위치(S1)를 통해 제 1 워드 라인(WLXi)(i = 1 내지 n)에 접속된다. 제 2 기록 레지스터의 출력은 스위치(50)를 통해 제 1 워드 라인(WLXi)(i = 1 내지 n)에 접속된다.
논리 값 1을 가진 정보를 기록하기 위해, 스위치(S1)가 트리거됨으로써, 제 1 기록 레지스터(SR1)의 출력이 제 1 워드 라인(WLXi)(i = 1 내지 n)에 접속된다. 비트 라인 플레이트(BLP)에 논리 1에 상응하는 전압값이 제공된다. 제 1 워드 라인(WLXi)(i = 1 내지 n) 및 제 2 워드 라인(WLYi)(i = 1)을 통해, 논리 1이 저장된 개별 메모리 셀이 트리거된다. 이렇게 함으로써, 비트 라인 플레이트(BLP)의 충방전 없이 1이 저장되어야 하는 모든 메모리 셀이 제 2 워드 라인(WLYi)(i = 1)을 따라 1로 기록된다.
그리고 나서, 제 1 워드 라인(WLXi)(i = 1 내지 n)과 제 1 기록 레지스터(SR1) 사이의 접속이 스위치(S1)의 상응하는 트리거에 의해 분리되고, 논리 0에 상응하는 전압 레벨이 비트 라인 플레이트(BLP)에 제공된다. 그리고 나서, 스위치(S0)가 트리거됨으로써 제 2 기록 레지스터가 제 1 워드 라인(WLXi)(i = 1 내지 n)에 접속된다. 그리고 나서, 논리 0이 저장되어야 하는 개별 메모리 셀이 제 1 워드 라인(WLXi)(i = 1 내지 n) 및 제 2 워드 라인(WLYi)(i = 1)을 통해 트리거된다. 다음 워드 라인이 상응하게 독입되고, 제 2 워드 라인(WLYi)(i = 2)이 접속된다. 다음 데이터 워드의 독입을 위해, 제 2 워드 라인(WLYi)의 동작 인덱스(i)가 계속 증분된다(참고: 도 25).
제 1 워드 라인(WLXi)(i = 1 내지 n), 제 2 워드 라인(WLYi)(i = 1 내지 n) 및 스트립형 비트 라인(BLi)(i = 1 내지 n)을 가진 메모리 셀 장치의 독출을 위해, 스트립형 비트 라인(BLi)을 따라 배치된 개별 메모리 셀이 관련 제 1 워드 라인(WLXi) 및 관련 제 2 워드 라인(WLYi)(i = 1 내지 n)을 통해 차례로 트리거된다(참고: 도 26). 데이터의 독출은 모든 비트 라인(BLi)(i = 1 내지 n)에 대해 병렬로 이루어진다. 이러한 병렬 독출은 하나의 셀 블록(ZB)내에서 이루어진다. 이것에 부가해서 병렬로 독출되는 다수의 셀 블록이 한정될 수 있다. 이로 인해, 데이터 액세스에 대한 시간이 단축된다.
DRAM-셀 장치내의 데이터를 리프레시하기 위해, 도 26을 참고로 나타나는 바와 같이 먼저 저장된 정보가 기록 레지스터내로 독출된 다음, 도 25에 나타나는 바와 같이 다시 독입된다. 이러한 작동 방법의 장점은 저장되어 독출되는 정보가 워드 라인의 트리거를 위해서만 사용되며 메모리 셀내의 관련 레벨을 상승시키기 위해 사용되지 않는다는 것이다.
본 발명에 의해 개선된 방식으로 트리거 가능한 메모리 셀 장치가 제공된다.

Claims (26)

  1. - 다수의 메모리 셀이 반도체 기판에 제공되고,
    - 메모리 셀이 반도체 기판의 메인 표면에 대해 수직인 적어도 하나의 선택 트랜지스터를 포함하며, 상기 선택 트랜지스터가 메모리 소자(121, 122, 123)에 접속되고,
    - 메모리 셀이 제 1 워드 라인(112') 및 제 2 워드 라인(115)을 통해 트리거될 수 있으며, 제 1 워드 라인(112') 및 제 2 워드 라인(115)가 교차하는 것을 특징으로 하는 메모리 셀 장치.
  2. 제 1항에 있어서,
    - 메모리 셀 중 다수가 하나의 셀 블록으로 통합되고,
    - 각각의 셀 블록의 메모리 셀이 하나의 공통 비트 라인(22)에 접속되는 것을 특징으로 하는 메모리 셀 장치.
  3. 제 1항 또는 2항에 있어서,
    메모리 셀은 각각 직렬 접속된, 하나의 제 1 선택 트랜지스터 및 하나의 제 2 선택 트랜지스터를 포함하고, 제 1 선택 트랜지스터는 제 1 워드 라인에 의해 그리고 제 2 선택 트랜지스터는 제 2 워드 라인에 의해 트리거될 수 있는 것을 특징으로 하는 메모리 셀 장치.
  4. 제 3항에 있어서,
    - 제 1 선택 트랜지스터가 반도체 기판의 메인 표면에 대해 수직인 트랜지스터로 형성되고,
    -제 1 선택 트랜지스터와 제 2 선택 트랜지스터가 중첩되어 배치되는 것을 특징으로 하는 메모리 셀 장치.
  5. 제 4항에 있어서,
    제 2 선택 트랜지스터가 반도체 기판의 메인 표면(27)에 대해 수직인 트랜지스터로 형성되는 것을 특징으로 하는 메모리 셀 장치.
  6. 제 4항 또는 5항에 있어서,
    - 반도체 기판이 반도체 컬럼을 포함하고, 상기 반도체 컬럼은 메인 표면(11)에 인접하며 메인 표면(11)과 교차하는 에지를 가지고,
    - 메모리 셀의 선택 트랜지스터 중 하나가 MOS-트랜지스터로 형성되며 반도체 컬럼 중 하나의 적어도 한 에지에 배치되는 것을 특징으로 하는 메모리 셀 장치.
  7. 제 5항에 있어서,
    - 반도체 기판이 반도체 컬럼을 포함하며, 상기 반도체 컬럼은 메인 표면에 인접하고 메인 표면과 교차하는 에지를 가지며 래스터형으로 배치되고,
    - 하나의 메모리 셀의 제 1 선택 트랜지스터 및 제 2 선택 트랜지스터가 반도체 컬럼 중 하나의 적어도 한 에지를 따라 배치되고,
    - 제 1 워드 라인(214)이 링형 소자를 포함하며, 상기 링형 소자는 인접한 반도체 컬럼을 둘러싸고 서로 접속되며,
    - 제 1 워드 라인(214)에 대해 횡으로 뻗은 제 2 워드 라인(218)이 링형 소자를 포함하고, 상기 링형 소자는 인접한 반도체 컬럼을 둘러싸며 서로 접속되는 것을 특징으로 하는 메모리 셀 장치.
  8. 제 1항 또는 2항에 있어서,
    메모리 셀이 제 1 워드 라인 및 제 2 워드 라인을 통해 트리거될 수 있는 단 하나의 선택 트랜지스터를 포함하는 것을 특징으로 하는 메모리 셀 장치.
  9. 제 8항에 있어서,
    - 반도체 기판이 반도체 컬럼을 포함하고, 상기 반도체 컬럼은 메인 표면(27)과 교차하는 에지를 가지며 래스터형으로 배치되고,
    - 메모리 셀의 선택 트랜지스터가 반도체 컬럼 중 하나의 적어도 한 에지를 따라 배치되며, 소오스 영역, 드레인 영역, 상기 소오스 영역과 상기 드레인 영역 사이에 중첩되어 배치된 제 1 게이트 전극 및 제 2 게이트 전극을 포함하고,
    - 제 1 워드 라인(214)이 링형 소자를 포함하며, 상기 링형 소자는 인접한 반도체 컬럼을 둘러싸고 서로 접속되며,
    - 제 1 워드 라인(214)에 대해 횡으로 뻗은 제 2 워드 라인(218)이 링형 소자를 포함하고, 상기 링형 소자는 인접한 반도체 컬럼을 둘러싸며 서로 접속되고,
    - 제 1 워드 라인(214)이 제 1 게이트 전극에 접속되고 제 2 워드 라인(218)이 제 2 게이트 전극에 접속되는 것을 특징으로 하는 메모리 셀 장치.
  10. 제 1항, 2항, 4항, 5항, 7항 또는 9항에 있어서, 메모리 소자로서 메모리 커패시터가 제공되는 것을 특징으로 하는 메모리 셀 장치.
  11. 제 3항에 있어서, 메모리 소자로서 메모리 커패시터가 제공되는 것을 특징으로 하는 메모리 셀 장치.
  12. 제 6항에 있어서, 메모리 소자로서 메모리 커패시터가 제공되는 것을 특징으로 하는 메모리 셀 장치.
  13. 제 8항에 있어서, 메모리 소자로서 메모리 커패시터가 제공되는 것을 특징으로 하는 메모리 셀 장치.
  14. 제 10항에 있어서,
    - 비트 라인이 반도체 기판내에 매립된 비트 라인으로 구현되고,
    - 메모리 커패시터가 반도체 기판의 메인 표면에 및/또는 메인 표면의 상부에 배치되는 것을 특징으로 하는 메모리 셀 장치.
  15. 메모리 소자에 접속된 적어도 하나의 버티컬 선택 트랜지스터를 포함하며 서로 교차하는 제 1 워드 라인 및 제 2 워드 라인을 통해 트리거 가능한 메모리 셀이 형성되는 것을 특징으로 하는 메모리 셀 장치의 제조 방법.
  16. 제 15항에 있어서,
    - 반도체 기판의 메인 표면내에 제 1 트렌치 및 제 2 트렌치가 에칭되고, 상기 제 1 트렌치가 제 2 트렌치와 교차함으로써, 반도체 컬럼이 형성되며, 상기 반도체 컬럼은 인접한 제 1 트렌치 및 인접한 제 2 트렌치에 의해 제한되고 메인 표면에 대해 횡으로 뻗은 에지를 포함하고,
    - 소오스 영역 및/또는 드레인 영역이 적어도 부분적으로 반도체 컬럼의 한 에지에 인접하고 소오스 영역과 드레인 영역 사이에서 제 1 게이트 전극 및 제 2 게이트 전극이 상기 에지에 배치되도록, 메모리 셀의 선택 트랜지스터가 반도체 컬럼 중 하나의 적어도 한 에지를 따라 형성되고, 상기 제 1 게이트 전극은 제 1 워드 라인에 접속되며 상기 제 2 게이트 전극은 제 2 워드 라인에 접속되는 것을 특징으로 하는 제조 방법.
  17. 제 15항에 있어서,
    - 메모리 셀이 직렬로 접속된, 하나의 제 1 선택 트랜지스터 및 하나의 제 2 선택 트랜지스터를 포함하고,
    - 반도체 기판의 메인 표면내에 제 1 트렌치 및 제 2 트렌치가 에칭되며, 상기 제 1 트렌치가 제 2 트렌치와 교차함으로써, 메인 표면과 교차하는 에지를 가진 반도체 컬럼이 형성되고,
    - 하나의 메모리 셀의 제 1 선택 트랜지스터 및 제 2 선택 트랜지스터가 반도체 컬럼 중 하나의 적어도 한 에지에 중첩되어 형성되며, 상기 제 1 선택 트랜지스터는 제 1 게이트 전극을 포함하고 상기 제 2 선택 트랜지스터는 제 2 게이트 전극을 포함하며, 제 1 게이트 전극이 제 1 워드 라인에 그리고 제 2 게이트 전극이 제 2 워드 라인에 접속되는 것을 특징으로 하는 제조 방법.
  18. 제 16항 또는 17항에 있어서,
    - 제 1 게이트 전극의 영역에서 반도체 컬럼의 적어도 한 에지에 제 1 보조 구조물이 형성됨으로써, 제 1 트렌치의 방향으로 인접한 반도체 컬럼의 간격이 제 2 트렌치의 방향으로 인접한 반도체 컬럼의 간격 보다 크고,
    - 제 1 게이트 전극이 링형으로 형성되고, 상기 제 1 게이트 전극은 반도체 컬럼을 둘러싸며, 제 2 트렌치의 방향으로 인접한 메모리 셀의 제 1 게이트 전극들이 서로 인접하고 제 1 워드 라인의 부분을 형성하며,
    - 제 2 게이트 전극의 영역에서 반도체 컬럼의 적어도 한 에지에 제 2 보조 구조물이 형성됨으로써, 제 2 트렌치 방향으로 인접한 반도체 컬럼의 간격이 제 1 트렌치의 방향으로 인접한 반도체 컬럼의 간격 보다 크고,
    - 제 2 게이트 전극이 링형으로 형성되고, 상기 제 2 게이트 전극이 반도체 컬럼을 둘러싸며, 제 1 트렌치의 방향으로 인접한 메모리 셀의 제 2 게이트 전극이 서로 인접하고 제 2 워드 라인의 부분을 형성하는 것을 특징으로 하는 제조 방법.
  19. 제 18항에 있어서,
    제 1 보조 구조물 및/또는 제 2 보조 구조물이 일치하는 증착 및 비등방성 에칭에 의해 및/또는 선택적 에피택시에 의해 형성되는 것을 특징으로 하는 제조 방법.
  20. 제 15항에 있어서,
    - 메모리 셀이 각각 직렬로 접속된, 제 1 선택 트랜지스터 및 제 2 선택 트랜지스터를 포함하고,
    - 반도체 기판의 메인 표면에 제 1 트렌치 및 제 2 트렌치가 에칭되며, 상기 제 1 트렌치가 제 2 트렌치와 교차함으로써, 메인 표면과 교차하는 에지를 가진 반도체 컬럼이 형성되고,
    - 메모리 셀의 제 1 선택 트랜지스터가 반도체 컬럼 중 하나의 적어도 한 에지에 형성되며 메모리 셀의 제 2 선택 트랜지스터가 메인 표면의 영역에 형성되는 것을 특징으로 하는 제조 방법.
  21. 제 15항, 16항, 17항 또는 20항에 있어서,
    - 반도체 기판내에 매립 도핑 층이 형성되고,
    - 제 1 트렌치의 깊이가 상기 매립 도핑 층으로부터 매립된 비트 라인이 스트립형 도핑 영역의 형태로 형성되도록 설정되며,
    - 제 2 트렌치의 깊이가 제 1 트렌치의 깊이 보다 작은 것을 특징으로 제조 방법.
  22. 제 18항에 있어서,
    - 반도체 기판내에 매립 도핑 층이 형성되고,
    - 제 1 트렌치의 깊이가 상기 매립 도핑 층으로부터 매립된 비트 라인이 스트립형 도핑 영역의 형태로 형성되도록 설정되며,
    - 제 2 트렌치의 깊이가 제 1 트렌치의 깊이 보다 작은 것을 특징으로 제조 방법.
  23. 제 19항에 있어서,
    - 반도체 기판내에 매립 도핑 층이 형성되고,
    - 제 1 트렌치의 깊이가 상기 매립 도핑 층으로부터 매립된 비트 라인이 스트립형 도핑 영역의 형태로 형성되도록 설정되며,
    - 제 2 트렌치의 깊이가 제 1 트렌치의 깊이 보다 작은 것을 특징으로 제조 방법.
  24. 비트 라인과 메모리 소자 사이에 접속된 적어도 하나의 선택 트랜지스터를 포함하며 서로 교차하는 제 1 워드 라인 및 제 2 워드 라인을 통해 트리거될 수 있는 메모리 셀을 가진 메모리 셀 장치의 작동 방법에 있어서,
    - 정보의 독출을 위해 메모리 셀이 제 1 워드 라인 및 제 2 워드 라인을 통해 트리거되고 비트 라인이 병렬로 독출되는 것을 특징으로 하는 작동 방법.
  25. 비트 라인과 메모리 소자 사이에 접속된 적어도 하나의 선택 트랜지스터를 포함하며 서로 교차하는 제 1 워드 라인 및 제 2 워드 라인을 통해 트리거될 수 있는 메모리 셀을 가진 메모리 셀 장치의 작동 방법에 있어서,
    - 정보의 기록을 위해 다수의 메모리셀이 하나의 셀 블록으로 통합되고,
    - 셀 블록내로 정보를 기록하기 위해 셀 블록의 모든 비트 라인에 정보에 상응하는 전압 레벨이 제공되고, 메모리 셀이 제 1 워드 라인 및 제 2 워드 라인을 통해 트리거되는 것을 특징으로 하는 작동 방법.
  26. 제 25항에 있어서,
    - 데이터 워드가 제 1 기록 레지스터내로 로딩되고, 상기 제 1 기록 레지스터의 출력이 제 1 스위치를 통해 제 1 워드 라인에 접속되며,
    - 데이터 워드가 인버터를 통해 반전되어 제 2 기록 레지스터내로 로딩되고, 상기 제 2 기록 레지스터의 출력이 제 2 스위치를 통해 제 1 워드 라인에 접속되며,
    - 비트 라인에 제 1 전압 레벨이 제공되고, 제 1 스위치가 트리거됨으로써, 제 1 기록 레지스터가 제 1 워드 라인에 접속되고,
    - 비트 라인에 제 2 전압 레벨이 제공되고, 제 2 스위치가 트리거됨으로써, 제 2 기록 레지스터가 제 1 워드 라인에 접속되는 것을 특징으로 하는 작동 방법.
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