CN1169223C - 存储器单元结构,其制造方法及其操作方法 - Google Patents

存储器单元结构,其制造方法及其操作方法 Download PDF

Info

Publication number
CN1169223C
CN1169223C CNB981253814A CN98125381A CN1169223C CN 1169223 C CN1169223 C CN 1169223C CN B981253814 A CNB981253814 A CN B981253814A CN 98125381 A CN98125381 A CN 98125381A CN 1169223 C CN1169223 C CN 1169223C
Authority
CN
China
Prior art keywords
word line
ditch
memory cell
semiconductor column
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB981253814A
Other languages
English (en)
Other versions
CN1220494A (zh
Inventor
F
F·霍夫曼
L·里施
ε
W·克劳特施奈德
T·施勒舍尔
W·勒斯纳
P·－W·冯巴斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of CN1220494A publication Critical patent/CN1220494A/zh
Application granted granted Critical
Publication of CN1169223C publication Critical patent/CN1169223C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

一种存储器单元结构在半导体衬底上包括多个存储器单元，各存储器单元至少具有一个选择晶体管，该晶体管连接在位导体及存储元件之间。这些存储器单元各可通过第一字导体及第二字导体控制，其中第一字导体与第二字导体相垂直，该存储器单元结构尤其是一个DRAM装置。

Description

存储器单元结构，其制造方法及 其操作方法
存储器单元结构，尤其是DRAM装置、ROM装置、EPROM装置及EEPROM装置，具有多个存储器单元，它们通常构成矩阵状结构。各个存储器单元可通过一个位线及一个字线控制。存储器单元各具有一个存储元件，在其中存储信息。信息的存储例如是通过在存储器电容中存储电荷，通过在浮动的栅极上存储电荷、或通过晶体管特性如使用电压、或通过存在及不存在对位线的导电连接来实现的。
为了读出信息，各个存储器单元顺序地通过所属字线及位线控制，及通过电压或电流求值读出信息(例如见Y.NaKagome等人的文章，IEEE固态电路杂志，第26卷第4期，1991年，第465至470页)。电流求值在读出速度上优于电压求值，但是它需要增加电路成本。为了使读过程加速，使多个、例如256个存储器单元组合成一个单元块。然后使各个单元块并行地被读出。但是，单个单元块中的读出过程始终是顺序地进行的。
在可电写入的存储器单元结构，例如DRAM装置或EEPROM装置中，为了写入信息，相应的存储器单元同样通过所属位线及字线控制。同时使位线用一个电压电位供电，该电位相应于被写入的信息。在所有的存储器单元中信息的写入是顺序地进行的。在此情况下必须每次使位线从一个电压状态被再充电到另一电压状态。这是与电功率消耗相联系的，这尤其在使用为移动式装置、如移动式电话机、笔记本电脑、数据库计算机或PDA(“个人数字助手”)中的存储器单元结构时易于受到干扰。
此外，在DRAM装置的情况下出现一个问题，即被存储的信息必须在规则的时间间隔上重新被更新。为此首先使信息顺序地从存储器单元中读出及然后再写入。在这时也出现不希望的功率损耗。
在DRAM装置情况下的另一问题是，从一代存储器到另一代存储器其存储器厚度随之增长。与此相联系的是需要增大封装厚度，这就是说，使每个存储单元的位置需要量减小。由DE 19519160C1公知了一种DRAM单元结构，它可以4F2的存储器单元面积制造，其中F是在相应的工艺中最小可制造结构量。在此情况下每个存储器单元设有一个纵向MOS晶体管，它的第一源/漏极区与一个存储器电容的存储器节点相连接，它的环形沟道区被栅极电极包围及它的第二源/漏极区与设在沟中的位线相连接。其中栅极电极与沿一字线相邻的纵向MOS晶体管彼此相邻接并共同构成字线。本发明是基于这样的任务：提供一种存储器单元结构，它可用改进的方式被控制。尤其是该存储器单元结构可用“GigaBit(千兆位)代”所需的存储器厚度来制造。此外，提供用于这种存储器单元结构的制造方法和操作方法。
该任务将通过根据权利要求1的存储器单元结构，根据权利要求12的制造方法及根据权利要求19和20的操作方法来解决。本发明的其它构型将由从属权利要求给出。
一个半导体衬底设有多个存储器单元。每个存储器单元至少具有相对半导体衬底主平面垂直的选择晶体管，它与一个存储元件相连接。最好选择晶体管连接在一个位线及存储元件之间。但是位线也可有另外的连接。该存储器单元各通过第一字线及第二字线控制，其中第一字线与第二字线相垂直。一个存储器单元的控制仅通过第一字线及第二字线来实现。由此可使位线并行地读出。
在可电写入的存储器单元结构的情况下，各存储器单元同样通过第一字线及第二字线来控制。位线仅用于提供与信息相对应的电压电平，而不用于控制。因此为了写入与一预定电压电平相对应的信息使所有位线用预定电压电平供电。通过第一字线及第二字线使在其中应存储所属信息的那个存储器单元受控制。该信息将在一时间节拍中被写入到所有相应的存储器单元中。为了写入数字信息，因此只要两个过程就够了：首先并行写入一个“1”，及其次并行写入一个“0”。由此与现有技术相比显著地加速了写的过程。此外，位线仅需如与不同信息数目相应的频繁程度转换充电。在数字信息的情况下，位线仅需二次换充电。由此使功耗降低。
在DRAM装置的情况下，这也用于信息的更新。最好在此情况下，存储的信息通过移位寄存器读出。存储在移位寄存器中的数据字接着用于控制第一字线及第二字线，其中位线被置于相应的电压电平上。
由于与现有技术相比实质地减少了位线所需的换充电过程的次数，因此在写入及更新信息时的功耗明显地减小了。
作为半导体衬底，一种单晶硅片或一种SOI衬底的单晶硅层特别适合。
作为存储元件，所有在存储器单元结构中通常使用的存储元件均适用。尤其适用的存储元件是：具有不同电性能的MOS晶体管、如它在ROM装置中经常使用的，导线断开器、如它在ROM装置中使用的，熔断丝(俗称保险丝)，具有浮动栅极的MOS晶体管及存储电容。
在本发明的范围中，存储器单元结构可构成DRAM装置。在该情况下，不但可利用在信息读、写时的快速数据存取操作的优点，而且可利用在写及更新信息时的小功耗的优点。在DRAM装置中，存储元件最好构成存储电容，它既可以在半导体衬底中、尤其作为沟电容器，也可在半导体衬底主平面上或超过该主平面、尤其作为盘组电容器来实现。作为电容器电介质，通常的存储器电介质是合适的，尤其是氧化硅，氧化硅与氮化硅的组合或高介电系数的电解质，如BST(钛酸钡锶)Ta2O5或SBT(钽酸锶铋)。
根据本发明的一个构型，多个存储器单元被组合成一个单元块。每个单元块的存储单元与一个共同的位线相连接。这具有其优点，即减少了位线的电阻。此外对于设计读放大器由此得到新的自由度。
在本发明的范围中，每个存储器单元具有一个第一选择晶体管及一个第二选择晶体管，它们串联在位线及存储元件之间。在此情况下第一选择晶体管由第一字线控制及第二选择晶体管由第二字线控制。其中鉴于增大了封装厚度每个相邻的存储器单元具有一个共同的选择晶体管及一个共同的第一字线。相邻的存储器单元具有不同的第二选择晶体管及不同的字线。它们总是通过共同的第一字线及不同的第二字线控制的。
根据本发明的一个构型，两个相邻的存储器单元与一个共同的第一选择晶体管及不同的第二选择晶体管设在一个半导体柱中。这些半导体柱与半导体衬底主平面相邻接并具有与半导体衬底的主平面垂直的侧面。它们尤其被实质上平行延伸的第一沟及实质上平行延伸的第二沟限定，第一沟及第二沟彼此垂直。共同的第一选择晶体管作为纵向MOS晶体管构成，它的栅极电极设置在半导体柱的至少一个侧面上。在主平面区域中两个相邻存储器单元的第二选择晶体管设置成平面MOS晶体管。第二选择晶体管的栅极电极各位于半导体柱主平面的上方。它们是不同的第二字线的组成部分。共同的第一选择晶体管的栅极电极是第一字线的组成部分。相邻的存储器单元被设置在一个半导体柱中。
在本发明的该构型中，有利的是，共同的第一选择晶体管的第一栅极电极构成环状，以使得它包围着该半导体柱。如果半导体柱离沿一个第一字线相邻的存储单元对这样地设置，即它们的距离小于平行于主平面的第一栅极电极的厚度，则相邻半导体柱的第一栅极电极彼此邻接，并以此方式构成第一字线。与第一字线垂直地，相邻半导体柱的距离大于平行于主平面的第一栅极电极的双倍厚度。该第一字线在此情况下可通过自调整过程步骤制造，也即不使用待调整的掩模来制造。
在本发明的范围内，第一选择晶体管及第二选择晶体管各沿一个半导体柱的一个侧面设置，半导体柱与半导体衬底的主平面邻接并具有垂直主平面的侧面。在此情况下第一选择晶体管和第二选择晶体管彼此叠置。其中第一选择晶体管的第一栅极电极与第二选择晶体管的第二栅极电极与半导体柱的相应侧面相邻接。
在本发明的范围中，在该构型中第一栅极电极及第二栅极电极环状地包围着半导体柱。最好这个构型这样地制造，即在半导体衬底的主平面上蚀刻出第一沟及第二沟。第一沟总是实质上彼此平行地延伸。第二沟也同样实质上彼此平行地延伸。第一沟及第二沟彼此垂直。每两个相邻的第一沟及第二沟在其中确定了一个半导体柱。在制造第一栅极电极以前，半导体柱的横截面通过至少一个辅助结构加大，以使得相邻半导体柱的距离在第一字线方向上比在第二字线方向上大。在第二字线的区域中借助第二辅助结构使半导体柱的横截面加大，以使得在第二字线的区域中，相邻半导体柱之间的距离在第二字线的方向上比在第一字线的方向上小。然后使第一字线及第二字线自调整，例如通过沉积一个层及在形成隔垫的方向上对该层进行各向异性蚀刻来制造。因为相邻半导体柱的距离在一个方向上比在另一方向上小，在较小距离方向上相邻栅极电极彼此相邻，而不较大距离方向上彼此隔开。以此方式形成链式导体，它们彼此平行地延伸。在该构型中每个半导体柱具有一个存储器单元。
在本发明范围中，每个存储器单元仅具有一个选择晶体管，它通过第一字线及第二字线控制。选择晶体管尤其作为MOS晶体管实施，它在源极区及漏极区之间具有两个栅极电极，它们为第一字线的一部分及第二字线的一部分。在此情况下，充分利用了第一字线的控制区与第二字线的控制区相重叠，以使得通过第一字线及第二字线的控制可导通一个贯通的导电沟道。相对于可达到的封装厚度，在此情况下有利的是，在半导体柱侧面设置选择晶体管，该半导体柱由相垂直的相邻第一沟和第二沟限界，并在半导体柱的侧面重叠地设置第一字线及第二字线。如果第一沟及第二沟的宽度及对面的距离总是最小可制造结构量F，则该存储器单元结构可用每存储器单元4F2的面积需要量来实现。
半导体柱既可以通过在一半导体衬底中蚀刻出沟也可以通过在一个格状绝缘结构的孔内选择性外延来构成。在第二种情况下格状绝缘结构确定了沟的延伸。
因为每个存储器单元通过第一及第二字线来控制，该存储器单元结构可通过第一及第二字线的相应控制在一个“叠褶位线结构”的意义上被操作。
以下将详细地说明本发明的实施例，它们被表示在下列的附图中：
图1表示通过具有第一沟掩模的半导体衬底的截面图。
图2表示通过在第一沟蚀刻后的半导体衬底的截面图。
图3表示通过在构成第二沟掩模后的半导体衬底的截面图。
图4表示在图3中以IV-IV所示的截面，在图3中所示的截面在图4中以III-III表示。
图5表示在第二沟蚀刻后的图4中所示截面。
图6表示在构成第一介电层及第一导电层后的图3中所示截面。
图7表示在图6中以VII-VII所示的截面，在图6中所示的截面在图7中以VI-VI表示。
图8表示在形成第一字线、第二介电层及第二字线后通过该半导体衬底的图6中所示的截面图。
图9表示在图8中以IX-IX所示的截面，在图9中该在图8中所示截面以VIII-VIII表示。
图10表示在构成第一n+掺杂区及第二n+掺杂区后及在沉积中间氧化层、接触孔后并在构成电容器电介质和电容器极板后的图8中所示截面图。
图11表示在图10中以XI-XI所示的截面图。在图11中该图10中所示的截面以X-X表示。
图12表示在图10及图11中以XII-XII表示的截面图，在图10及图11中所示截面在此用X-X及XI-XI表示。
图13表示通过构成第一沟后的半导体衬底的截面图。
图14表示在构成第一沟侧面上的氮化物隔垫及用SiO2结构充填第一沟后的图13中所示截面。
图15表示在形成第二沟以后通过半导体衬底的图14中以XV-XV所示的截面，在图14中所示的截面这里以XIV-XIV表示。
图16表示在形成第一栅极电介质及被第二绝缘结构覆盖的第一字线后通过半导体衬底的图14中所示的截面。
图17表示图16中以XVII-XVII所示通过半导体衬底的截面图，在图16中所示通过半导体衬底的截面在图17中以XVI-XVI表示。
图18表示在选择性外延构成第二辅助结构后的图16中所示截面。
图19表示图18中以XIX-XIX所示的截面，在图19中该图18中所示截面以XVIII-XVIII表示。
图20表示在第一辅助结构后蚀刻、构成第二栅极电介质、第二字线及第三绝缘结构后以及在移植后的图18中所示截面。
图21表示在图20中以XXI-XXI所示的截面。在图21中用XX-XX表示图20中所示截面。
图22表示在构成电容器电介质及电容器极板后的图20中所示的截面。
图23表示图22中以XXIII-XXIII所示的截面。
图24表示在图22中以XIV-XIV所示的截面。
图25表示借助第一字线及第二字线将信息写入存储器单元结构中的电路。
图26表示借助第一字线及第二字线以及填于沟中的条形位线从存储器单元结构中读出的电路。
在附图中所示的图未按比例绘制。
至少在一个主平面11的区域中具有单晶硅的半导体衬底包括一个P掺杂的衬底体12、一个设置其上的n+掺杂硅层13、一个再设置在其上的第一P掺杂层14及再设置在其上的第二P掺杂硅层(见图1)。P掺杂衬底体12具有1016cm-3的掺杂材料浓度。n+掺杂硅层13通过外延生长产生出500nm的厚度。它具有1020cm-3的掺杂材料浓度。第一P掺杂硅层14及第二P掺杂硅层15为外延生长并具有500nm的总厚度。第一P掺杂硅层14具有200nm的厚度及1017cm-3的掺杂材料浓度。第二P掺杂硅层15具有300nm的厚度及1016cm-3的掺杂材料浓度。
接着在主平面11上通过沉积及构成一个SiO2层形成第一沟掩模16。该SiO2层将用TEOS方法被沉积至150nm层厚并借助于光胶掩模通过用CHF3，O2的干蚀刻构成。第一沟掩模16具有条状开口，它的宽度为250nm及具有的对边间距离为250nm。该宽度及距离各对应于在所使用的工艺中可制造的最小结构尺寸F。
除掉了构成第一沟掩模16所使用的光胶掩模后，就蚀刻成第一沟17，其中第一沟掩模16在用HBr、He、O2、NF3的一个干蚀刻工序中作为蚀刻掩模被使用。接着譬如使用HF的湿化学方法去除第一沟掩模(见图2)。第一沟17的深度为1100nm。由此该第一沟17一直伸到P掺杂衬底体12中。在该情况下由n+掺杂的硅层13构成条状位线13′。
接着沉积一个SiO2层18，它完全地充填了第一沟17。对该SiO2层18用TEOS方法沉积到200nm的层厚(见图3)。在SiO2层18的上表面构成一个光胶掩模19，它具有条状开口。光胶掩模19的条状开口横切第一沟17地延伸(见图3及4)。光胶掩模19的条状开口具有的宽度为250nm及对边间距离为1250nm。
通过用Ar、CF4、CHF3、N2、He干蚀刻将由SiO2层18构成第二沟掩模18′。接着去掉光掩模19。在构成第二沟掩模18′时使第一沟17保持由SiO2充填。通过用TEOS方法沉积SiO2层到层厚80nm及用CHF3、O2进行各向异性蚀刻在第二沟掩模18′的与主平面11垂直边缘上构成SiO2隔垫190(见图5)。在使用第二沟掩模18′及SiO2隔垫的情况下通过各向异性干蚀刻构成第二沟110(见图5)。第二沟110将被蚀刻到500nm的深度。它们一直达到位线13′中，但没有切断位线13′。第二沟110必须这样地深，即它可靠地切断了第一P掺杂硅层14。第二沟110的宽度为90nm。它与第二沟掩模18′的条状开口的宽度相比较减小了SiO2隔垫190的宽度。
接着通过用CHF3、O2的各向异性蚀刻使SiO2隔垫190及第二沟掩模18′的上区域选择地蚀刻至硅层。在此情况下位于第一沟17中的第二沟掩模18′的部分被蚀刻到这样深，即在沟17中由第二沟掩模18′构成第一绝缘结构18″(见图6及图7)。该第一绝缘结构18″覆盖了第一沟的底部并一直达到位线13′的上区域。在此情况下第一P掺杂硅层14、第二P掺杂硅层15及位线13′的上区域将被露出。第一绝缘结构18″的高度约为500nm。
通过热氧化将构成由SiO2组成的其层厚为5nm的第一介电层111。在第一介电层111上覆盖了一层导电层112。导电层112是由在该位置上层厚为80nm的掺杂多晶硅构成的。使用磷作为掺杂材料。该掺杂浓度为1021cm-3。导电层112完全填满了第二沟110。第一沟17将不被导电层112填满(见图6及图7)。
通过用He、HBr、Cl2、C2F6的各向异性蚀刻使导电层112选择地蚀刻成第一介电层111。由此使该导电层112一直到距离主平面11的下方200nm的深度上。在此情况下由导电层112构成第一字线112′。第一字线112′的高度这样地定尺寸，即它能可靠地覆盖一个区域，在该区域中第一介电层111覆盖着第一P掺杂硅层14的边缘。字线112′由环形元件构成，每个环形元件围绕着一个半导体柱。在第一沟17的方向上相邻的环形元件在此情况下彼此相邻(见图8及图9)。通过沉积及后蚀刻一层SiO2层使第一沟17及第二沟110填入第二绝缘结构113。该SiO2层将用TEOS方法被积沉到200nm的层厚。后蚀刻用CHF3，O2来实现。在构成第二绝缘结构113时将露出除第一沟17及第二沟110外的主表面11。
通过热氧化构成一个层厚为5nm的由SiO2层组成的第二介电层114。在第二介电层114上形成条形第二字线115并再在其上形成氮化硅结构116(见图8及图9)。第二字线115与第二沟110平行地延伸。为了构成第二字线将沉积第二导电层及氮化硅层并借助一个光胶掩模形成条形结构。对此将使用以下蚀刻工序：CF4、O2、N2/He、HBr、Cl2、C2F6。第二字线115将构成具有250nm宽、250nm间距、200μm长及150nm厚。第二字线115譬如由在其位置上掺杂的多晶硅构成。磷适合作为掺杂材料。掺杂材料浓度为1021cm-3。条状氮化硅结构116具有与第二字线115相同的尺寸，及具有50nm的厚度。
通过沉积一层氮化硅层及对该氮化硅层进行各向异性蚀刻构成了第二字线115侧面上的氮化硅隔垫。该氮化硅层将用CVD方法被沉积到30nm的层厚。蚀刻用CF4、O2、N2来实现。蚀刻对于SiO2有选择地进行。
在使用光胶掩模(未示出)作为移植掩模的情况下将构成后继的第一n+掺杂区118。该第一n+掺杂区118各设置在相邻的第一沟17之间，各与主平面11及与第一P掺杂硅层14的界面相邻。在每个半导体柱中，设有一个第一n+掺杂区域，半导体柱各通过相邻的第一沟17从第二沟110来限定。它大约位于两个相邻的沟110之间的中心(见图10及图11)。第一n+掺杂区118具有1021cm-3的掺杂材料浓度及300nm的深度。移植是用磷或砷来实现的。
在去掉光胶掩模后将形成另一种光胶掩模(未示出)，它用作移植掩模以构成第二n+掺杂区119，后者被设置在两个相邻的沟110之间相应的第一n+掺杂区118的两侧。在第二n+掺杂区119及第一n+掺杂区118之间，各个第二P掺杂硅层15与主平面11相邻接。第二n+掺杂区119的深度为100nm。它小于第二掺杂硅层15的厚度。移植用磷来实现。在第一n+掺杂区118及每个第二n+掺杂区119之间，在半导体柱的上表面延伸着一个第二字线115(见图11)。接着沉积一层SiO2层120，并通过化学一机械抛光(CMP)使其形成平面。该SiO2层的平面上表面约位于主平面11的上方500nm。
借助光胶掩模及譬如用Ar、CF4、CHF3的各向异性蚀刻将在SiO2层120中开出至第二n+掺杂区119的接触孔。该接触孔中将设有存储器节点121。为此整个面地沉积一层掺杂的多晶硅层。该存储器节点121将用磷以1021cm-3的掺杂材料浓度的原位置上被掺杂。
并且，为了开出用于存储器节点121的接触孔，需要一个光刻地形成的光胶掩模。但是它的调整是不严格的，因为第二字线115完全由氮化硅覆盖，及接触孔蚀刻选择对氮化硅进行，因此对光胶掩模的调整是不严格的。
然后将沉积一个由SiO2，一个由SiO2、Si3N4及SiO2组成的三叠层或由BST(钛酸钡锶)或SBT(钽酸锶铋)组成的铁电层组成的电容电介质122。电容电介质层被沉积到4nm的层厚。在该电容电介质层122上将设置由掺杂多晶硅作的电容器极板123。该电容器极板将通过在原位置上沉积以磷作为掺杂材料的多晶硅构成，及该掺杂材料浓度为1021cm-3。
在该实施例中，各通过相邻的两个第一沟17和第二沟110确定的每个半导体柱包括两个存储单元。这两个存储单元具有一个共用的第一选择晶体管，该管由位线13′，作为源/漏极区的第一n+掺杂区118及设在它们之间的作为沟道区的第一P掺杂硅层14部分，第一栅极电介质11′及第一字线112′构成。此外，每个存储单元还具有一个第二选择晶体管，该管各由作为源/漏极区的第一n+掺杂区118及第二n+掺杂区119，以及设在其中间的作为沟道区的第二P掺杂硅层15，作为栅极电介质的第二介电层114及设在沟道区上方的第二字线115构成。在第一n+掺杂区118上方是两个第二选择晶体管与共用第一选择晶体管相串联。设在第二沟110上方的第二字线115在该存储单元结构中无电功能。它的功能在于使用于存储器节点121的接触孔蚀刻能对氮化硅选择地实现。
共用第一选择晶体管的使用电压可通过第一P掺杂硅层14的掺杂进行调整。第二选择晶体管的使用电压将通过第二P掺杂硅层15的掺杂来调整。另一方式是，第二选择晶体管的使用电压通过专门的沟道移植来调整。
第一字线112′与第二字线115垂直地延伸并具有环形元件，该环形元件各包围着一个半导体柱(见图12)。如果第一沟17以最小可制造结构量F作为宽度及以F为间距构成，和第二沟以F作为扣除SiO2隔垫190宽度的宽度及以5F作为两个相邻第二沟110之间的间距加上SiO2隔垫190的宽度构成时，则对两个存储单元的每个得到12F2的位置需要量。这就是，对存储单元结构可用每存储单元6F2的位置需要量来制造。
在第二实施例中，使用了一种半导体衬底，它包括SOI衬底21，在该衬底上外延地生长第一n+掺杂硅层22、第一P掺杂硅层23、第二n+掺杂硅层24、第二P掺杂硅层25及第三n+掺杂层26。第三n+掺杂层26与主平面27相邻接(见图13)。第一n+掺杂硅层22用砷作掺杂材料并构成300nm的层厚，其掺杂材料浓度为1×1020cm-3。第一P掺杂硅层23用硼作掺杂材料并构成200nm的层厚，其掺杂材料浓度为1×1018cm-3。第二n+掺杂层24用砷作掺杂材料并构成100nm的层厚，其掺杂材料浓度为1×1019cm-3。第二P掺杂硅层25用硼作为掺杂材料并构成200nm的层厚，其掺杂材料浓度为1×1018cm-3。第三n+掺杂层26以砷作掺杂材料并构成200nm的层厚，其掺杂材料浓度为1×1019cm-3。
在主平面27上通过沉积及构成一个SiO2层形成第一沟掩模28。该SiO2层将用TEOS方法被沉积至150nm。它在使用光胶掩模并通过用CHF3，O2的各向异性蚀刻的情况下构成。在去掉光胶掩模后，就蚀刻成第一沟29。该第一沟29通过用HBr、He、O2、NH3的各向异性蚀刻形成。第一沟29一直伸到第一n+掺杂层硅22中。第一沟29为条形并具有200nm的宽度及两个相邻第一沟29之间的距离为200nm。第一沟29的长度为5μm及深度为800nm。
在去掉第一沟掩模28后通过用HF的湿化学蚀刻将在实质与主平面27垂直的第一沟29的边缘上形成氮化硅隔垫210。为此沉积厚度为70nm的氮化硅层及用CF4、O2、N2对硅选择地各向异性蚀刻。氮化层的厚度相当于第一沟29宽度的三分之一。
在硅隔垫210之间留出的中间空间将接着用第一绝缘结构211充填。为此用TEOS方法沉积一层SiO2层及用CHF3、O2进行各向异性后蚀刻，直到主平面27露出为止(见图14)。
在主平面27上通过沉积一个SiO2层及一个氮化硅层形成第二沟掩模。该SiO2层用TEOS方法被沉积到150nm厚。氮化硅的厚度为70nm。在使用光胶掩模的情况下通过CHF3、O2各向异性地蚀刻构成该氮化层及SiO2层。在去掉光胶掩模后将形成第二沟212。在此情况下首先用HBr、He、O2、NF3对硅进行各向异性蚀刻。接着用C2F6、C3F8对SiO2进行相对氮化物选择性地蚀刻，其中将第二沟掩模的氮化硅层作为硬掩模。随后用H3PO4的湿化学处理去掉氮化硅隔垫及同时去掉氮化硅硬掩模。
第二沟212实质垂直于第一沟29地延伸(见图15、在该图中表示图14中以XV-XV所示的截面)。第二沟212具有宽度为200nm的条形横截面，相邻第二沟212之间的距离为200nm及其长度为5μm。第二沟212的深度为800nm。因此第二沟212一直达到第一n+掺杂硅层22中。
接着去掉第一绝缘结构211。这是通过用HF对氧化硅进行相对氮化硅及硅的选择性湿化学蚀刻实现的。
通过热氧化构成厚度为5nm的第一栅极氧化层213。通过沉积一个在原位置上的掺杂多晶硅层及对该掺杂多晶硅层各向异性地蚀刻，构成了后续的第一字线214。掺杂多晶硅层是用磷掺杂地被沉积的。它具有70nm的厚度。这相当于第一沟29及第二沟212宽度的三分之一。因此使在第一沟29对面边缘上设置的氮化硅隔垫210之间的中间空间被充填，但第二沟212未被充填，后者实质上垂直主平面27延伸的边缘仅被薄的第一栅极氧化层213覆盖。掺杂多晶硅层的蚀刻是用He、MBr、Cl2、C2F6各向异性地实现的。该各向异性蚀刻一直进行下去，直到该字线在高度上达到第二n+掺杂硅层24区域时为止。第一字线214在高度上完全覆盖第一P掺杂硅层23(见图16及图17)。
第一字线214的一部分各包围一个环形半导体柱，该半导体柱各通过两个相邻的第一沟29及第二沟212确定。在第一沟29中在氮化硅隔垫210之间留出的自由空间这时将被第一字线214全部填满。因此在第一沟29中第一字线214的环形元件相接在一起。第一字线214由此由彼此邻接的环形元件构成。
接着通过沉积一层SiO2层及各向异性后蚀刻构成第二绝缘结构215，它被填充在第二沟212中相邻的第一字线214之间的自由空间中。第二绝缘结构215的高度大于第一字线214的高度。第二绝缘结构215最高可达到第二n+掺杂硅层24及第二P掺杂硅层25之间的界面。SiO2层的沉积是用TEOS方法实现的。对它使用Ar、CF4、CHF3进行各向异性蚀刻。在该各向异性蚀刻时将同样去掉在主平面27上及第二沟212上区域的第一栅极氧化层。
通过选择性外延随后在露出的硅表面上生长出硅结构216。该选择性外延是在温度范围700℃至900℃及使用包括硅烷在内的过程气体的情况下进行的。硅结构216覆盖了第二沟212区域中第二绝缘结构215以上露出的边缘。此外，它覆盖了第三n+掺杂硅层26的表面。硅结构216在垂直于硅表面方向上具有从其上生长出的70nm的尺寸。它相当于第二沟212宽度的三分之一。因此第二沟212未被填满。第一沟29的边缘被氮化硅隔垫210覆盖，以使得在第一沟29的边缘上没有生长硅(见图18及图19)。
通过用H3PO4的湿化学蚀刻使氮化硅相对硅选择性地蚀刻。通过这种蚀刻使第三n+掺杂硅层26及第二P掺杂硅层25的边缘至少部分地露出。由此使第一沟29中氮化硅隔垫210的高度下降(见图20)。
通过热氧化，在露出的硅表面上构成第二栅极氧化层217。尤其是在第一沟29中的第二P掺杂硅层25露出的表面上形成第二栅极氧化层217(见图20及图21)。该第二栅极氧化层217形成5nm的层厚。
通过在该位置上沉积掺杂多晶硅层及对掺杂的多晶硅层各向异性地后蚀刻，构成了第二字线218。在该位置上掺杂的多晶硅层是用磷掺杂并具有1021cm-3掺杂材料浓度。掺杂的多晶硅层沉积到70nm的厚度。它相当于第一沟29及第二沟212宽度的三分之一。各向异性蚀刻一直进行下去，直到第一沟29范围中的第三n+掺杂硅层26的边缘部分地被露出(见图20)。
主平面区域中第二沟212的宽度通过硅结构216下降到约三分之一，在第二沟212中填充了掺杂的多晶硅层。相应地第二字线218填充了第二沟中的该宽度。第二字线218包括环形元件，各环形元件包围着一个硅柱。在第二沟中相邻的环形元件相互邻界，以使得第二字线218构成了相互邻界的环形元件的链。
在第一沟29中填充第三绝缘结构219。为此用TEOS方法沉积SiO2层并用CHF3、O2进行各向异性蚀刻。第三绝缘结构219终结在主平面27的高度上。
通过用20KeV的能量及1014cm-2的剂量移植砷，将形成设置在主平面27上的存储器节点220。存储器节点220由位于主平面27上的硅结构216的部分构成。存储器节点219与第三n+掺杂硅层26相电连接。
接着在整个面上沉积一个电容电介质221。该电容电介质221由SiO2，一个由SiO2、Si3N4及SiO2组成的三叠层或一种高介电系数的电解质、例如BST(钛酸钡锶)或SBT(钽酸锶铋)组成。
在该电容电介质221上设置一个电容器极板222。该电容器极板222是通过在原位置上沉积层厚200nm的掺杂多晶硅及使掺杂多晶硅层处理成平面构成的。该掺杂多晶硅层用磷掺杂及掺杂材料浓度为1021cm-3(见图22)。
图23表示在图22中由XXIII-XXIII所示的截面。图24表示在图22中由XXIV-XXIV所示的截面。第一字线214及第二字线218各构成环形元件链，并各自的字线平行延伸。第一字线214及第二字线218彼此垂直地延伸。
在该存储器单元结构的实施形式中，各由两个相邻的第一沟29及第二沟212限定的每个半导体柱包括一个存储器单元。该存储单元具有一个第一选择晶体管，该管由作为源/漏极区的第一n+掺杂硅层22及第二n+掺杂硅层24，作为沟道区的第一P掺杂硅层23，第一栅极氧化层213及作为栅极电极的第一字线214构成。该存储单元的第二选择晶体管由作为源/漏极区的第二n+掺杂硅层24及第三n+掺杂硅层26，作为沟道区的第二P掺杂硅层25，第二栅极氧化层217及作为栅极电极的第二字线218构成。第一选择晶体管及第二选择晶体管通过作为共用源/漏极区工作的第二n+掺杂硅层24相串联。第一n+掺杂硅层22作为共用位线工作。
在该实施例的一个变型中，第二n+掺杂硅层24由一个P掺杂硅层取代。在此情况下每个存储单元仅包括一个选择晶体管，但它由两个栅极电极控制，这两个栅极电极彼此叠置并且它们的控制区这样地大，即这些控制区相互重叠。这些重叠的控制区在导通状态时导致：从第一n+掺杂硅层22到第三n+掺杂硅层26的导电通道通过所有的P掺杂硅层贯穿地形成。该选择晶体管起到两个串联的选择晶体管的作用，因为一个导电通道仅在控制两个栅极电极时才会构成。
为了借助第一字线WLXi、i＝1至n，第二字线WLYi、i＝1至n，及其用位导板BLP，将信息写入到一个存储器单元结构中，将通过一个数据导体DL将一个数据字读入到第一移位寄存器SR1中。与此并行地，数据字通过反相器I反相并被读入到第二移位寄存器SR2中。第一移位寄存器SR1的输出端通过一个开关S1与第一字线WLXi相连接，i＝1至n。第二移位寄存器的输出端通过开关S0与第一字线WLXi相连接i＝1至n。
为了以逻辑值“1”写入信息，对开关S1这样地控制，即使得第一移位寄存器SR1的输出端与第一字线WLXi相连接，i＝1至n。对位导板BLP用一电压值供电，该电压值相应于逻辑“1”。通过第一字线WLXi、i＝1至n，及第二字线WLYi、i＝1，控制各个存储器单元，在这些存储器单元中将存储逻辑“1”。以此方式，无需位导板BLP的再充电，沿第二字线WLYi、i＝1的所有在其中应存储1的存储单元被写入1。
接着通过对开关S1的相应控制使第一字线WLXi、i＝1至n，及第一移位寄存器SR1之间的连接分开，并对位导板BLP用一电压电平供电，该电平相应于逻辑“0”。接着对开关S0这样地控制，即使得第二移位寄存器与第一字线WLXi相连接，i＝1和n。然后通过第一字线WLXi、i＝1至n，及第二字线WLYi、i＝1，对各个存储单元进行控制，在这些存储单元中将存储逻辑“0”。下个数据字被相应地读入，这时其中第二字线WLYi、i＝2被导通。为了读入后继的数据字，使第二字线WLYi的循环变量I继续递增(见图25)。
为了借助第一字线WLXi、i＝1至n，及第二字线WLYi、i＝1至n，和条形位线BLi、i＝1至n读出存储单元结构内容，使沿着条状位线BLi布置的各个存储单元一个接一个地通过所属的第一字线WLXi及所属的第二字线WLYi控制，i＝1至n(见图26)。数据的读出对于所有的位线BLi是并行进行的，i＝1至n。这些并行的读出是在一个单元块2B内实现的。对此可能附加地确定多个另外要并行读出的单元块。由此可使数据存取操作的时间缩短。
为了在一个DRAM单元结构中更新数据，如借助图26所描述的，首先将存储的信息从移位寄存器中读出，然后，如借助图25所描述地读入数据。这种操作方式的优点在于：被读出的存储信息仅用于控制一个字线，并不用于升高存储单元中的所属电平。

Claims (17)

1.存储器单元结构，
-其中一个半导体衬底设有多个存储器单元，
-其中每个存储单元至少具有相对半导体衬底主平面垂直的选择晶体管，它与一个存储元件(121、122、123)相连接，
-其中每个存储器单元可通过第一字线(112′)及第二字线(115)控制，其中第一字线(112′)与第二字线(115)相垂直，
-其中存储器单元各具有一个第一选择晶体管及一个第二选择晶体管，它们相串联，及其中第一选择晶体管被第一字线控制，和第二选择晶体管被第二字线控制。
2.根据权利要求1的存储器单元结构，
-其中每多个存储器单元被组合成一个单元块，
-其中每个单元块的存储器单元与一个共同的位线(22)相连接。
3.根据权利要求1的存储器单元结构，
-其中第一选择晶体管被构成相对半导体衬底主平面(11)垂直的晶体管，及
-其中第一选择晶体管及第二选择晶体管相互叠置。
4.根据权利要求3的存储器单元结构，其中第二选择晶体管被构成相对半导体衬底主平面(27)垂直的晶体管。
5.根据权利要求3或4的存储器单元结构，
-其中半导体衬底具有半导体柱，该半导体柱与主平面(11)相邻接及它的侧面垂直主平面(11)，
-存储器单元的每一个选择晶体管被构成为MOS晶体管并且至少设在每个半导体柱的一个侧面上。
6.根据权利要求4的存储单元结构，
-其中半导体衬底具有半导体柱，该半导体柱与主平面垂直及布置成格状，
-其中存储器单元的第一选择晶体管和第二选择晶体管分别沿着一个半导体柱的至少一个边缘设置，
-其中第一字线(214)具有环形元件，后者包括相邻的半导体柱及彼此相连接，
-其中垂直于第一字线(214)延伸的第二字线(218)具有环形元件，后者包围着相邻的半导体柱及彼此相连接。
7.根据权利要求1的存储器单元结构，
-其中半导体衬底具有半导体柱，后者具有与主平面(27)垂直的侧面及布置成格状，
-其中一个存储单元的选择晶体管沿至少一个半导体柱的一个侧面设置，该选择晶体管具有一个源极区、一个漏极区、第一栅极电极及第二栅极电极，第一及第二栅极电极在源极区和漏极区之间彼此叠置，
-其中第一字线(214)具有环形元件，后者包围相邻的半导体柱及彼此相连接，
-其中与第一字线(214)垂直延伸的第二字线(218)具有环形元件，后者包围相邻的半导体柱及彼此相连接，
-其中第一字线(214)与第一栅极电极相连接，及第二字线(218)与第二栅极电极相连接。
8.根据权利要求1的存储器单元结构，其中设有一个存储电容作为存储元件。
9.根据权利要求8的存储器单元结构，
-其中位线作为在半导体衬底中开沟的位线来实现，
-其中存储电容设在半导体衬底主平面上和/或高于该主平面。
10.制造一种存储器单元结构的方法，其中构成存储器单元，这些存储器单元至少各具有一个纵向的选择晶体管，后者与存储器元件相连接，及各存储器单元可通过第一字线及第二字线控制，其中第一字线与第二字线相垂直，
-其中在半导体衬底的主平面中蚀刻出第一沟及第二沟，其中第一沟与第二沟相垂直，以致形成半导体柱，这些半导体柱用相邻的第一沟及相邻的第二沟作边界并具有垂直主平面延伸的侧面，
-其中各存储器单元的选择晶体管沿一个半导体柱的至少一个侧面这样地构成，即源极区和/或漏极区至少部分地与半导体柱的一个侧面相邻接，及在源极区和漏极区之间在该侧面上设有第一栅极电极和第二栅极电极，其中第一栅极电极与第一字线相连接及第二栅极电极与第二字线相连接，
-其中存储器单元各具有第一选择晶体管及第二选择晶体管，它们串联连接，
-其中在半导体衬底的主平面中蚀刻出第一沟及第二沟，其中第一沟与第二沟相垂直，以致形成半导体柱，这些半导体柱具有与主平面相垂直的侧面，
-其中一个存储器单元的第一选择晶体管及第二选择晶体管在一个半导体柱的至少一个侧面上叠置地构成，其中第一选择晶体管设有第一栅极电极，及第二选择晶体管设有第二栅极电极，及第一栅极电极与第一字线相连接和第二栅极电极与第二字线相连接。
11.根据权利要求10的方法，
-其中在各个第一栅极电极区域中在半导体柱的至少一个侧面上产生出第一辅助结构，以使得相邻半导体柱的距离在第一沟方向上比在第二沟的方向上大，
-其中第一栅极电极构成环状，其中第一栅极电极包围相应的半导体柱，其中在第二沟的方向上相邻的存储器单元的第一栅极电极彼此邻接，并构成第一字线的一部分，
-其中在各个第二栅极电极区域中在半导体柱的至少一个侧面上产生出第二辅助结构，以使得相邻半导体柱的距离在第二沟方向上比在第一沟方向上大，
-其中第二栅极电极构成环状，其中第二栅极电极包围相应的半导体柱，其中在第一沟方向上相邻的存储器单元的第二栅极电极彼此相邻接，并构成第二字线的一部分。
12.根据权利要求11的方法，
其中第一辅助结构和/或第二辅助结构通过一致沉积及各向异性蚀刻和/或通过选择性外延来构成。
13.制造一种存储器单元结构的方法，其中构成存储器单元，这些存储器单元至少各具有一个纵向的选择晶体管，后者与存储器元件相连接，及各存储器单元可通过第一字线及第二字线控制，其中第一字线与第二字线相垂直，
-其中在半导体衬底的主平面中蚀刻出第一沟及第二沟，其中第一沟与第二沟相垂直，以致形成半导体柱，这些半导体柱用相邻的第一沟及相邻的第二沟作边界并具有垂直主平面延伸的侧面，
-其中各存储器单元的选择晶体管沿一个半导体柱的至少一个侧面这样地构成，即源极区和/或漏极区至少部分地与半导体柱的一个侧面相邻接，及在源极区和漏极区之间在该侧面上设有第一栅极电极和第二栅极电极，其中第一栅极电极与第一字线相连接及第二栅极电极与第二字线相连接，-其中各存储器单元具有一个第一选择晶体管及一个第二选择晶体管，它们串联连接，
-其中在半导体衬底的一个主平面中蚀刻出第一沟及第二沟，其中第一沟与第二沟相垂直，以致形成半导体柱，这些半导体柱具有垂直于主平面的侧面，
-其中每一个存储器单元的第一选择晶体管构成在一个半导体柱的至少一个侧面，及存储单元的第二选择晶体管构成在主平面的区域中。
14.根据权利要求10到13中一项的方法，
-其中在半导体衬底中构成填在沟中的掺杂层，
-其中第一沟的深度这样定尺寸，即由填在沟中的掺杂层构成条形掺杂区形式的填在沟中的位线，
-其中第二沟的深度小于第一沟的深度。
15.用于操作具有存储器单元的存储器单元结构的方法，各存储器单元至少具有一个选择晶体管，它连接在位线及存储元件之间，并可通过第一字线及第二字线控制，其中第一字线与第二字线相垂直，
-其中为了读出信息，存储器单元通过第一字线及第二字线控制，及位线并行地被读出。
16.用于操作具有存储器单元的存储器单元结构的方法，各存储器单元至少具有一个选择晶体管，它连接在位线及存储元件之间，并可通过第一字线及第二字线控制，其中第一字线与第二字线相垂直，
-其中为了读出信息，每多个存储器单元被组合成一个单元块，
-其中为了将信息读入到单元块中，使单元块的所有位线用与一个信息相对应的电压电平供电，及存储器单元通过第一字线及第二字线控制。
17.根据权利要求16的方法，
-其中数据字被装载到第一移位寄存器中，它的输出端通过第一开关与第一字线相连接，
-其中数据字通过反相器反相地被载到第二移位寄存器中，它的输出端通过第二开关与第一字线相连接，
-其中位线用第一电压电平供电及这样地控制第一开关，使第一移位寄存器与第一字线相连接，
-其中位线用第二电压电平供电及这样地控制第二开关，使第二移位寄存器与第一字线相连接。
CNB981253814A 1997-12-17 1998-12-16 存储器单元结构,其制造方法及其操作方法 Expired - Fee Related CN1169223C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19756183.7 1997-12-17
DE19756183 1997-12-17

Publications (2)

Publication Number Publication Date
CN1220494A CN1220494A (zh) 1999-06-23
CN1169223C true CN1169223C (zh) 2004-09-29

Family

ID=7852307

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB981253814A Expired - Fee Related CN1169223C (zh) 1997-12-17 1998-12-16 存储器单元结构,其制造方法及其操作方法

Country Status (7)

Country Link
US (1) US6229169B1 (zh)
EP (1) EP0924766B1 (zh)
JP (1) JPH11243183A (zh)
KR (1) KR100560648B1 (zh)
CN (1) CN1169223C (zh)
DE (1) DE59814170D1 (zh)
TW (1) TW402816B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101221811A (zh) * 2006-12-04 2008-07-16 奇梦达北美公司 多比特电阻式存储器
CN101640201B (zh) * 2008-07-31 2013-02-27 海力士半导体有限公司 制造高度集成半导体器件的方法和用该方法制成的半导体器件

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19845004C2 (de) * 1998-09-30 2002-06-13 Infineon Technologies Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19911148C1 (de) * 1999-03-12 2000-05-18 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19929211B4 (de) * 1999-06-25 2005-10-06 Infineon Technologies Ag Verfahren zur Herstellung eines MOS-Transistors sowie einer DRAM-Zellenanordung
DE19943760C1 (de) * 1999-09-13 2001-02-01 Infineon Technologies Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
KR100652370B1 (ko) 2000-06-15 2006-11-30 삼성전자주식회사 플로팅 바디효과를 제거한 반도체 메모리소자 및 그제조방법
JP4226205B2 (ja) 2000-08-11 2009-02-18 富士雄 舛岡 半導体記憶装置の製造方法
KR100338783B1 (en) * 2000-10-28 2002-06-01 Samsung Electronics Co Ltd Semiconductor device having expanded effective width of active region and fabricating method thereof
KR100483035B1 (ko) * 2001-03-30 2005-04-15 샤프 가부시키가이샤 반도체 기억장치 및 그 제조방법
DE10125967C1 (de) * 2001-05-29 2002-07-11 Infineon Technologies Ag DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
TWI230392B (en) 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
US6567329B2 (en) 2001-08-28 2003-05-20 Intel Corporation Multiple word-line accessing and accessor
US6842369B2 (en) 2002-05-07 2005-01-11 Hewlett-Packard Development Company, L.P. Intermesh memory device
US6734063B2 (en) * 2002-07-22 2004-05-11 Infineon Technologies Ag Non-volatile memory cell and fabrication method
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US6777260B1 (en) * 2003-08-14 2004-08-17 Silicon Storage Technology, Inc. Method of making sub-lithographic sized contact holes
US7042030B2 (en) * 2003-11-21 2006-05-09 Texas Instruments Incorporated High density memory array
JP4593960B2 (ja) * 2004-04-14 2010-12-08 白土 猛英 半導体記憶装置
US7098105B2 (en) * 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US7247570B2 (en) 2004-08-19 2007-07-24 Micron Technology, Inc. Silicon pillars for vertical transistors
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
KR100618875B1 (ko) * 2004-11-08 2006-09-04 삼성전자주식회사 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7902598B2 (en) * 2005-06-24 2011-03-08 Micron Technology, Inc. Two-sided surround access transistor for a 4.5F2 DRAM cell
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US7476933B2 (en) * 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US7933142B2 (en) 2006-05-02 2011-04-26 Micron Technology, Inc. Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US7666797B2 (en) 2006-08-17 2010-02-23 Micron Technology, Inc. Methods for forming semiconductor constructions, and methods for selectively etching silicon nitride relative to conductive material
KR101277402B1 (ko) 2007-01-26 2013-06-20 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
US8518774B2 (en) 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8194487B2 (en) 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
KR101132302B1 (ko) * 2008-03-07 2012-04-05 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101145396B1 (ko) * 2008-04-04 2012-05-16 에스케이하이닉스 주식회사 수직게이트 형성 방법 및 그를 이용한 반도체장치 제조방법
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
KR20120006516A (ko) 2009-03-31 2012-01-18 마이크론 테크놀로지, 인크. 반도체 메모리 디바이스를 제공하기 위한 기술들
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
US8207041B2 (en) * 2010-03-09 2012-06-26 Micron Technology, Inc. Semiconductor processing methods
EP3511982A1 (en) 2010-03-15 2019-07-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
CN102222524B (zh) * 2010-04-14 2014-07-16 旺宏电子股份有限公司 记忆胞的操作方法
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
JP2013045894A (ja) * 2011-08-24 2013-03-04 Rexchip Electronics Corp 補助電極構造を備えた立体型ｄｒａｍ
KR20130139599A (ko) * 2012-06-13 2013-12-23 에스케이하이닉스 주식회사 반도체 소자, 이를 포함하는 전자 시스템 및 제조 방법
US9728266B1 (en) 2016-07-08 2017-08-08 Micron Technology, Inc. Memory device including multiple select gates and different bias conditions
US10804266B2 (en) * 2018-11-16 2020-10-13 International Business Machines Corporation Microelectronic device utilizing stacked vertical devices
US11171142B2 (en) 2018-11-16 2021-11-09 International Business Machines Corporation Integrated circuit with vertical structures on nodes of a grid
US11164879B2 (en) 2018-11-16 2021-11-02 International Business Machines Corporation Microelectronic device with a memory element utilizing stacked vertical devices
US10833089B2 (en) 2018-11-16 2020-11-10 International Business Machines Corporation Buried conductive layer supplying digital circuits

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2740113A1 (de) * 1977-09-06 1979-03-15 Siemens Ag Monolithisch integrierter halbleiterspeicher
JPH02188958A (ja) * 1989-01-17 1990-07-25 Mitsubishi Electric Corp ダイナミックメモリ構造
JPH0821689B2 (ja) * 1990-02-26 1996-03-04 株式会社東芝 半導体記憶装置およびその製造方法
US5289432A (en) * 1991-04-24 1994-02-22 International Business Machines Corporation Dual-port static random access memory cell
JPH05218349A (ja) * 1992-02-04 1993-08-27 Sony Corp 半導体記憶装置
US5208172A (en) * 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
JP2824713B2 (ja) * 1992-04-24 1998-11-18 三菱電機株式会社 半導体記憶装置
DE19519160C1 (de) * 1995-05-24 1996-09-12 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
ATE212149T1 (de) * 1995-09-26 2002-02-15 Infineon Technologies Ag Selbstverstärkende dram-speicherzellenanordnung
KR970018065A (ko) * 1995-09-29 1997-04-30 김광호 금속 배선의 제조 방법
KR100198662B1 (ko) 1996-05-16 1999-06-15 구본준 디램 셀, 디램 및 그의 제조 방법
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
US6072209A (en) * 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US5907170A (en) * 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
TW393731B (en) * 1997-12-01 2000-06-11 Nanya Plastics Corp DRAM sharing a bit line contact window with multi-memory cells and its manufacturing method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101221811A (zh) * 2006-12-04 2008-07-16 奇梦达北美公司 多比特电阻式存储器
CN101221811B (zh) * 2006-12-04 2012-03-28 奇梦达股份公司 多比特电阻式存储器
CN101640201B (zh) * 2008-07-31 2013-02-27 海力士半导体有限公司 制造高度集成半导体器件的方法和用该方法制成的半导体器件

Also Published As

Publication number Publication date
KR19990063147A (ko) 1999-07-26
DE59814170D1 (de) 2008-04-03
EP0924766A3 (de) 2000-09-20
US6229169B1 (en) 2001-05-08
KR100560648B1 (ko) 2006-06-21
EP0924766A2 (de) 1999-06-23
EP0924766B1 (de) 2008-02-20
JPH11243183A (ja) 1999-09-07
TW402816B (en) 2000-08-21
CN1220494A (zh) 1999-06-23

Similar Documents

Publication Publication Date Title
CN1169223C (zh) 存储器单元结构,其制造方法及其操作方法
KR101358693B1 (ko) 불연속 저장 소자들을 포함하는 전자 디바이스
CN100341153C (zh) 存储器件系统
US4855800A (en) EPROM with increased floating gate/control gate coupling
CN100547797C (zh) 半导体产品的制作方法
US20040061165A1 (en) Floating gate memory fabrication methods comprising a field dielectric etch with a horizontal etch component
US8399323B2 (en) Method for fabricating vertical channel type nonvolatile memory device
CN1538527A (zh) 浮栅存储器单元的半导体存储器阵列
JPH07302854A (ja) デュアル・チャネルを有するｓｏｉ上のトレンチｅｅｐｒｏｍ構造およびその製造方法
CN101512772A (zh) 用于存储多数据的非易失电可变存储器单元及其制造方法
US8129242B2 (en) Method of manufacturing a memory device
US11569120B2 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells
CN1152425C (zh) 制作具有垂直的mos晶体管的集成电路的方法
CN114868249A (zh) 集成组合件及形成集成的方法
CN1240536A (zh) 存储器单元装置及其制造方法
US11765902B2 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11672114B2 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells
KR20230018424A (ko) 메모리 셀들의 스트링을 포함하는 메모리 어레이 및 메모리 셀들의 스트링을 포함하는 메모리 어레이를 형성하는데 사용되는 방법
CN1828900A (zh) 含具有垂直栅电极的晶体管的半导体器件及其制造方法
US11844202B2 (en) Integrated circuitry, a method used in forming integrated circuitry, and a method used in forming a memory array comprising strings of memory cells
CN1666344A (zh) 氮化物只读存储器存储单元阵列制造方法
CN100347833C (zh) 在一个加工步骤中形成不同厚度的高质量氧化物层的方法
CN1127135C (zh) 制造水平沟槽电容器和动态随机存取存储单元阵列的方法
CN1284229C (zh) 制作半导体存储器件的方法
US11631740B2 (en) Memory array and method used in forming a memory array comprising strings of memory cells

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee