CN102222524B - 记忆胞的操作方法 - Google Patents
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Abstract
本发明是有关于一种记忆胞的操作方法，记忆胞具有位于电荷储存层中的第一储存区、第二储存区、第三储存区及第四储存区，且电荷储存层位于基底与字线之间。第一储存区与第二储存区分别邻近基底的凸出部的一侧的下部及上部，以及第三储存区与第四储存区分别邻近基底的凸出部的另一侧的上部及下部，而第二储存区与第三储存区视为相同的上部储存区。此操作方法包括程序化上部储存区。首先，施加一个第一正电压至字线。接着，施加一个第二正电压至位于突出部顶部中的顶部位线。然后，分别施加一个底电压至位于突出部两侧的基底中的第一、第二底部位线。
Description
技术领域
本发明涉及一种记忆胞的操作方法，特别是涉及一种垂直记忆胞的操作方法。
背景技术
记忆体为设计来储存资讯或资料的半导体元件。当电脑微处理器的功能变得越来越强，软件所进行的程序与运算也随之增加。因此，记忆体的容量需求也就越来越高。在各式的记忆体产品中，非挥发性记忆体，例如可电抹除可程序化只读记忆体(Electrically Era sable Programmable ReadOnly Memory，EEPROM)允许多次的资料程序化、读取及抹除操作，且其中储存的资料即使在记忆体被断电后仍可以保存。基于上述优点，可电抹除可程序化只读记忆体已成为个人电脑和电子设备所广泛采用的一种记忆体。
典型的可电抹除且可程序化只读记忆体是以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。当记忆体进行程序化(Program)时，注入浮置栅极的电子会均匀分布于整个多晶硅浮置栅极之中。然而，当多晶硅浮置栅极下方的穿隧氧化层有缺陷存在时，就容易造成元件的漏电流，影响元件的可靠度。
因此，为了解决可电抹除可程序化只读记忆体漏电流的问题，目前现有习知的一种方法是采用含有非导体的电荷储存层的堆叠式(Stacked)栅极结构来取代多晶硅浮置栅极。以电荷储存层取代多晶硅浮置栅极的另一项优点是，在元件程序化时，电子仅会在接近源极或漏极上方的通道局部性地储存。因此，在进行程序化时，可以分别对堆叠式栅极一端的源极区与控制栅极施加电压，而在接近于堆叠式栅极另一端的漏极区的电荷储存层中产生高斯分布的电子，并且也可以分别对堆叠式栅极一端的漏极区与控制栅极施加电压，而在接近于堆叠式栅极另一端的源极区的电荷储存层中产生高斯分布的电子。故而，藉由改变控制栅极与其两侧的源极/漏极区所施加电压，可以在单一的电荷储存层之中存在两群具有高斯分布的电子、单一群具有高斯分布的电子或是不存在电子。因此，此种以电荷储存层取代浮置栅极的快闪记忆体，可以在单一的记忆胞之中写入四种状态，为一种单一记忆胞二位元(2bit s/1 cell)储存的快闪记忆体。
为了提升单一记忆胞的位元数，现有习知技术中有一种具有垂直记忆胞的记忆体结构，为一种单一记忆胞四位元(4bits/1 cell)储存的快闪记忆体。然而，在对具有垂直记忆胞的记忆体结构的选定位元进行程序化操作时，会对其他位元产生干扰，所以造成各位元之间难以区别，而无法达到多位元储存的效果。
由此可见，上述现有的记忆胞的操作方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆胞的操作方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的主要目的在于，克服现有的记忆胞的操作方法存在的缺陷，而提供一种新的记忆胞的操作方法，所要解决的技术问题是使其可达到单一记忆胞三位元储存的效果，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆胞的操作方法，其中记忆胞包括具有凸出部的基底、位于凸出部顶部中的顶部位线、分别位于凸出部两侧的基底中的第一底部位线与第二底部位线、设置于基底上方且与第一、第二底部位线相交的字线以及设置于字线与基底之间的一电荷储存层。其中，记忆胞具有位于电荷储存层中的第一储存区、第二储存区、第三储存区及第四储存区，第一储存区及第二储存区分别邻近凸出部的第一底部位线的一侧的下部及上部，第三储存区及第四储存区分别邻近凸出部的第二底部位线的一侧的上部及下部，而第二储存区与第三储存区视为相同的上部储存区。此操作方法包括程序化记忆胞的上部储存区。首先，施加一个第一正电压至字线。接着，施加一个第二正电压至顶部位线。然后，分别施加一个底电压至第一、第二底部位线。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的记忆胞的操作方法，其中所述的第一正电压例如是8伏特至12伏特，第二正电压与底电压之间的电位差例如是3伏特至5伏特，而底电压例如是0伏特。
前述的记忆胞的操作方法，更包括程序化记忆胞的第一储存区。程序化记忆胞的第一储存区包括下列步骤。首先，施加一个第三正电压至字线。接着，施加一个顶电压至顶部位线。然后，施加一个第四正电压至第一底部位线。
前述的记忆胞的操作方法，其中所述的第三正电压例如是8伏特至12伏特，第四正电压与顶电压之间的电位差例如是3伏特至5伏特，而顶电压例如是0伏特。
前述的记忆胞的操作方法，更包括程序化记忆胞的第四储存区。程序化记忆胞的第四储存区包括下列步骤。首先，施加一个第五正电压至字线。接着，施加一个顶电压至顶部位线。然后，施加一个第六正电压至第二底部位线。
前述的记忆胞的操作方法，其中所述的第五正电压例如是8伏特至12伏特，第六正电压与顶电压之间的电位差例如是3伏特至5伏特，而顶电压例如是0伏特。
前述的记忆胞的操作方法，更包括读取记忆胞的上部储存区。读取记忆胞的上部储存区包括下列步骤。首先，施加一个第七正电压至字线。接着，施加0伏特的电压至顶部位线。然后，施加一个第八正电压至第一底部位线。
前述的记忆胞的操作方法，其中所述的第七正电压例如是2伏特至8伏特，而第八正电压例如是1伏特至2伏特。
前述的记忆胞的操作方法，更包括读取记忆胞的上部储存区。读取记忆胞的上部储存区包括下列步骤。首先，施加一个第九正电压至字线。接着，施加0伏特的电压至顶部位线。然后，施加一个第十正电压至第二底部位线。
前述的记忆胞的操作方法，其中所述的第九正电压例如是2伏特至8伏特，而第十正电压例如是1伏特至2伏特。
前述的记忆胞的操作方法，更包括读取记忆胞的上部储存区。读取记忆胞的上部储存区包括下列步骤。首先，施加一个第十一正电压至字线。接着，施加0伏特的电压至顶部位线。然后，施加一个第十二正电压至第一底部位线。接下来，施加一个第十三正电压至第二底部位线。
前述的记忆胞的操作方法，其中所述的第十一正电压例如是2伏特至8伏特，第十二正电压例如是1伏特至2伏特，而第十三正电压例如是1伏特至2伏特。
前述的记忆胞的操作方法，更包括读取记忆胞的第一储存区。读取记忆胞的第一储存区包括下列步骤。首先，施加一个第十四正电压至字线。接着，施加一个第十五正电压至顶部位线。然后，施加0伏特的电压至第一底部位线。
前述的记忆胞的操作方法，其中所述的第十四正电压例如是2伏特至8伏特，而第十五正电压例如是1伏特至2伏特。
前述的记忆胞的操作方法，更包括读取记忆胞的第四储存区。读取记忆胞的第四储存区包括下列步骤。首先，施加一个第十六正电压至字线。接着，施加一个第十七正电压至顶部位线。然后，施加0伏特的电压至第二底部位线。
前述的记忆胞的操作方法，其中所述的第十六正电压例如是2伏特至8伏特，而第十七正电压例如是1伏特至2伏特。
前述的记忆胞的操作方法，更包括抹除记忆胞的上部储存区。抹除记忆胞的上部储存区包括下列步骤。首先，施加一个第一负电压至字线。接着，施加一个第十八正电压至顶部位线。然后，使第一、第二底部位线浮置。
前述的记忆胞的操作方法，其中所述的第一负电压例如是-4伏特至-7伏特，而第十八正电压例如是3伏特至6伏特。
前述的记忆胞的操作方法，更包括抹除记忆胞的第一储存区。抹除记忆胞的第一储存区包括下列步骤。首先，施加一个第二负电压至字线。接着，使顶部位线浮置。然后，施加一个第十九正电压至第一底部位线。
前述的记忆胞的操作方法，其中所述的第二负电压例如是-4伏特至-7伏特，而第十九正电压例如是3伏特至6伏特。
前述的记忆胞的操作方法，更包括抹除记忆胞的第四储存区。抹除记忆胞的第四储存区包括下列步骤。首先，施加一个第三负电压至字线。接着，使顶部位线浮置。然后，施加一个第二十正电压至第二底部位线。
前述的记忆胞的操作方法，其中所述的第三负电压例如是-4伏特至-7伏特，而第二十正电压例如是3伏特至6伏特。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明记忆胞的操作方法至少具有下列优点及有益效果：在本发明的记忆胞的操作方法中，在对记忆胞的第二储存区与第三储存区进行程序化操作时，分别施加0伏特的电压至第一、第二底部位线，使得第二储存区与第三储存区被程序化为相同的储存状态，而可视为相同的上部储存区使用，因此能有效地达到单一记忆胞三位元储存的目的。
综上所述，本发明是有关于一种记忆胞的操作方法，记忆胞具有位于电荷储存层中的第一储存区、第二储存区、第三储存区及第四储存区，且电荷储存层位于基底与字线之间。第一储存区与第二储存区分别邻近基底的凸出部的一侧的下部及上部，以及第三储存区与第四储存区分别邻近基底的凸出部的另一侧的上部及下部，而第二储存区与第三储存区视为相同的上部储存区。此操作方法包括程序化上部储存区。首先，施加一个第一正电压至字线。接着，施加一个第二正电压至位于突出部顶部中的顶部位线。然后，分别施加一个底电压至位于突出部两侧的基底中的第一、第二底部位线。本发明在技术上有显著的进步，具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附
图，详细说明如下。
附图说明
图1是本发明的一实施例的记忆体的电路简图。
图2是图1中记忆胞C22的剖面图。
100：基底 102：电荷储存层
104：突出部 BBL1、BBL2：底部埋入式位线
BIT-1：第一储存区 BIT-2：第二储存区
BIT-3：第三储存区 BIT-4：第四储存区
C22：记忆胞 TBIT：上部储存区
TBL1、TBL2、TBL3：顶部埋入式位线 WL1、WL2、WL3：字线
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆胞的操作方法其具体实施方式、方法、步骤、特征及其功效，详细说明如后。
图1是本发明的一实施例的记忆体的电路简图。图2是图1中记忆胞C22的剖面图。
请先参阅图1所示，记忆体阵列包括顶部埋入式位线TBL1、TBL2、TBL3、底部埋入式位线BBL1、BBL2及字线WL1、WL2、WL3。其中，顶部埋入式位线TBL1、TBL2、TBL3与底部埋入式位线BBL1、BBL2交替且平行配置，而字线WL1、WL2、WL3与顶部埋入式位线TBL1、TBL2、TBL3及底部埋入式位线BBL1、BBL2相交。此外，记忆胞位于相邻两条底部埋入式位线与字线相交处。举例来说，记忆胞C22位于相邻两条底部埋入式位线BBL1、BBL2与字线WL2相交处。
首先，利用图1及图2说明记忆胞C22的结构。请同时参阅图1及图2所示，记忆胞C22包括基底100、顶部埋入式位线TBL2、底部埋入式位线BBL1、BBL2、字线WL2及电荷储存层102。基底100具有凸出部104。基底100例如是硅基底。顶部埋入式位线TBL2位于凸出部104顶部中。顶部埋入式位线TBL2例如是埋入式掺杂区。底部埋入式位线BBL1、BBL2分别位于凸出部104两侧的基底100中。底部埋入式位线BBL1、BBL2例如是埋入式掺杂区。字线WL2设置于基底100上方且与底部埋入式位线BBL1、BBL2相交。电荷储存层102设置于字线WL2与基底100之间。电荷储存层102例如是氮化硅层的单层结构或氧化硅层/氮化硅层/氧化硅层(ONO)的多层结构。
此外，记忆胞C22具有位于电荷储存层102中的第一储存区BIT-1、第二储存区BIT-2、第三储存区BIT-3及第四储存区BIT-4。第一储存区BIT-1及第二储存区BIT-2分别邻近凸出部104的底部埋入式位线BBL1的一侧的下部及上部，以及第三储存区BIT-3及第四储存区BIT-4分别邻近凸出部104的底部埋入式位线BBL2的一侧的上部及下部。其中，第一储存区BIT-1与第四储存区BIT-4分别可储存一位元的资料，而第二储存区BIT-2与第三储存区BIT-3视为相同的上部储存区TBIT，而可用以储存一位元的资料，因此能有效地达到单一记忆胞三位元储存的目的。
以下，本实施例的操作方法是利用对记忆胞C22的操作来进行说明。
下表1为本实施例对于记忆胞C22进行操作的操作电压汇整表。
表1 单位：伏特
程序化操作
请同时参阅图1、图2及表1，本实施例的操作方法包括程序化记忆胞C22的上部储存区TBIT。程序化记忆胞C22的上部储存区TBIT包括下列步骤。首先，施加一个第一正电压至字线WL2。接着，施加一个第二正电压至顶部埋入式位线TBL2。然后，分别施加一个底电压至底部埋入式位线BBL1、BBL2。在本发明的一实施例中，第一正电压例如是8伏特至12伏特，第二正电压例如是3伏特至5伏特，而底电压例如是0伏特。此外，字线WL1、WL3例如是被施加0伏特的电压，而顶部埋入式位线TBL1、TBL3例如是浮置。
本实施例的操作方法包括程序化记忆胞C22的第一储存区BIT-1。程序化记忆胞C22的第一储存区BIT-1包括下列步骤。首先，施加一个第三正电压至字线WL2。接着，施加一个顶电压至顶部埋入式位线TBL2。然后，施加一个第四正电压至底部埋入式位线BBL1。在本发明的一实施例中，第三正电压例如是8伏特至12伏特，第四正电压例如是3伏特至5伏特，而顶电压例如是0伏特。此外，字线WL1、WL3例如是被施加0伏特的电压，而底部埋入式位线BBL2及顶部埋入式位线TBL1、TBL3例如是浮置。
本实施例的操作方法包括程序化记忆胞C22的第四储存区BIT-4。程序化记忆胞C22的第四储存区BIT-4包括下列步骤。首先，施加一个第五正电压至字线WL2。接着，施加一个顶电压至顶部埋入式位线TBL2。然后，施加一个第六正电压至底部埋入式位线BBL2。在本发明的一实施例中，第五正电压例如是8伏特至12伏特，第六正电压例如是3伏特至5伏特，而顶电压例如是0伏特。此外，字线WL1、WL3例如是被施加0伏特的电压，而底部埋入式位线BBL1及顶部埋入式位线TBL1、TBL3例如是浮置。
读取操作
请同时参阅图1、图2及表1，本实施例的操作方法包括读取记忆胞C22的上部储存区TBIT。由于第二储存区BIT-2及第三储存区BIT-3被视为相同的上部储存区TBIT，因此单独对第二储存区BIT-2或第三储存区BIT-3进行读取或是同时读取第二储存区BIT-2及第三储存区BIT-3均可得知上部储存区TBIT的储存状态。
读取记忆胞C22的上部储存区TBIT的第一种方法包括下列步骤。首先，施加一个第七正电压至字线WL2。接着，施加0伏特的电压至顶部埋入式位线TBL2。然后，施加一个第八正电压至底部埋入式位线BBL1。在本发明的一实施例中，第七正电压例如是2伏特至8伏特，而第八正电压例如是1伏特至2伏特。此外，字线WL1、WL3例如是被施加0伏特的电压，而底部埋入式位线BBL2及顶部埋入式位线TBL1、TBL3例如是浮置。
读取记忆胞C22的上部储存区TBIT的第二种方法包括下列步骤。首先，施加一个第九正电压至字线WL2。接着，施加0伏特的电压至顶部埋入式位线TBL2。然后，施加一个第十正电压至底部埋入式位线BBL2。在本发明的一实施例中，第九正电压例如是2伏特至8伏特，而第十正电压例如是1伏特至2伏特。此外，字线WL1、WL3例如是被施加0伏特的电压，而底部埋入式位线BBL1及顶部埋入式位线TBL1、TBL3例如是浮置。
读取记忆胞C22的上部储存区TBIT的第三种方法包括下列步骤。首先，施加一个第十一正电压至字线WL2。接着，施加0伏特的电压至顶部埋入式位线TBL2。然后，施加一个第十二正电压至底部埋入式位线BBL1。接下来，施加一个第十三正电压至底部埋入式位线BBL2。在本发明的一实施例中，第十一正电压例如是2伏特至8伏特，第十二正电压例如是1伏特至2伏特，而第十三正电压例如是1伏特至2伏特。此外，字线WL1、WL3例如是被施加0伏特的电压，而顶部埋入式位线TBL1、TBL3例如是浮置。
本实施例的操作方法包括读取记忆胞C22的第一储存区BIT-1。读取记忆胞C22的第一储存区BIT-1包括下列步骤。首先，施加一个第十四正电压至字线WL2。接着，施加一个第十五正电压至顶部埋入式位线TBL2。然后，施加0伏特的电压至底部埋入式位线BBL1。在本发明的一实施例中，第十四正电压例如是2伏特至8伏特，而第十五正电压例如是1伏特至2伏特。此外，字线WL1、WL3例如是被施加0伏特的电压，而底部埋入式位线BBL2及顶部埋入式位线TBL1、TBL3例如是浮置。
本实施例的操作方法包括读取记忆胞C22的第四储存区BIT-4。读取记忆胞C22的第四储存区BIT-4包括下列步骤。首先，施加一个第十六正电压至字线WL2。接着，施加一个第十七正电压至顶部埋入式位线TBL2。然后，施加0伏特的电压至底部埋入式位线BBL2。在本发明的一实施例中，第十六正电压例如是2伏特至8伏特，而第十七正电压例如是1伏特至2伏特。此外，字线WL1、WL3例如是被施加0伏特的电压，而底部埋入式位线BBL1及顶部埋入式位线TBL1、TBL3例如是浮置。
抹除操作
请同时参阅图1、图2及表1，本实施例的操作方法包括抹除记忆胞C22的上部储存区TBIT。抹除记忆胞C22的上部储存区TBIT包括下列步骤。首先，施加一个第一负电压至字线WL2。接着，施加一个第十八正电压至顶部埋入式位线TBL2。然后，使底部埋入式位线BBL1、BBL2浮置。在本发明的一实施例中，第一负电压例如是-4伏特至-7伏特，而第十八正电压例如是3伏特至6伏特。此外，字线WL1、WL3例如是被施加0伏特的电压，而顶部埋入式位线TBL1、TBL3例如是浮置。
本实施例的操作方法包括抹除记忆胞C22的第一储存区BIT-1。抹除记忆胞C22的第一储存区BIT-1包括下列步骤。首先，施加一个第二负电压至字线WL2。接着，使顶部埋入式位线TBL2浮置。然后，施加一个第十九正电压至底部埋入式位线BBL1。在本发明的一实施例中，第二负电压例如是-4伏特至-7伏特，而第十九正电压例如是3伏特至6伏特。此外，字线WL1、WL3例如是被施加0伏特的电压，而底部埋入式位线BBL2及顶部埋入式位线TBL1、TBL3例如是浮置。
本实施例的操作方法包括抹除记忆胞C22的第四储存区BIT-4。抹除记忆胞C22的第四储存区BIT-4包括下列步骤。首先，施加一个第三负电压至字线WL2。接着，使顶部埋入式位线TBL2浮置。然后，施加一个第二十正电压至底部埋入式位线BBL2。在本发明的一实施例中，第三负电压例如是-4伏特至-7伏特，而第二十正电压例如是3伏特至6伏特。此外，字线WL1、WL3例如是被施加0伏特的电压，而底部埋入式位线BBL1及顶部埋入式位线TBL1、TBL3例如是浮置。
基于以上所述，由于在对记忆胞C22的第二储存区BIT-2与第三储存区BIT-3进行程序化操作时，分别施加0伏特的电压至底部埋入式位线BBL1、BBL2，使得第二储存区BIT-2与第三储存区BIT-3被程序化为相同的储存状态，所以第二储存区BIT-2与第三储存区BIT-3没有互相干扰的问题，且可视为相同的上部储存区TBIT使用，因此具有单一记忆胞C22三位元储存的功效。
此外，由于在对记忆胞C22的第二储存区BIT-2与第三储存区BIT-3进行程序化操作时，分别施加0伏特的电压至底部埋入式位线BBL1、BBL2，因此底部埋入式位线BBL1、BBL2不会与施加于顶部埋入式位线TBL2的电压耦合，而可避免第一储存区BIT-1与第四储存区BIT-4的储存状态受到干扰，因此可获得具有不互相干扰的上部储存区TBIT、第一储存区BIT-1与第四储存区BIT-4的单一记忆胞三位元储存的记忆胞。
综上所述，上述实施例的操作方法可使得垂直记忆胞中的第二储存区与第三储存区视为相同的上部储存区使用，因此能有效地达到单一记忆胞三位元储存的目的。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (9)
1.一种记忆胞的操作方法，其特征在于该记忆胞包括具有一凸出部的一基底、位于该凸出部顶部中的一顶部位线、分别位于该凸出部两侧的该基底中的一第一底部位线与一第二底部位线、设置于该基底上方且与该第一、第二底部位线相交的一字线以及设置于该字线与该基底之间的一电荷储存层，且其中该记忆胞具有位于该电荷储存层中的一第一储存区、一第二储存区、一第三储存区及一第四储存区，该第一储存区及该第二储存区分别邻近该凸出部的该第一底部位线的一侧的下部及上部，该第三储存区及该第四储存区分别邻近该凸出部的该第二底部位线的一侧的上部及下部，而该第二储存区与该第三储存区视为相同的一上部储存区，该操作方法包括以下步骤：
程序化该记忆胞的该上部储存区，包括:
施加一第一正电压至该字线；
施加一第二正电压至该顶部位线；以及
分别施加一底电压至该第一、第二底部位线；
抹除该记忆胞的该上部储存区，包括：
施加一第一负电压至该字线；
施加一第十八正电压至该顶部位线；以及
使该第一、第二底部位线浮置。
2.根据权利要求1所述的记忆胞的操作方法，其特征在于其中所述的第一正电压为8伏特至12伏特，而该第二正电压与该底电压之间的电位差为3伏特至5伏特。
3.根据权利要求1所述的记忆胞的操作方法，其特征在于其中所述的底电压为0伏特。
4.根据权利要求1所述的记忆胞的操作方法，其特征在于更包括程序化该记忆胞的该第一储存区，包括：
施加一第三正电压至该字线；
施加一顶电压至该顶部位线；以及
施加一第四正电压至该第一底部位线。
5.根据权利要求4所述的记忆胞的操作方法，其特征在于其中所述的第三正电压为8伏特至12伏特，而该第四正电压与该顶电压之间的电位差为3伏特至5伏特。
6.根据权利要求1所述的记忆胞的操作方法，其特征在于更包括读取该记忆胞的该上部储存区，包括：
施加一第七正电压至该字线；
施加0伏特的电压至该顶部位线；以及
施加一第八正电压至该第一底部位线。
7.根据权利要求1所述的记忆胞的操作方法，其特征在于更包括读取该记忆胞的该上部储存区，包括：
施加一第十一正电压至该字线；
施加0伏特的电压至该顶部位线；
施加一第十二正电压至该第一底部位线；以及
施加一第十三正电压至该第二底部位线。
8.根据权利要求1所述的记忆胞的操作方法，其特征在于更包括读取该记忆胞的该第一储存区，包括：
施加一第十四正电压至该字线；
施加一第十五正电压至该顶部位线；以及
施加0伏特的电压至该第一底部位线。
9.根据权利要求1所述的记忆胞的操作方法，其特征在于更包括抹除该记忆胞的该第一储存区，包括：
施加一第二负电压至该字线；
使该顶部位线浮置；以及
施加一第十九正电压至该第一底部位线。
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