CN103794250A - 一种存储单元的操作方法及具有该存储单元的集成电路 - Google Patents

Abstract

本发明公开了一种介电电荷捕获存储单元阵列以及用于其中的编程、读取、擦除操作的方法，方法包括将位储存于邻近存储单元的电荷捕获区；位信息被储存于第一存储单元的第一电荷捕获区以及第二存储单元的第二电荷捕获区；将电荷储存于邻近存储单元的两个电荷捕获区可提高存储单元阵列的数据保持率，因各电荷捕获区可被读取以表示数据区储存的数据；各电荷捕获区可独立且平行被读取，因此可比较结果以决定储存于介电电荷捕获存储单元阵列中数据区的数据值。

Description

一种存储单元的操作方法及具有该存储单元的集成电路

技术领域

本发明是关于集成电路技术，且特别是有关于具有新的存储单元操作方法的集成电路及该存储单元的操作方法。

背景技术

闪存是一种非易失性的集成电路存储器技术。传统闪存使用浮栅(floating gate)存储单元，但当存储器电路密度逐渐增加，浮栅存储单元逐渐靠近，邻近的浮栅存储单元间储存电荷形成的干扰将成为一个问题，这限制了使用浮栅存储单元的存储器密度增加。另一类闪存则使用电荷捕获(charge trapping)存储单元，是使用介电电荷捕获层(dielectric chargetrapping layer)取代浮栅。电荷捕获存储单元使用不会产生存储单元间干扰问题的介电电荷捕获材料，期望可使用于更高密度的闪存。

介电电荷捕获存储单元于每一个存储单元中，电荷可被捕获于电荷捕获层中不连续且分散的位置，此为相较于浮栅存储单元的一个优点。电路设计者利用了此优点，增加一阵列存储单元中一些存储单元可储存的数据。明确的说，在一个存储单元的电荷捕获层中，将电荷储存在两个分散的位置，每个存储单元可储存多于一个位的数据。举例而言，使用「镜像位」(mirror bit)技术，将两个位的数据储存于一个介电电荷捕获存储单元的两个不同位置。介电电荷捕获闪存的例子可见于专利申请公开号US2010/0074007，申请号12/234737，标题为「使用单一编程及擦除实体作为逻辑单元的快闪镜像位架构」(Flash Mirror Bit Architecture Using SingleProgram and Erase Entity as Logical Cell)。

介电电荷捕获技术持续的发展，但于电荷捕获存储单元中会发生数据保持(data retention)的问题。举例而言，于电荷捕获层因捕获电子(或负电荷)而处于高临界状态的存储单元，会随着时间流失电荷，当流失足够多电荷时，储存于单元中的数据即会流失。在先进的存储器设计中，包括薄膜晶体管存储器以及三维(3D)叠层存储器，电荷保持会特别是一个问题。

因此，需要提出一种增进数据保持率的介电电荷捕获存储单元阵列设计。

发明内容

本发明关于一种介电电荷捕获存储单元阵列以及用于操作多个存储单元的方法，方法可提高可靠度(reliability)并保持电路的高密度。介电电荷捕获存储单元阵列包括多条位线BL(i)以及多条字线WL(j)，其中i介于0到N之间，j介于1到M之间，介电电荷捕获存储单元阵列包括多个行存储单元以及多个列存储单元，其中各行存储单元置于各位线BL(i)与各位线BL(i+1)之间，各列存储单元耦接至对应的各字线WL(j)，各存储单元具有一第一电荷捕获区(右侧)邻近于各位线BL(i+1)以及一第二电荷捕获区(左侧)邻近于各位线BL(i)。

介电电荷捕获存储单元阵列的操作方法包括：写入一第一数据值于选定的行地址AC(y)以及选定的列地址AR(x)的一逻辑单元，其中y介于1到N-1之间，x介于1到M之间，写入第一数据值的步骤是通过一编程操作以及一擦除操作，以设定第一数据值对应的临界状态至(1)位于位线BL(y-1)与位线BL(y)之间的存储单元(位于位线BL(y)的左侧)的第一电荷捕获区(右侧)，及(2)位于位线BL(y)与位线BL(y+1)之间的存储单元(位于位线BL(y)的右侧)的第二电荷捕获区(左侧)。以此方式，两个实体存储单元冗余地储存单一逻辑单元的数据值。

介电电荷捕获存储单元阵列的操作方法包括：读取一第二数据值于选定的行地址AC(y)以及选定的列地址AR(x)，其中y介于1到N-1之间，x介于1到M之间，读取第二数据值的步骤是通过感测位于位线BL(y-1)与位线BL(y)之间第一电荷捕获区及感测位于位线BL(y)与位线BL(y+1)之间第二电荷捕获区的临界状态，并决定第二数据值为相关于最高的感测临界状态。

以此操作方法，用以储存单一逻辑单元数据的两个实体存储单元，即使其中一实体存储单元电荷流失，也不会造成数据流失，等于提供了1∶1的错误更正码效果，且不会增加存储单元阵列的面积。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1A绘示一列存储单元的局部截面图。

图1B绘示对应于图1A的列存储单元的局部电路图。

图2绘示存储单元阵列的局部电路图。

图3绘示一列存储单元的局部截面图，于编程操作的偏压安排方式。

图4绘示一列存储单元的局部截面图，于读取操作的偏压安排方式。

图5绘示一列存储单元的局部截面图，于擦除操作的偏压安排方式。

图6绘示包括多层存储单元的三维(3D)存储单元阵列的局部截面图。

图7绘示包括由介电电荷捕获存储单元组成的存储器阵列的集成电路简化方块图，其中数据储存于邻近存储单元对应的电荷捕获区中。

【主要元件符号说明】

100、202、204、206：列存储单元

102、612：衬底

104、304、608、618：位线层

106、108、110、142、302：位线区

112、114、138、324：半导体基体区

116、118、140、273、274、416、418：实体存储单元

120、306、610、616、620：介电电荷捕获结构

122：第一介电层

124：第二介电层

126：第三介电层

128、318、426、614、622：字线

130、132、134、136、308、402、412、424、624、628：电荷捕获区

150：数据区

212、214、216、218、220、222、224：局部位线

226、228、230、232、234、236、238：区块选择晶体管

240：区块选择线

256、258、260、262、264、266、268：感测放大器

272、310、312、314、316、322、404、406、408、410：逻辑单元

276、278、280、282：OR逻辑栅

290：多功复用器

291：行译码与偏压电路

320、420、422、424：位线

602、604、606：层存储单元

700：集成电路

702：存储器阵列

704：字线/区块选择译码器

706：字线

708：位线译码器

710：位线

712：总线

714：感测放大器与数据输入结构

716：数据总线

718：数据输入线

720：其他电路

722：数据输出线

724：控制器

726：偏压安排供应电压电路

具体实施方式

参照图1A～图7，底下详细说明本发明的实施例。

图1A是一列(row)存储单元100的局部截面图，图1B是对应于列存储单元100的局部电路图。列存储单元形成于衬底102上，衬底102可为绝缘体，例如硅氧化物，或可为半导体。如图所示衬底102上有位线层104，位线层104包括位线区106、位线区108、位线区110以及介于位线区中间的半导体基体区(Semiconductor Body Regions)112与半导体基体区114。如此一来，可以于位线层104中提供位线区106、位线区108、位线区110以及半导体基体区112与半导体基体区114的重复结构。位线区作为存储单元的源极/漏极端，给予适当偏压至位线区可使存储单元能在编程、读取或擦除操作模式运作。底下举例说明针对编程、读取及擦除操作模式的偏压方式。为求明确，「编程(programming)」一词在此处是指增加存储单元阵列中存储单元临界电压的操作，「擦除(erase)」一词在此处是指降低存储单元阵列中存储单元临界电压的操作。

列存储单元100包括设于位线层104之上的介电电荷捕获结构120。字线128覆盖于介电电荷捕获结构120之上，并且作为列存储单元100中存储单元的控制栅。为清楚描述，一个实体存储单元(例如为存储单元116、存储单元118与存储单元140)包括一个场效晶体管，其基体区B位于两个做为源极/漏极端S/D的位线区间，上面覆盖有介电电荷捕获结构以及位于字线128的控制栅。

介电电荷捕获结构120包括第一介电层122、第二介电层124及第三介电层126。第二介电层124为电荷捕获层，于编程操作或擦除操作时，在电荷捕获层中被困住的电荷量以及电荷极性决定了存储单元的临界状态。

第一介电层122与第三介电层126可作为隧穿层或阻隔层，以达成字线128与介电电荷捕获结构120间的隧穿，或达成位线层104的源极/漏极端和/或基体区与介电电荷捕获结构120间的隧穿。

电荷会被困在电荷捕获层中的电荷捕获区。于此配置中，每个存储单元有两个电荷捕获区，位于靠近存储单元信道相对的两端尽头处。举例而言，实体存储单元118包含电荷捕获区134与电荷捕获区136，位于通道相对的两端靠近尽头处。实体存储单元的临界状态决定于其中一个电荷捕获区里的电荷以及读取偏压的方向，如同已知的「镜像位」(mirror bit)技术。举例而言，位于两个位线区106与108间的第一实体存储单元116，在邻近位线区106与108处各有一个电荷捕获区。第二实体存储单元118包括位于位线区108与110中的源极/漏极端，以及位于位线区108与110之间的半导体基体区114。存储单元140包括位于位线区110与142中的源极/漏极端，以及半导体基体区138。为清楚绘示，存有电荷量而会形成高临界状态的电荷捕获区(例如区130)，在图1A中以椭圆表示，而未形成高临界状态的电荷捕获区虽存在，但在图中不表示出来。

一笔给定地址的数据值可通过编程以及擦除操作写入一列实体存储单元，表示如电荷捕获于第一实体存储单元116的右侧电荷捕获区(例如是电荷捕获区132)、及电荷捕获于第二实体存储单元118的左侧电荷捕获区(例如是电荷捕获区134)，其操作将于之后说明。使用右侧读取的第一实体存储单元116的临界状态，以及使用左侧读取的第二实体存储单元118的临界状态，可通过冗余(redundant)读取电路各自独立感测，而左侧读取与右侧读取的结果可经由逻辑组合而得知给定地址的数据值。举例而言，通过冗余读取电路，逻辑可指定数据值为对应于所感测到的一对实体存储单元的最高临界状态。如此一来，若有其中一个实体存储单元的电荷捕获区因电荷流失导致临界电压下降，而低于编程操作后的高临界状态，仍可通过另一个实体存储单元的电荷捕获区所保有的编程操作后高临界状态，定义出所储存的数据值。

图1B绘示对应于图1A中列存储单元100的局部电路图。字线128对应于一特定字线WL(j)，位线区106、位线区108、位线区110对应于特定局部位线BL(i-1)、局部位线BL(i)、局部位线BL(i+1)，一特定数据值储存在数据区150(包括电荷捕获区132与电荷捕获区134)于逻辑列地址AR(x)以及逻辑行(column)地址AC(y)，逻辑列地址AR(x)对应于字线WL(i)，逻辑行地址AC(y)对应于两行的实体存储单元，可经由三条局部位线BL(i-1)、局部位线BL(i)、局部位线BL(i+1)的组合读取。数据区150的逻辑地址(AC(y)，AR(x))与存储单元116、存储单元118的实体列地址WL(j)及实体行地址BL(i)不相同，逻辑地址与实体地址的不同请参考如下关于图2的说明。

图2绘示以“AND”方式配置的存储单元阵列的局部电路图。存储单元阵列包括多个列存储单元202、列存储单元204、列存储单元206，各自耦接至一对应的字线WL(i)，多个行存储单元，各个行存储单元位于一组对应的局部位线BL(i)之间，局部位线BL(i)对应于全局位线BL(0)至全局位线BL(6)。阵列中邻近的存储单元共享局部位线212、局部位线214、局部位线216、局部位线218、局部位线220、局部位线222及局部位线224，局部位线212、局部位线214、局部位线216、局部位线218、局部位线220、局部位线222及局部位线224横跨多个列存储单元202、列存储单元204、列存储单元206，因此，行存储单元是由局部位线间并联的存储单元所组成。

局部位线212、局部位线214、局部位线216、局部位线218、局部位线220、局部位线222及局部位线224各自耦接至区块选择晶体管226、区块选择晶体管228、区块选择晶体管230、区块选择晶体管232、区块选择晶体管234、区块选择晶体管236及区块选择晶体管238，区块选择晶体管226、区块选择晶体管228、区块选择晶体管230、区块选择晶体管232、区块选择晶体管234、区块选择晶体管236及区块选择晶体管238耦接至区块选择线240，区块选择晶体管耦接至全局位线BL(0)至全局位线BL(6)。全局位线BL(0)至全局位线BL(6)耦接至行译码与偏压电路291，电路选择性地将全局位线连接至用以形成读取、编程及擦除操作的偏压电路，以及根据逻辑地址连接至感测放大器256、感测放大器258、感测放大器260、感测放大器262、感测放大器264、感测放大器266及感测放大器268以读取数据值。

于此例中，感测放大器256、感测放大器258、感测放大器260、感测放大器262、感测放大器264、感测放大器266及感测放大器268耦接至一「偶/奇」多功复用器，多功复用器响应于逻辑行地址AC(y)选择性从偶阵列或奇阵列的感测放大器提供结果给对应的OR逻辑栅276、OR逻辑栅278、OR逻辑栅280、OR逻辑栅282...。

图2绘示包括多个位线BL(i)以及多个字线WL(j)的介电电荷捕获存储单元阵列，i介于0到N之间，j介于1到M之间。阵列包括多个行C(i)，并联于相邻的位线BL(i)与BL(i+1)间，并包括多个列R(j)的实体存储单元，对应于字线WL(j)。一实体存储单元，例如是字线WL(1)上位于位线BL(4)与BL(5)间的实体存储单元273，于其左侧有邻近于位线BL(4)的电荷捕获区，于其右侧有邻近于位线BL(5)的电荷捕获区。

数据值可被写入一个选定的逻辑行地址AC(y)以及一个选定的逻辑列地址AR(x)的介电电荷捕获存储单元，y介于1到N-1之间，x介于1到M之间，其写入是通过编程以及擦除操作以设定代表数据值的临界状态至逻辑单元272。逻辑单元272包括位于位于行C(i-1)、列R(j)的存储单元(例如是存储单元273)右侧的第一电荷捕获区，以及位于行C(i)、列R(j)的存储单元(例如是存储单元274)左侧的第二电荷捕获区。

数据值可由一个选定的逻辑行地址AC(y)以及一个选定的逻辑列地址AR(x)的介电电荷捕获存储单元读取，其中y介于1到N-1之间，x介于1到M之间，其读取是通过感测第一电荷捕获区(位于行C(i-1)、列R(j))以及第二电荷捕获区(位于行C(i)、列R(j))的临界状态，并决定数据值为对应至的最高临界状态。于图2中，读取行C(i-1)的第一电荷捕获区是通过给予位线BL(i-1)及位线BL(i)适当偏压，以对于其间的实体存储单元右侧读取，并使用耦接至位线BL(i-1)的第一感测放大器。读取行C(i)的第二电荷捕获区是通过给予位线BL(i)及位线BL(i+1)适当偏压以对于其间的实体存储单元左侧读取，并使用耦接至位线BL(i+1)的第二感测放大器。多功复用器290响应于逻辑行地址AC以选择第一感测放大器与第二感测放大器的输出，并输出至对应的OR逻辑栅276、OR逻辑栅278、OR逻辑栅280、OR逻辑栅282...。

当阵列配置为每个逻辑单元储存一个位时，于此例中感测放大器输出逻辑1以表示高临界状态，逻辑0以表示低临界状态。使用OR逻辑栅作为输出，只要其中一个感测放大器感测到高临界状态，输出数据值就会是1。另外，感测放大器也可以输出逻辑0以表示高临界状态，于此例中则可使用NOR逻辑栅来取代OR逻辑栅。

对于每个逻辑单元储存多个位的存储器，感测放大器被配置为可感测多于二个临界状态。在每个逻辑单元储存多个位的存储器实施例中，可使用其他逻辑以产生符合感测到逻辑单元最高临界状态的输出。

图3绘示一列存储单元的局部截面图，于编程操作的偏压安排方式，包括于选定逻辑存储器位置的高临界状态。此例中列存储单元包括位于位线层304中的位线区302，位线区于读取操作时可被偏压以作为源极或漏极。半导体基体区324位于位线层304中的位线区(例如位线区302)之间。介电电荷捕获结构306位于位线层304之上，其包括电荷捕获区(例如电荷捕获区308)。为清楚绘示，被选定要设为高临界状态的电荷捕获区在图中以椭圆表示，例如椭圆形的电荷捕获区308。于图标局部的列存储单元中，五个逻辑单元310、逻辑单元312、逻辑单元314、逻辑单元316及逻辑单元322以方框表示。图中的编程偏压安排方式设定为将其中的四个逻辑单元编程至高临界状态。

如图3所示编程偏压安排的例子中，编程偏压Vp(+5V)接至组成逻辑单元310、逻辑单元312、逻辑单元314及逻辑单元316的相邻存储单元所共享的位线区。栅极偏压Vg接至列存储单元的字线318，基体偏压Vbd接至基体区。基体偏压Vbd低于编程偏压Vp，因此相邻的单元不会受到干扰。未被选择单元(例如逻辑单元322)的位线(例如位线320)偏压在禁止偏压Vu，禁止偏压Vu低于编程偏压Vp以禁止编程未被选择单元。

于字线318与偏压在Vp(+5V)的位线区间形成的电位差，会产生穿透逻辑单元310、逻辑单元312、逻辑单元314与逻辑单元316的电荷捕获区的电场，电场会导致F-N隧穿(Fowler-Nordheim tunneling)，使得电荷被困在选定位线两侧区域的电荷捕获区，选定位线两侧重叠于邻近位线的两存储单元基体区。被困住的电荷因此控制了左侧单元的右侧读取临界电压、以及右侧单元的左侧读取临界电压。

如图3所示，电荷可由字线隧穿至电荷捕获区。因为可选定位线作为源极给予偏压，而读取两个实体存储单元，编程偏压可视为从字线作F-N隧穿的源极端注入(source side injection)。在此配置下，电荷捕获结构中的隧穿层邻近于字线且位于电荷捕获层之上。如图3所示的偏压安排方式，可平行编程多个逻辑单元。

未被选择位线的禁止偏压Vu以及基体偏压Vbd，皆可直接由耦接至基体区与未被选择位线的偏压电路提供。又或者，禁止偏压Vu与基体偏压Vbd皆可由浮接耦合(floating coupling)所产生，明确的说，于操作中以此方式产生禁止偏压Vu与基体偏压Vbd时，要接禁止偏压Vu与基体偏压Vbd的区域会维持浮接，因此，这些区域与周遭环境的电容耦合(capacitive coupling)(例如为字线转换至负电压所产生的耦合)所产生的禁止偏压Vu与基体偏压Vbd电压准位会比编程偏压Vp低。

亦可使用其他的编程偏压安排方式。

图4绘示一列存储单元的局部截面图，于读取操作的偏压安排方式。因先前执行的编程操作，电荷被储存于邻近实体存储单元的电荷捕获区(例如电荷捕获区402)于对应的逻辑单元404、逻辑单元406、逻辑单元408与逻辑单元410中。为清楚绘示，编程操作至高临界状态的电荷捕获区在图中有表示出来，而应当理解低临界状态的电荷捕获区存在，但在图中不表示出来。如图4所示读取偏压安排的例子中，要读取的数据值在逻辑单元406中，逻辑单元406包括实体存储单元416(位于位线422与位线420之间)的右侧电荷捕获区以及实体存储单元418(位于位线420与位线424之间)的左侧电荷捕获区。于此例中，在邻近存储单元416与存储单元418的电荷捕获区412与电荷捕获区414被编程至高临界状态。

读取逻辑单元406的数据值时，约等于地电位的源极电压Vs接至位线420，位线420由相邻的存储单元416与存储单元418共享。约等于2V的漏极电压Vd接至位线422与位线424，即存储单元416与存储单元418中相对于位线420位于基体区的另一侧。约等于3.5V的栅极电压Vg接至字线426，选用此栅极电压值以决定实体存储单元是处于高临界状态或低临界状态。

每个邻近的存储单元因读取偏压会产生个别的读取电流。若两个电荷捕获区皆为高临界状态，则流过两个实体单元的读取电流会被阻挡或非常低。若其中一个电荷捕获区为低临界状态，则流过那一侧实体单元的读取电流会高。若两个电荷捕获区皆为低临界状态，则流过两个实体单元的读取电流皆会高。如图2所示，位线的电流会经由个别的感测放大器感测，再经由逻辑组合以决定逻辑单元406的数据值。

如图4所示的读取偏压安排方式可顺序性地安排至列存储单元中的每一组相邻的存储单元，如此列存储单元的相邻存储单元可顺序性地被读取。明确的说，可通过列存储单元中位线区的顺序，依序切换位线区的电压Vd至Vs再切换回Vd，以达成顺序性地读取。或者，可平行读取多组邻近的存储单元，只要满足这组邻近存储单元与平行读取的其他组邻近存储单元间没有共享位线区。

图5绘示一列存储单元的局部截面图，于擦除操作的偏压安排方式。于图5所示擦除偏压安排的例子中，约等于-5V的擦除电压Ve接至整列存储器所有实体单元的位线区以及基体区，约等于+15V的栅极电压Vg接至列存储单元的字线318。基体电压Vbd接至基体区，基体电压Vbd可与擦除电压Ve相同，因为所有单元将被平行擦除。

于字线318与位线区间形成的电位差，会产生穿透逻辑单元310、逻辑单元312、逻辑单元314与逻辑单元316电荷捕获区的电场，电场会导致F-N隧穿，于此例子电子隧穿离开电荷捕获区至字线。亦可使用其他的擦除偏压安排方式。

图6绘示三维(3D)存储单元阵列的局部截面图，包括多层存储单元602、604与606。第一层存储单元602包括位于衬底612之上的位线层608，位线层608包括位线区以及基体区。介电电荷捕获结构610置于位线层之上，请参照如图1A及图1B所描述。字线614形成于介电电荷捕获结构610之上，字线614作为层存储单元602的控制栅。第二层存储单元604包括位于字线614之上的介电电荷捕获结构616、以及位于介电电荷捕获结构616之上的位线层618。第二层存储单元604与第一层存储单元602共享字线614，但由于第二层存储单元604与第一层存储单元602并未共享位线层(各自有位线层618与位线层608)，第一层与第二层存储单元相对应的存储单元仍可分别被选择以及进行操作。

如图6所示的3D存储单元阵列也包括第三层存储单元606。第三层存储单元606包括位于位线层618之上的介电电荷捕获结构620、以及位于介电电荷捕获结构620之上的字线622。第二层存储单元604与第三层存储单元606共享位线层618，但由于第二层存储单元604与第三层存储单元606并未共享字线(各自有字线614与字线622)，第二层与第三层存储单元相对应的存储单元仍可分别被选择以及进行操作。如图6所示的结构可重复以达成许多层的存储单元。如图中所示的3D结构可配置为包括逻辑单元626，逻辑单元626含有邻近两实体存储单元的电荷捕获区624与电荷捕获区628，如前所述，可改善元件的可靠度以及数据保持的效能。

图7绘示包括由介电电荷捕获存储单元组成的存储器阵列的集成电路简化方块图，其中数据储存于在邻近存储单元中含有冗余电荷捕获区的对应逻辑单元中。集成电路700包括由介电电荷捕获存储单元组成的存储器阵列702，例如为以AND阵列方式排列。字线/区块选择译码器704电性连接至沿着存储器阵列702列方向的多条字线706。位线(行)译码器708电性连接至沿着存储器阵列702行方向的多条位线710，用以读取以及编程由介电电荷捕获存储单元组成的存储器阵列中的存储单元。逻辑地址由总线712传送至字线/区块选择译码器704以及位线译码器708。方块714内有感测放大器以及数据输入结构，方块714包含用于读取、编程、编程确认(program verify)、高压编程重试(high voltage program retry)模式的电压源和/或电流源，经由数据总线716耦接至位线译码器708。方块714的数据输入结构经由数据输入线718，从集成电路700的输入/输出端口、或从集成电路700内部或外部其他的数据源接收数据。集成电路700可包括其他电路720，例如为通用处理器、或特殊用途电路、或提供单芯片系统(system-on-a-chip)功能(由介电电荷捕获存储单元阵列702所支持)模块的组合。数据从方块714内的感测放大器，经由数据输出线722传送至集成电路700的输入/输出端口，或送至集成电路700内部或外部的其他数据目的地。

于此例中实现的控制器724，所使用的偏压安排状态机，包含控制偏压安排供应电压电路726的逻辑，以进行如下所述的偏压安排。控制器724可控制偏压安排供应电压电路726，使得在编程操作模式下，邻近存储单元对应的电荷捕获区被平行编程至相同的临界状态。控制器724亦可控制偏压安排供应电压电路726，使得在读取操作模式下，邻近存储单元对应的电荷捕获区被平行或顺序地读取，且结果经由逻辑组合而决定储存的数据值。控制器724可使用已知的特殊用途逻辑电路实现。在另一实施例中，控制器724包括通用处理器，可实现于同一集成电路上，执行计算机程序以控制装置的操作。在又另一实施例中，控制器724可使用特殊用途逻辑电路与通用处理器的组合以实现之。

以下描述对介电电荷捕获存储器中每一位数据自动产生冗余位的方法，以及读取冗余位的方法。于一例中，编程偏压是施加偏压至埋藏扩散区(buried diffusion region)以产生用于编程及擦除的F-N隧穿，埋藏扩散区于AND阵列中作为位线以及字线(像用于一些NROM元件)。以此方式，邻近同一个埋藏扩散位线的两个电荷捕获区(非同一通道两端的电荷捕获区)会被同时编程或擦除。举例而言，在3D存储器应用中，使用多晶硅(polysilicon)的基体区会导致许多缺陷(defect)而影响到数据保持，因此可使用如上所述的冗余存储组态以改善此问题。另外，于薄膜晶体管元件中，因为编程以及擦除操作中施加足够电流至整个阵列的难度，编程边界(program margin)可能较低，同样可使用如上所述的冗余存储组态以改善此问题。因为使用两个实体存储单元来表示单一数据值，两个实体存储单元提供了1∶1的错误更正冗余(ECC redundancy)效果。除了这些优点之外，阵列即使有1∶1ECC效果，仍能以数量级4F2的单元尺寸(cell size)实现之。

综上所述，虽然本发明已以实施例发明如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种操作存储单元的方法，用于操作位于一介电电荷捕获存储单元阵列中的存储单元，该介电电荷捕获存储单元阵列包括多条位线BL(i)以及多条字线WL(j)，其中i介于0到N之间，j介于1到M之间，该介电电荷捕获存储单元阵列包括多行存储单元以及多列存储单元，其中各该行存储单元置于各该位线BL(i)与各该位线BL(i+1)之间，各该列存储单元耦接至对应的各该字线WL(j)，各该存储单元具有一第一电荷捕获区及一第二电荷捕获区，该第一电荷捕获区邻近于各该位线BL(i+1)，且该第二电荷捕获区邻近于各该位线BL(i)，该方法包括：

写入一第一数据值于选定的行地址AC(y)以及选定的列地址AR(x)的一逻辑单元，其中y介于1到N-1之间，x介于1到M之间，写入该第一数据值的步骤是通过一编程操作以及一擦除操作，以设定该第一数据值对应的临界状态至位于该位线BL(y-1)与该位线BL(y)之间的该第一电荷捕获区及位于该位线BL(y)与该位线BL(y+1)之间的该第二电荷捕获区；以及

读取一第二数据值于选定的行地址AC(y)以及选定的列地址AR(x)，其中y介于1到N-1之间，x介于1到M之间，读取该第二数据值的步骤是通过感测位于该位线BL(y-1)与该位线BL(y)之间的该第一电荷捕获区及位于该位线BL(y)与该位线BL(y+1)之间的该第二电荷捕获区的临界状态，并决定该第二数据值对应于所感测到最高的临界状态。

2.根据权利要求1所述的方法，其中该编程操作以及该擦除操作，是储存一个位于每个选定的行地址与每个选定的列地址中，且决定该第二数据值的步骤包括，以该最高的临界状态作为逻辑1、以一较低的临界状态作为逻辑0且对指定的逻辑值进行逻辑OR运算。

3.根据权利要求1所述的方法，其中该编程操作是施加一第一编程电压至该字线WL(j)以及一第二编程电压至该位线BL(i)，使得电荷隧穿至位于该位线BL(i-1)与该位线BL(i)之间的该第一电荷捕获区，且隧穿至位于该位线BL(i)与该位线BL(i+1)之间的该第二电荷捕获区。

4.根据权利要求1所述的方法，其中写入该第一数据值的步骤更包括：

平行写入数据值于多个选定的行地址AC(y)以及多个选定的列地址AR(x)。

5.一种集成电路，包括：

一介电电荷捕获存储单元阵列，该介电电荷捕获存储单元阵列包括多条位线BL(i)以及多条字线WL(j)，其中i介于0到N之间，j介于1到M之间，该介电电荷捕获存储单元阵列包括多行存储单元以及多列存储单元，其中各该行存储单元置于各该位线BL(i)与各该位线BL(i+1)之间，各该列存储单元耦接至对应的各该字线WL(j)，且该介电电荷捕获存储单元阵列中的一存储单元具有一第一电荷捕获区及一第二电荷捕获区，该第一电荷捕获区邻近于各该位线BL(i+1)，该第二电荷捕获区邻近于各该位线BL(i)；以及

一读取与写入电路，耦接至该介电电荷捕获存储单元阵列，设置以：

写入一第一数据值于选定的行地址AC(y)以及选定的列地址AR(x)的一逻辑单元，其中y介于1到N-1之间，x介于1到M之间，写入该第一数据值的步骤是通过一编程操作以及一擦除操作，以设定该第一数据值对应的临界状态至位于该位线BL(y-1)与该位线BL(y)之间的该第一电荷捕获区及位于该位线BL(y)与该位线BL(y+1)之间的该第二电荷捕获区；以及

读取一第二数据值于选定的行地址AC(y)以及选定的列地址AR(x)，其中y介于1到N-1之间，x介于1到M之间，读取该第二数据值的步骤是通过感测位于该位线BL(y-1)与该位线BL(y)之间的该第一电荷捕获区及位于该位线BL(y)与该位线BL(y+1)之间的该第二电荷捕获区的临界状态，并决定该第二数据值对应于所感测到最高的临界状态。

6.根据权利要求5所述的集成电路，其中该编程操作以及该擦除操作，是储存一个位于每个选定的行地址与每个选定的列地址，且决定该第二数据值的步骤包括：

以该最高的临界状态作为逻辑1、以一较低的临界状态作为逻辑0，且对指定的逻辑值进行逻辑OR运算或是逻辑NOR运算。

7.根据权利要求5所述的集成电路，其中该编程操作是施加一第一编程电压至该字线WL(j)以及一第二编程电压至该位线BL(i)，使得电荷隧穿至位于该位线BL(i-1)与该位线BL(i)之间的该第一电荷捕获区，且隧穿至位于该位线BL(i)与该位线BL(i+1)之间的该第二电荷捕获区。

8.根据权利要求7所述的集成电路，其中该第一及第二编程电压是设为使得电荷由该字线发生隧穿的临界偏压。

9.根据权利要求5所述的集成电路，包括用以平行写入数据值于多个选定的行地址AC(y)以及多个选定的列地址AR(x)的电路。

10.根据权利要求5所述的集成电路，其中该介电电荷捕获存储单元阵列包括多层的存储单元。

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