CN103456359A

CN103456359A - 基于串联晶体管型的改进的差分架构Nor flash存储单元

Info

Publication number: CN103456359A
Application number: CN2013103930421A
Authority: CN
Inventors: 翁宇飞; 李力南
Original assignee: SUZHOU KUANWEN ELECTRONIC TECHNOLOGY Co Ltd
Current assignee: SUZHOU KUANWEN ELECTRONIC TECHNOLOGY Co Ltd
Priority date: 2013-09-03
Filing date: 2013-09-03
Publication date: 2013-12-18

Abstract

本发明公开了一种基于串联晶体管型的改进的差分架构Nor flash存储单元，包括一个由PMOS晶体管和浮栅晶体管组成的两管串联型Nor flash单元，浮栅晶体管的漏极与PMOS晶体管的源极相连，特别地，增加一条由另一个组成结构相同的两管串联型Nor flash单元组成的支路，形成差分对称结构，两条支路的位线作为一组差分对输入到灵敏放大器中，对比读出数据。本发明采用差分结构，减小管子尺寸，表面上管子的数目增加了一倍，整体上对管子的要求降低，存储单元面积变化不会很大；制造工艺与传统制造工艺相兼容，减小了设计难度，对低容量应用，面积减小，成本降低；采用差分输入方案，不需要设置基准电压源，扩大了可区分的电流范围，工作电压，温度范围扩大，可靠性增强。

Description

基于串联晶体管型的改进的差分架构Nor flash存储单元

技术领域

本发明涉及Nor flash存储器领域，具体涉及一种基于串联晶体管型的改进的差分架构Nor flash存储单元。

背景技术

NOR Flash是一种非易失性的存储器，具有存储容量大、数据保存时间长的特点，其擦写次数多达10万次，数据更新速度比EEPROM要快很多，在断电的情况下也能保存数据，常用来保存一些重要的配置信息。应用程序可以直接在NOR F1ash内运行，用户不必把代码再读到RAM中运行。NOR Flash的传输效率很高，在小容量时具有很高的成本效益。

Intel于1988年首先开发出NOR flash技术FLASH技术是采用特殊的浮栅场效应管作为存储单元。这种场效应管的结构与普通场管有很大区别。它具有两个栅极，一个如普通场效应管栅极一样，用导线引出，称为“选择栅”；另一个则处于二氧化硅的包围之中不与任何部分相连，这个不与任何部分相连的栅极称为“浮栅”。通常情况下，浮栅不带电荷，则场效应管处于不导通状态，场效应管的漏极电平为高，则表示数据1。编程时，场效应管的漏极和选择栅都加上较高的编程电压，源极则接地，利用了热电子效应，使得信息得以保存。擦除时，源极加上较高的编程电压，选择栅接地，漏极开路。根据隧道效应和量子力学的原理，浮栅上的电子将穿过势垒到达源极，浮栅上没有电子后，就意味着信息被擦除了。

在专利US7348237B2中，提出了一种垂直栅结构的存储单元，将浮栅晶体管垂直地放置在基底之上，该浮栅晶体管包括第一源漏区和第二源漏区以及它们之间的沟道区。浮栅通过栅氧化物与沟道隔离，控制栅通过栅氧化物与浮栅隔离，源线在临近浮栅晶体管的沟道中形成并连接到第一源漏区，传输线连接到第二源漏区，字线连接到控制栅并垂直于源线。这种结构的存储单元所占面积很小，每个管子只占2F，比传统的Nor flash占用面积小一倍，增加了储存密度，提升了存储速度。但是，这是设计与传统的Nor flash工艺不符，设计难度加大，成本增多。

MLC(Multi-level Cell)技术，这是INTEL提出的一种旨在提高存储密度的新技术。通常数据存储中存在一个阈值电压，低于这个电压表示数据0，高于这个电压表示数据1，所以一个基本存储单元(即一个场效应管)可存储一位数据(0或者1)。现在将阈值电压变为4种，则一个基本存储单元可以输出四种不同的电压，令这四种电压分别对应二进制数据00、01、10、11，则可以看出，每个基本存储单元一次可存储两位数据(00或者0l或者10或者11)。如果阈值电压变为8种，则一个基本存储单元一次可存储3位数据。阈值电压越多，则一个基本存储单元可存储的数据位数也越多。这样一来，存储密度大大增加，同样面积的硅片上就可以做到更大的存储容量。不过阈值电压越多，干扰也就越严重，对设计工艺的要求很高。

在专利US6,307,781中，英飞凌公司提出了一种统一的沟道擦除／编程方法，把flash存储器阵列中的存储单元的源端连接起来。运用FN穿隧机理，使载荷子通过栅氧化层由沟道区进入浮栅，达到编程目的。由于源端是连在一起的，存储设备的栅极需要施加最负电压，比如-3V，通过共源线来选择不同的位线。由于在编程过程中有这种偏置条件，编程禁止电压(3～4V)用来隔离存储设备。然而，如果存储单元中的沟道长度按比例缩小，漏端便会产生漏电流。因此，存储单元将变得很大，存储密度降低。

在专利US6980472中，提出了串联晶体管结构的Nor flash存储单元，由一个存储晶体管和一个选择晶体管组成，其中存储晶体管是浮栅晶体管。当选择栅从第一电压转到第二电压时使存储栅浮置。具中，第一电压低于第二电压。在写入数据时用到了热电子注入，擦除时用到了隧道效应。由于要产生热电子，在编程时就需要更大的编程电流。该器件相邻存储状态间的电流差很小，使得管子的可靠性降低。

有鉴于此，有必要提出一种改进的Nor flash存储单元结构来优化这些问题。

发明内容

针对现有技术中的不足，本发明提供了一种基于串联晶体管型的改进的差分架构Nor flash存储单元，在传统串联晶体管型Nor flash存储单元的基础上，读取时采用两条支路对比输入差分放大器，避免了采用基准电路带来的准确性问题，极大地提高了读取的稳定性。

传统的串联晶体管型构架包括一个由PMOS晶体管和浮栅晶体管组成的两管串联型Nor flash单元，PMOS晶体管作为选通晶体管，PMOS晶体管的栅极作为整体器件的选择栅，PMOS晶体管的漏极作为整体器件的位线；浮栅晶体管作为存储晶体管，包括一个浮栅和一个控制栅，控制栅作为整体器件的字线，浮栅晶体管的源极作为整体器件的源线，浮栅晶体管的漏极与PMOS晶体管的源极相连。

在上述传统串联晶体管型构架的基础上，增加一条由另一个两管串联型Nor flash单元组成的支路，形成差分对称结构，两条支路的位线作为一组差分对输入到灵敏放大器中，然后对比读出数据。另一个两管串联型Nor flash单元，也是由一个PMOS晶体管和一个浮栅晶体管以相同的连接方式组成，浮栅晶体管的漏极与PMOS晶体管的源极相连。所述两管串联型Nor flash单元的上部设置位线BL控制电路模块和灵敏放大电路模块，该位线BL控制电路模块和灵敏放大电路模块包括另外一个编译码电路，提供电压信号，同时灵敏放大电路还承担读取数据的任务；所述两管串联型Nor flash单元的下部设置源线SL控制电路模块，该源线SL控制电路模块包括一个编译码电路，通过地址信号控制，同时承担编程时提供电源的任务。

有益效果：

本发明采用差分结构，减小管子尺寸，表面上管子的数目增加了一倍，整体上对管子的要求降低，存储单元的面积变化不会很大；制造工艺与传统的Nor flash制造工艺相兼容，减小了设计难度，对低容量应用，面积减小，成本降低；采用差分输入方案，不需要设置基准电压源，扩大了可区分的电流范围，工作电压，温度范围扩大，可靠性增强。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。本发明的具体实施方式由以下实施例及其附图详细给出。

附图说明

图1为串联晶体管型的Nor flash存储单元。

图2为基于串联晶体管型的改进的差分架构Nor flash存储单元。

具体实施方式

实施例1

如图1所示，传统的串联晶体管型构架由一个普通的PMOS管与一个浮栅晶体管组成，PMOS晶体管作为选通晶体管，PMOS管栅极作为整体器件的选择栅，PMOS管的漏极作为整体器件的位线；浮栅晶体管作为存储晶体管，包括一个浮栅和一个控制栅，控制栅作为整体器件的字线，浮栅晶体管的源极作为整体器件的源线，浮栅晶体管的漏极与PMOS晶体管的源极相连。结合图2所示，本发明在传统的串联晶体管型架构的基础上，采用差分对称结构，每条支路由一个两管串联型Nor flash单元组成，两条支路的位线作为一组差分对输入到灵敏放大器中，然后对比读出数据。

结合图2所示，本发明的一种基于串联晶体管型的改进的差分架构Nor flash存储单元，存储单元电路主要包括四个晶体管，其中晶体管M1和浮栅晶体管M2构成一个串联晶体管型Nor flash单元，同理晶体管M3和浮栅晶体管M4也构成一个同样的串联晶体管型Nor flash单元，它们整体采用对称结构组成了差分型Nor flash存储单元。其中M1和M3作为选通晶体管，通过栅极施加的信号V_sg控制。M2和M4作为存储晶体管。最上面的是位线BL控制电路模块和灵敏放大电路模块，该模块包括另外一个编译码电路，提供电压信号，同时灵敏放大电路还承担读取数据的重任。最下面的源线SL控制电路模块，该模块包括一个编译码电路，通过地址信号控制，同时承担编程时提供电源的任务。

在擦除状态时，CG上加上一个负电压，他们的衬底加上相应的高电压，根据隧道效应和量子力学的原理，浮栅上的电子将穿过势垒到达源极，浮栅上没有电子后，就意味着信息被擦除了。

编程状态时，当SG端给一个低电平时，M1和M3导通，存储单元工作。在CG端加上一个编程高压VPP1，SL1接0，SL2接一个略低于VPP1的电压VPP2，BL也接VPP2。这时左边M1和M2支路工作，利用热电子效应，电子被注入M2的浮栅FG1。由于浮栅为负，控制栅为正，在存储器电路中，SL1接0，所以相当于场效应管导通，漏极电平为低，即数据0被写入。右边支路M3和M4支路也工作，但是由于BL2接了电压VPP2，电子没有被注入M4的浮栅FG2，由于BL2与SL2都接的VPP2，所以M4不导通，M4的漏极仍然为高电平，被写入1。这时我们定义整体差分存储架构被写入0。同理，如果BL施加电压VPP2，SL1接VPP2，SL2接0，则M2不导通，M2的漏极为高电平，被写入1，而M4导通，M4的漏极位低电平，被写入0。这种情况下我们定义整体差分存储架构被写入1。

读取状态时，SG端给低电平，M1和M3导通，存储单元工作。在CG上施加一个读取电压VCC，SL接低电平，BL端接一个电压VSS，保证M2和M4都导通。浮栅在没有电子的状态下(数据为1)下，源极和漏极之间由于大量的电子流动，就会产生电流。而浮栅有电子的状态(数据位0)下，沟道中传导的电子就会减少，因为施加在栅极的电压被浮栅电子吸收后，很难对沟道产生影响。把I1和I2输入灵敏放大器，如果I1<I2，则读出0；如果I1>I2，则读出1。

以上所述，仅是本发明的较佳实施案例，并非对本发明作任何限制，凡是根据本发明实质对以上实施例所作的任何简单修改、变更、采用类似的方式替代以及等效结构的变化，均仍属于本发明技术方案的保护范围内。

Claims

1.基于串联晶体管型的改进的差分架构Nor flash存储单元，包括一个由PMOS晶体管和浮栅晶体管组成的两管串联型Nor flash单元，所述浮栅晶体管的漏极与PMOS晶体管的源极相连，其特征在于，增加一条由另一个两管串联型Nor flash单元组成的支路，形成差分对称结构，两条支路的位线作为一组差分对输入到灵敏放大器中，然后对比读出数据。

2.根据权利要求1所述的基于串联晶体管型的改进的差分架构Nor flash存储单元，其特征在于，所述另一个两管串联型Nor flash单元，也是由一个PMOS晶体管和一个浮栅晶体管组成，浮栅晶体管的漏极与PMOS晶体管的源极相连。

3.根据权利要求1或2所述的基于串联晶体管型的改进的差分架构Nor flash存储单元，其特征在于，在每个两管串联型Nor flash单元中，PMOS晶体管的栅极作为整体器件的选择栅，PMOS管的漏极作为整体器件的位线。

4.根据权利要求1或2所述的基于串联晶体管型的改进的差分架构Nor flash存储单元，其特征在于，在每个两管串联型Nor flash单元中，浮栅晶体管作为存储晶体管，包括一个浮栅和一个控制栅，控制栅作为整体器件的字线，浮栅晶体管的源极作为整体器件的源线。

5.根据权利要求1或2所述的基于串联晶体管型的改进的差分架构Nor flash存储单元，其特征在于，所述两管串联型Nor flash单元的上部设置位线BL控制电路模块和灵敏放大电路模块。

6.根据权利要求5所述的基于串联晶体管型的改进的差分架构Nor flash存储单元，其特征在于，所述位线BL控制电路模块和灵敏放大电路模块包括另外一个编译码电路。

7.根据权利要求1所述的基于串联晶体管型的改进的差分架构Nor flash存储单元，其特征在于，所述两管串联型Nor flash单元的下部设置源线SL控制电路模块。

8.根据权利要求7所述的基于串联晶体管型的改进的差分架构Nor flash存储单元，其特征在于，所述源线SL控制电路模块包括一个编译码电路，通过地址信号控制。