CN111052238B - 断电响应 - Google Patents

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Abstract

操作设备的方法和配置成执行类似方法的设备包含：获得指示存储于所述设备的易失性存储器单元阵列的特定存储器单元中的数据值的信息；确定是否指示所述设备断电；以及如果指示所述设备断电，那么响应于指示存储于所述特定存储器单元中的所述数据值的所述信息而选择性地编程所述设备的一对栅极连接非易失性存储器单元的一个存储器单元。所述对栅极连接非易失性存储器单元的所述一个存储器单元的阈值电压与所述对栅极连接非易失性存储器单元的另一存储器单元的阈值电压的所得组合表示指示存储于所述特定存储器单元中的所述数据值的所述信息。

Description

断电响应
技术领域
本公开大体上涉及存储器，且确切地说，在一或多个实施例中，本公开涉及用于响应于设备中的断电的方法和设备。
背景技术
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(random-access memory；RAM)、静态RAM(static RAM；SRAM)、只读存储器(read only memory；ROM)、动态随机存取存储器(dynamicrandom access memory；DRAM)、同步动态随机存取存储器(synchronous dynamic randomaccess memory；SDRAM)和快闪存储器。
快闪存储器已发展成用于广泛范围的电子应用的广受欢迎的非易失性存储器源。快闪存储器通常使用允许高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮动栅极或电荷陷阱)或其它物理现象(例如，相变或偏振)进行编程，存储器单元的阈值电压(Vt)的改变确定每个存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话和可拆卸式存储器模块，且非易失性存储器的使用在持续扩增。
NAND快闪存储器是常用类型的快闪存储器装置，如此称谓的原因在于布置基本存储器单元配置的逻辑形式。通常，用于NAND快闪存储器的存储器单元阵列布置成使得阵列中的一行中的每个存储器单元的控制栅极连接在一起以形成存取线，如字线。阵列中的列包含在一对选择栅极之间，例如在源极选择晶体管与漏极选择晶体管之间，串联连接在一起的存储器单元串(常常称为NAND串)。每个源极选择晶体管可连接到源极，而每个漏极选择晶体管可连接到数据线，例如列位线。使用存储器单元串与源极之间和/或存储器单元串与数据线之间的超过一个选择栅极的变型是已知的。
SRAM存储器通常称作双稳态，这是由于其可通过使用内部反馈来维持两个稳定数据状态中的一个，只要存储器单元接收电力即可。SRAM存储器往往有助于比快闪存储器更快的存取，例如，编程和读取。此外，SRAM存储器单元的数据状态可改变而无需通常对快闪存储器来说必要的首先擦除。此外，SRAM存储器能够维持其数据状态而不需要如通常对RAM存储器来说必要的刷新操作。
由于特定优点，SRAM存储器找到多种用途。举例来说，用于处理器、磁盘驱动器和固态驱动器的高速缓存存储器可利用SRAM存储器。此外，由于其快速存取和简单的再写入，SRAM存储器可能用于包含信息娱乐系统、仪表组、引擎控制、驾驶员辅助和黑匣子的许多车辆子系统中的数据记录。尽管SRAM存储器单元并不需要刷新操作来维持其数据状态，但呈不受控方式(例如，异步断电)的断电将使得其数据丢失。
附图说明
图1A是根据一实施例的与作为电子系统的部分的处理器通信的存储器的简化框图。
图1B是根据另一实施例的与作为电子系统的部分的主机通信的呈存储器模块形式的设备的简化框图。
图2A到2B是可用于参考图1A所描述的类型的存储器中的非易失性存储器单元阵列的部分的示意图。
图2C是可用于参考图1A所描述的类型的存储器中的易失性存储器单元阵列的一部分的示意框图。
图2D是可用于参考图2C所描述的类型的易失性存储器单元阵列中的SRAM存储器单元的示意框图。
图2E是可用于参考图2C所描述的类型的易失性存储器单元阵列中的根据一实施例的SRAM存储器单元的另一示意图。
图3A是根据一实施例的差分存储装置300的示意图。
图3B是根据一实施例的可用作差分存储装置的非易失性存储器单元的替代结构的示意图。
图4是根据另一实施例的差分存储装置400的示意图。
图5是根据另一实施例的差分存储装置400的示意图。
图6A到6D共同地描绘参考图3A描述的类型的差分存储装置的具体实施方案的示意图。
图7是根据一实施例的操作含有差分存储装置的设备的方法的流程图。
图8是根据另一实施例的操作含有差分存储装置的设备的方法的流程图。
图9是根据另一实施例的操作含有差分存储装置的设备的方法的流程图。
具体实施方式
在以下详细描述中，参考附图，所述附图形成本发明的一部分，且其中借助于说明展示具体实施例。在图式中，在若干视图中相同的参考标号始终描述大体上类似的组件。在不脱离本公开的范围的情况下，可利用其它实施例，且可做出结构、逻辑和电性改变。因此，不应按限制性意义来看待以下详细描述。
举例来说，本文中所使用的术语“半导体”可指一层材料、晶片或衬底，且包含任何基底半导体结构。“半导体”应理解为包含蓝宝石上硅(silicon-on-sapphire；SOS)技术、绝缘体上硅(silicon-on-insulator；SOI)技术、薄膜晶体管(thin film transistor；TFT)技术、掺杂和未掺杂半导体、由基底半导体结构支撑的外延硅层以及本领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前处理步骤在基底半导体结构中形成区/接面，且术语半导体可包含含有此类区/接面的下伏层。除非另外根据上下文显而易见，否则如本文中所使用的术语导电(conductive)以及其各种相关形式(例如conduct、conductively、conducting、conduction、conductivity等)是指电学上的导电。类似地，除非另外根据上下文显而易见，否则如本文中所使用的术语连接(connecting)以及其各种相关形式(例如connect、connected、connection等)是指电性连接。尽管电压的特定值可在描述中给出以辅助理解，但此类电压取决于制造中以集成电路制造、设计和操作的领域中的技术人员所理解的方式使用的具体设计、材料和技术。
汽车和其它车辆在技术上变得越来越先进。举例来说，随着这些系统变得越来越复杂，信息娱乐、仪表组、引擎控制和驾驶员辅助区域通常利用较大和较大量的存储器。这些存储器用途中的一些对系统来说在车辆的安全性和/或可靠性上是至关重要的。此外，这些系统可记录涉及崩溃事件的数据。虽然SRAM存储器可能够快速记录大量数据，但如果SRAM存储器断电，那么这种数据将丢失。
如果指示断电事件，那么各种实施例可有助于保存存储于SRAM存储器中的数据。此类实施例响应于指示断电已发生而利用具有相关联逻辑的差分存储装置来启动(例如，自动启动)存储于SRAM存储器中的数据的备份。由于其差分性质，利用阈值电压的仅微小改变可有助于确定差分存储装置的数据状态。如此，编程后的验证操作可以是不必要的。此外，相比于典型快闪存储器单元阵列的编程，编程时间可能缩短。由此可能获得差分存储装置的充分编程而不需要通常用于响应于断电事件而存储数据的额外的滞留电容或其它能量存储装置。
图1A是根据一实施例的与作为呈电子系统形式的第四设备的部分的呈处理器130形式的第二设备和呈电源136形式的第三设备通信的呈存储器(例如，存储器装置)100形式的第一设备的简化框图。对于一些实施例，电源136可在含有处理器130和存储器装置100的电子系统外部。电子系统的一些实例包含个人计算机、个人数字助理(personal digitalassistant；PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话、可拆卸式存储器模块以及类似物。例如存储器装置100外部的控制器的处理器130可表示存储器控制器或其它外部主机装置。
存储器装置100包含以行和列逻辑地布置的存储器单元阵列104。逻辑行中的存储器单元通常连接到同一存取线(统称为字线)，而逻辑列中的存储器单元通常选择性地连接到同一数据线(统称为位线)或连接到一对互补数据线(统称为数据线和数据条线)。单个存取线可与超过一个逻辑行的存储器单元相关联，且单个数据线或一对互补数据线可与超过一个逻辑列相关联。存储器单元阵列104可表示挥发性(例如，SRAM)存储器单元阵列。存储器单元阵列104此外可表示非挥发性(例如，快闪)存储器单元阵列。虽然将存储器单元阵列104描绘为与单个行解码电路系统108、列解码电路系统110、数据寄存器120和高速缓存寄存器118通信，但包含易失性存储器单元阵列和非易失性存储器单元阵列的实施例可包含用于每一此类存储器单元阵列的分隔存取电路。
提供行解码电路系统108和列解码电路系统110以解码地址信号。接收且解码地址信号以存取存储器单元阵列104，例如以用于编程操作、读取操作、擦除操作等。存储器装置100还包含输入/输出(I/O)控制电路系统112以管理命令、地址和数据到存储器装置100的输入以及数据和状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路系统112和行解码电路系统108和列解码电路系统110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统112和控制逻辑116通信以锁存传入命令。
如内部控制器(例如，控制逻辑116)的控制器响应于命令而控制存储器单元阵列104的存取且产生用于外部处理器130的状态信息，即，控制逻辑116可配置成根据本文中所描述的实施例来执行操作(例如，备份与恢复操作)。控制逻辑116与行解码电路系统108和列解码电路系统110通信，以响应于地址而控制行解码电路系统108和列解码电路系统110。
控制逻辑116还与高速缓存寄存器118和数据寄存器120通信。高速缓存寄存器118锁存如由控制逻辑116引导的传入或传出数据以暂时存储数据，而存储器单元阵列104忙于分别写入或读取其它数据。在编程操作(例如，通常称作写入操作)期间，数据从高速缓存寄存器118传递到数据寄存器120以用于传送到存储器单元阵列104；随后来自I/O控制电路系统112的新数据锁存在高速缓存寄存器118中。在读取操作期间，数据从高速缓存寄存器118传递到I/O控制电路系统112以用于输出到外部处理器130；随后新数据从数据寄存器120传递到高速缓存寄存器118。状态寄存器122与I/O控制电路系统112和控制逻辑116通信以锁存状态信息以用于输出到处理器130。对于其中存储器单元阵列104包含易失性存储器单元阵列(例如，子阵列)和非易失性存储器单元阵列(例如，子阵列)的实施例，易失性存储器单元阵列和非易失性存储器单元阵列可各自具有分隔行解码电路系统108、列解码电路系统110、高速缓存寄存器118和数据寄存器120。
控制逻辑116进一步与根据一实施例的差分存储阵列140通信。差分存储阵列140可进一步连接到存储器单元阵列104的多个存储器单元的数据节点(图1A中未展示)。差分存储阵列140可含有根据一实施例的一或多个差分存储装置(图1A中未展示)。举例来说，差分存储阵列140可包含用于存储器单元阵列104的每一存储器单元的相应差分存储装置。
存储器装置100经由控制链路132从处理器130接收控制逻辑116处的控制信号。控制信号可包含至少一芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#和写入保护WP#。取决于存储器装置100的性质，可经由控制链路132进一步接收额外控制信号(未展示)。存储器装置100经由多路复用的输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)且经由I/O总线134将数据输出到处理器130。
举例来说，经由I/O控制电路系统112处的I/O总线134的输入/输出(I/O)引脚[7:0]来接收命令，且将命令写入到命令寄存器124中。经由I/O控制电路系统112处的总线134的输入/输出(I/O)引脚[7:0]来接收地址，且将地址写入到地址寄存器114中。经由I/O控制电路系统112处的用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]来接收数据，且将数据写入到高速缓存寄存器118中。随后将数据写入到数据寄存器120中以用于编程存储器单元阵列104。对于另一实施例，可省略高速缓存寄存器118，且将数据直接写入到数据寄存器120中。还经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]来输出数据。
存储器装置100和/或处理器130可从电源136接收电力。电源136可表示用于向存储器装置100和/或处理器130提供电力的电路系统的任何组合。举例来说，电源136可包含单独电源(例如，电池)、线连接的电源(例如，台式计算机和服务器中常见的开关模式电源或对便携式电子装置常见的AC适配器)或两种的组合。
通常使用如供应电压节点(例如，Vcc)和参考电压节点(例如，Vss或接地)的两个或更多个电压供应节点137从电源136接收电力。提供超过两个电压供应节点137对电源136来说不常见。举例来说，开关模式电源的通用标准(高级技术扩展(Advanced TechnologyeXtended；ATX)2.x)使用28引脚连接来提供+3.3V下的四个电压供应节点(或引脚)、+5V下的五个电压供应节点、+12V下的四个电压供应节点、12V下的一个电压供应节点和参考电压(例如，0V)下的十个电压供应节点。ATX 2.x标准进一步提供用于在其通过外部电路牵拉到接地时激活前述电压供应节点的通电节点、在不考虑其它电压供应节点是否驱动到其相应电压电平的情况下驱动到+5V的备用电压供应节点(其可用于为负责将通电节点牵拉到接地的外部电路供电)和用于指示何时其它电压供应节点在其相应电压下稳定的电力良好节点。ATX 2.x 28引脚标准的剩余引脚可未被界定。存储器装置100和处理器130可取决于其相应电力需要而利用来自电源136的电压供应节点137的不同组合。为简单起见，不描绘从电压供应节点137到存储器装置100内的组件的电力分布。
电压供应节点137或电子系统的其它组件可具有在电源136故障或去除的情况下在一定有限时间量内可对存储器装置100且任选地对处理器130提供电力的固有或额外的能量存储装置，如电容138，例如滞留电容。电容138的大小确定可易于基于至少存储器装置100对本文中所描述的操作的电力要求而确定。虽然在本文中的实例中将能量存储装置描绘为电容138，但电容138可替代性地表示电池。此外，虽然将电容138描绘为在存储器装置100外部，但其可替代性地是存储器装置100的内部组件。
本领域的技术人员应了解，可提供额外的电路系统和信号，且已简化图1A的存储器装置100。应认识到，参考图1A描述的各种块组件的功能性可不必与集成电路装置的相异组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1A的超过一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分，以执行图1A的单个块组件的功能性。
此外，虽然根据各种信号的接收和输出的一般惯例来描述具体I/O引脚，但应注意，可在各种实施例中使用I/O引脚的其它组合或其它数目个I/O引脚。
给定处理器130可与一或多个存储器装置100(例如，裸片)通信。图1B是根据另一实施例的与作为电子系统的部分的主机150通信的呈存储器模块101形式的设备的简化框图。存储器装置100、处理器130、控制链路132、I/O总线134、电源136、电压供应节点137和电容138可参考图1A加以描述。为简单起见，不描绘从电压供应节点137到存储器模块101内的存储器装置100和处理器130的电力分布。尽管描绘具有四个存储器装置100(例如，裸片)的图1B的存储器模块(例如，封装)101，但存储器模块101可具有某一其它数目个一或多个存储器装置100。存储器装置100中的一或多个可包含含有挥发性(例如，SRAM)存储器单元阵列的存储器单元阵列104。此外，存储器装置100中的一或多个可包含含有非挥发性(例如，快闪)存储器单元阵列的存储器单元阵列104。
因为处理器130(例如，存储器控制器)在主机150与存储器装置100之间，故主机150与处理器130之间的通信可涉及同处理器130与存储器装置100之间使用的通信链路不同的通信链路。举例来说，存储器模块101可以是固态驱动器(solid state drive；SSD)的嵌入式多媒体存储卡(Embedded MultiMediaCard；eMMC)。根据现有标准，与eMMC的通信可包含用于数据传送的数据链路152(例如，8位链路)、用于命令传送和装置初始化的命令链路154和提供时钟信号以用于使数据链路152和命令链路154上的传送同步的时钟链路156。处理器130可自主地处置许多活动，如断电检测、错误校正、缺陷块管理、耗损均衡和地址解析。
图2A是如可例如作为存储器单元阵列104(例如，非易失性存储器单元阵列)的一部分在参考图1A描述的类型的存储器中使用的非易失性存储器单元阵列200A的一部分的示意图。非易失性存储器单元阵列200A包含如字线2020到202N的存取线和如位线2040到204M的数据线。字线202可以多对一关系连接到图2A中未展示的全局存取线(例如，全局字线)。对于一些实施例，非易失性存储器单元阵列200A可形成于半导体上方，所述半导体例如可经过导电掺杂以具有如p型导电性的导电类型(例如)以形成p阱或具有如n型导电性的导电类型(例如)以形成n阱。
非易失性存储器单元阵列200A可以行(每行对应于字线202)和以列(每列对应于位线204)布置。每列可包含串联连接的存储器单元串，例如NAND串2060到206M中的一个。每个NAND串206可连接(例如，选择性地连接)到共用源极216且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每个NAND串206中的存储器单元208可串联连接在如选择栅极2100到210M中的一个(例如，其可以是统称为选择栅极源极的源极选择晶体管)的选择栅极210(例如，场效应晶体管)与如选择栅极2120到212M中的一个(例如，其可以是统称为选择栅极漏极的漏极选择晶体管)的选择栅极212(例如，场效应晶体管)之间。选择栅极2100到210M可共同地连接到选择线214，如源极选择线，且选择栅极2120到212M可共同地连接到选择线215，如漏极选择线。尽管描绘为传统场效应晶体管，但选择栅极210和212可利用类似于(例如，相同于)存储器单元208的结构。选择栅极210和212可表示串联连接的多个选择栅极，其中每个选择栅极串联地配置成接收相同或独立控制信号。
每一选择栅极210的源极可连接到共用源极216。每一选择栅极210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择栅极210可配置成选择性地将对应NAND串206连接到共用源极216。每一选择栅极210的控制栅极可连接到选择线214。
每个选择栅极212的漏极可连接到对应NAND串206的位线204。举例来说，选择栅极2120的漏极可连接到用于对应NAND串2060的位线2040。每一选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择栅极212可配置成将对应NAND串206选择性地连接到共用位线204。每一选择栅极212的控制栅极可连接到选择线215。
图2A中的非易失性存储器单元阵列可以是三维非易失性存储器单元阵列，例如，其中NAND串206可大体上垂直于含有共用源极216的平面和可大体上平行于含有共用源极216的平面的含有多个位线204的平面延伸。
存储器单元208的典型构造包含(例如，通过阈值电压改变)可确定存储器单元的数据状态的数据存储结构234(例如，浮动栅极、电荷陷阱等)以及控制栅极236，如图2A中所展示。数据存储结构234可包含导电和介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208可进一步具有所界定源极230和所界定漏极232。存储器单元208的控制栅极236连接到(且在一些情况下形成)字线202。
一列存储器单元208可以是选择性地连接到给定位线204的NAND串206或多个NAND串206。一行存储器单元208可以是共同地连接到给定字线202的存储器单元208。一行存储器单元208可包含但无需包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行常常可划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页常包含共同地连接到给定字线202的每个其它存储器单元208。举例来说，共同地连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可以是存储器单元208的一个物理页(例如，偶数存储器单元)，而共同地连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可以是存储器单元208(例如，奇数存储器单元)的另一物理页。尽管在图2A中未明确地描绘位线2043到2045，但从图中显而易见，存储器单元阵列200A的位线204可从位线2040到位线204M连续地编号。共同地连接到给定字线202的存储器单元208的其他分组还可界定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定字线的所有存储器单元可视为存储器单元的物理页。存储器单元(其在一些实施例中可仍是整个行)的物理页的在单个读取操作期间读取或在单个编程操作期间编程的部分(例如，存储器单元的上部页或下部页)可视为存储器单元的逻辑页。存储器单元块可包含配置成一起被擦除的那些存储器单元，如连接到字线2020到202N的所有存储器单元(例如，共享共用字线202的所有NAND串206)。举例来说，在将参考电压(例如，Vss或接地)施加到字线202以从存储器单元208去除电荷时，可将较高电压(例如，25V)施加到位线204和源极216。除非明确地区分，否则对存储器单元页的参考在本文中是指存储器单元的逻辑页的存储器单元。
图2B是如可例如作为存储器单元阵列104(例如，非易失性存储器单元阵列)的一部分在参考图1A描述的类型的存储器中使用的非易失性存储器单元阵列200B的一部分的另一示意图。图2B中的相同编号元件对应于关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。非易失性存储器单元三维NAND阵列200B可并入可包含半导体柱的竖直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区。NAND串206可各自通过选择晶体管212(例如，其可以是漏极选择晶体管，统称为选择栅极漏极)选择性地连接到位线2040到204M，且通过选择晶体管210(例如，其可以是源极选择晶体管，统称为选择栅极源极)选择性地连接到共用源极216。多个NAND串206可选择性地连接到同一位线204。NAND串206的子集可通过偏置选择线2150到215L连接到其相应位线204，以选择性地激活各自在NAND串206与位线204之间的特定选择晶体管212。可通过偏置选择线214来激活选择晶体管210。每一字线202可连接到非易失性存储器单元阵列200B中的多行存储器单元。通过特定字线202共同彼此连接的存储器单元的行可共同地称为层。
图2C是可用于参考图1A所描述的类型的存储器中的例如作为存储器单元阵列104(例如，易失性存储器单元阵列)的一部分的易失性存储器单元阵列200C的一部分的示意框图。易失性存储器单元阵列200C包含如字线2030到203N的存取线以及如数据线2050到205M和数据条线2070到207M的数对互补数据线。字线203可以多对一关系连接到图2C中未展示的全局存取线(例如，全局字线)。对于一些实施例，易失性存储器单元阵列200C可形成于半导体上方，所述半导体例如可经过导电掺杂以具有如p型导电性的导电类型(例如)以形成p阱或具有如n型导电性的导电类型(例如)以形成n阱。
易失性存储器单元阵列200C可能以行(每行对应于字线203)和列(每一列对应于一对互补数据线205和207)布置。存储器单元209可表示用于存储数据的SRAM存储器单元。
图2D是可用于参考图2C所描述的类型的易失性存储器单元阵列中的SRAM存储器单元209D的示意框图。虽然多种SRAM存储器单元设计是已知的，但许多简化为共同地形成锁存器的一对交叉耦合的反相器2110和2111，所述锁存器具有通过场效应晶体管(field-effect transistor；FET)2130选择性地连接到数据线205的一个数据节点229和通过场效应晶体管(FET)2131选择性地连接到数据条线207的另一数据节点(例如，数据条节点)231。数据节点229和231可大体具有互补逻辑电平。
FET 2130和2131各自可具有连接到字线203的其控制栅极。读取且编程存储器单元209D可通过将适当电压信号施加到字线203、数据线205和数据条线207来执行。举例来说，通过将电压信号施加到字线203足以激活FET 213，存储器单元209D的数据值和其补充可分别通过感测数据线205和数据条线207上产生的电压电平来确定。类似地，通过将电压信号施加到字线203足以激活FET 213，可通过将互补电压信号施加到数据线205和数据条线207来将数据值编程(例如，写入)到存储器单元209D，例如，通过数据线205上的逻辑高电平和数据条线207上的逻辑低电平来编程一个数据值，例如数据节点229的逻辑高电平，且通过数据线205上的逻辑低电平和数据条线207上的逻辑高电平来编程不同数据值，例如数据节点229的逻辑低电平。
图2E是可用于参考图2C所描述的类型的易失性存储器单元阵列中的SRAM存储器单元209E的另一示意图。存储器单元209E可包含具有连接到字线203(WL)的控制栅极和连接到数据线205(IO)的第一源极/漏极的n型FET(nFET)2130以及具有连接到字线203的控制栅极和连接到数据条线207(IO#)的第一源极/漏极的nFET 2131。举例来说，nFET 2130和2131可具有分别连接到如参考电压节点的电压节点2470和2471的其主体，所述参考电压节点配置成接收参考电压，如Vss、接地或0V。电压节点2470和2471可各自连接以接收相同参考电压。
存储器单元209E可进一步包含在电压节点249与电压节点2472之间串联连接的p型FET(pFET)223和nFET 227。电压节点249可配置成接收如Vcc的供应电压或大于电压节点2472的电压电平的其它电压。举例来说，电压节点2472可配置成接收参考电压，如Vss、接地或0V。电压节点2472可连接以接收与电压节点2470和2471相同的参考电压。pFET 223可具有连接到电压节点249的其主体。nFET 227可具有连接到电压节点2472的其主体。pFET 223和nFET 227的控制栅极可连接到nFET 2131的第二源极/漏极。pFET 223和nFET 227可共同地形成图2D的反相器2110。
存储器单元209E可进一步包含在电压节点249与电压节点2472之间串联连接的pFET 221和nFET 225。pFET 221可具有连接到电压节点249的其主体。nFET 225可具有连接到电压节点2472的其主体。pFET 221和nFET 225的控制栅极可连接到nFET 2130的第二源极/漏极。pFET 221和nFET 225可共同地形成图2D的反相器2111。数据节点229可连接在pFET 223与nFET 227之间，连接到pFET 221和nFET 225的控制栅极，且连接到nFET 2130的第二源极/漏极。数据节点231可连接在pFET 221与nFET 225之间，连接到pFET 223和nFET227的控制栅极，且连接到nFET 2131的第二源极/漏极。
存储器单元209E可进一步包含具有连接到nFET 2131的第二源极/漏极的第一源极/漏极和连接到控制信号节点235(Q_OUT_BUF)的控制栅极的nFET 233，以及具有连接到nFET 2130的第二源极/漏极的第一源极/漏极和连接到控制信号节点237(Q_OUT_N)的控制栅极的nFET 239。nFET 233和239的主体可连接到电压节点2472。
存储器单元209E可进一步包含具有连接到nFET 233的第二源极/漏极的第一源极/漏极、连接到电压节点2473的第二源极/漏极和连接到控制信号节点2430(SENSE)的控制栅极的nFET 2410，以及具有连接到nFET 239的第二源极/漏极的第一源极/漏极、连接到电压节点2473的第二源极/漏极和连接到控制信号节点2431(SENSE)的控制栅极的nFET 2411。控制信号节点2430和2431可配置成例如从感测差分存储装置接收例如指示写入数据到存储器单元209E的需要的相同控制信号。nFET 2430和2431的主体可连接到电压节点2473。电压节点2473可配置成接收参考电压，如Vss、接地或0V。电压节点2473可连接以接收与电压节点2470、2471和2472相同的参考电压。虽然nFET 2410和2411描绘为两个分隔晶体管，但其可由单个nFET替换，所述单个nFET具有连接到nFET 233的第二源极/漏极且连接到nFET 239的第二源极/漏极的第一源极/漏极且具有连接到电压节点2473的第二源极/漏极。
控制信号节点235和237可能配置成接收指示存储到存储器单元209E的数据状态的互补控制信号。举例来说，如果控制信号节点2430和2431接收具有逻辑高电平的控制信号，那么激活nFET 2410和2411，控制信号节点237接收具有逻辑低电平的控制信号，且控制信号节点235接收具有逻辑高电平的控制信号，对应于数据节点229(Q)上的逻辑高电平和数据条节点231(Q#)的逻辑低电平的数据状态可存储到存储器单元209E。相反地，如果控制信号节点2430和2431接收具有逻辑高电平的控制信号，那么激活nFET 2410和2411，控制信号节点237接收具有逻辑高电平的控制信号，且控制信号节点235接收具有逻辑低电平的控制信号，对应于数据节点229(Q)上的逻辑低电平和数据条节点231(Q#)的逻辑高电平的数据状态可存储到存储器单元209E。
图3A是根据一实施例的差分存储装置300的示意图。差分存储装置可包含并联连接的第一非易失性存储器单元301和第二非易失性存储器单元303。非易失性存储器单元301/303中的每一个可具有参考图2A的存储器单元208描述的类型的结构，例如，每一非易失性存储器单元301/303可包含具有可通过阈值电压的改变确定所述存储器单元的数据状态的数据存储结构的场效应晶体管(例如，n型场效应晶体管或nFET)。非易失性存储器单元301的栅极(例如，控制栅极)可连接到非易失性存储器单元303的栅极(例如，控制栅极)。非易失性存储器单元301可串联连接在节点307与如参考电压节点的电压节点317之间，所述参考电压节点配置成接收参考电压，例如Vss、接地或0V。非易失性存储器单元303可串联连接在节点309与电压节点317之间。举例来说，非易失性存储器单元301可具有连接到电压节点317的第一源极/漏极和连接到节点307的第二源极/漏极，而非易失性存储器单元303可具有连接到电压节点317的第一源极/漏极和连接到节点309的第二源极/漏极。差分存储装置300可有助于存储响应于流过一对栅极连接非易失性存储器单元的非易失性存储器单元301/303中的每一个的电流的差值而确定的数据数字(例如，位)。
差分存储装置300可进一步包含具有连接到节点307的第一源极/漏极和连接到节点327的第二源极/漏极的隔离栅极(例如，nFET)311和具有连接到节点309的第一源极/漏极和连接到节点329的第二源极/漏极的隔离栅极(例如，nFET)313。nFET 311的栅极(例如，控制栅极)可连接到nFET 313的栅极(例如，控制栅极)。差分存储装置300可进一步包含具有连接到节点327的第一源极/漏极和连接到节点337的第二源极/漏极的p型场效应晶体管(p-type field-effect transistor；pFET)333和具有连接到节点329的第一源极/漏极和连接到节点337的第二源极/漏极的pFET 335。在pFET 335的栅极(例如，控制栅极)可连接到节点327时，pFET 333的栅极(例如，控制栅极)可连接到节点329。
差分存储装置300可进一步包含具有连接到节点337的第一源极/漏极和连接到电压节点349的第二源极/漏极的pFET 341。电压节点349可配置成接收如Vcc的供应电压或大于电压节点317的电压电平的其它电压。供应电压可以是用于存取存储器单元阵列的电压(例如，电压中的一个)。pFET 341的栅极(例如，控制栅极)可连接到控制信号节点339。
差分存储装置300可进一步包含第一输出缓冲器，如反相器331。反相器331具有连接到节点327的输入端和连接到第一缓冲器输出节点345的输出端。差分存储装置300可进一步包含第二输出缓冲器，如反相器332。反相器332具有连接到第一缓冲器输出节点345的输入端和连接到第二缓冲器输出节点346的输出端。
差分存储装置300可进一步包含多路复用器315和多路复用器343。多路复用器315可连接成接收多个电压信号，如从电压信号节点319和321接收的电压信号。电压信号节点319可配置成接收第一电压，如读取电压，且电压信号节点321可配置成接收第二电压，如编程电压。多路复用器315的输出端可连接到非易失性存储器单元301和303的栅极。多路复用器343可配置成接收电压信号，如来自电压信号节点347的电压信号。电压信号节点347可配置成接收电压，例如漏极电压，所述漏极电压配置成启用如下文所描述的非易失性存储器单元301或303中的一个的编程。
差分存储装置300可进一步包含逻辑305以用于存取差分存储装置300。逻辑305可响应于多个控制信号，如从控制信号节点323和325接收的控制信号。控制信号节点323可配置成接收指示存储器单元的数据值(例如，数据数字)的一或多个控制信号。存储器单元的数据值可表示MLC存储器单元的数据的一个页(例如，一个数字)。举例来说，在将数据的上部页编程到配置成存储数据的两个页的存储器单元期间，(例如，在高速缓存寄存器或其它临时存储器位置中)可存储数据的下部页的数据值。控制信号节点323可配置成接收指示数据的下部页的数据值的控制信号，且可进一步配置成接收作为指示数据的下部页的数据值的控制信号的补充的控制信号。控制信号节点325可配置成接收指示是否指示电力故障的一或多个控制信号。举例来说，控制信号节点325可配置成接收指示是否指示电力故障的控制信号，且可进一步配置成接收作为指示是否指示电力故障的控制信号的补充的控制信号。逻辑305可进一步响应于一或多个其它控制信号。
多路复用器315可响应于来自逻辑305的一或多个控制信号以选择其输入电压信号中的一个从而施加到非易失性存储器单元301和303的栅极。多路复用器343可分别响应于来自逻辑305的一或多个控制信号以将其所接收电压施加到节点307和309中的所选一个以应用于非易失性存储器单元301的第二源极/漏极或非易失性存储器单元303的第二源极/漏极。逻辑305可进一步配置成将控制信号提供到nFET 311和313的栅极以如在对差分存储装置300的读取操作期间选择性地激活nFET 311和313或如在对非易失性存储器单元301或303中的一个的编程操作期间去激活nFET 311和313。
在差分存储装置300中，可看出，如果非易失性存储器单元301未编程(例如，具有初始值下的阈值电压)且非易失性存储器单元303经过编程(例如，具有大于初始值的阈值电压)，那么未编程的非易失性存储器单元301可响应于施加到其栅极的电压电平而激活，而编程过的非易失性存储器单元303可响应于相同电压电平而保持去激活。通过激活nFET311和313且激活pFET 341，电流可流过非易失性存储器单元301，而非易失性存储器单元303可抑制此类电流。因此，节点327将具有逻辑低电平，由此激活pFET335。这会将节点329带到逻辑高电平，由此去激活pFET 333且将节点327维持在逻辑低电平。因此，第一缓冲器输出节点345可具有逻辑高电平且第二缓冲器输出节点346可具有逻辑低电平。
相反地，如果非易失性存储器单元301经过编程且非易失性存储器单元303未编程，那么激活nFET 311和313以及激活pFET 341可使电流流过非易失性存储器单元303，而非易失性存储器单元301可抑制此类电流。因此，节点329将具有逻辑低电平，由此激活pFET333。这会将节点327带到逻辑高电平，由此去激活pFET 333且将节点327维持在逻辑高电平。因此，第一缓冲器输出节点345可具有逻辑低电平且第二缓冲器输出节点346可具有逻辑高电平。
为了编程差分存储装置300，nFET 311和313可去激活以隔离非易失性存储器单元301和303与pFET 333和335。电压信号节点321的电压电平可施加到非易失性存储器单元301和303两者的栅极，而电压信号节点347的电压电平可施加到选定用于编程的非易失性存储器单元301或303的第二源极/漏极。作为一个实例，电压信号节点321的电压电平可以是约15V，而电压信号节点347的电压电平可以是约5V。以这种方式，非易失性存储器单元301和303将皆激活，非易失性存储器单元301或303在其第二源极/漏极处(例如，分别在节点307或309处)接收电压信号节点321的电压电平将是将电流传导到电压节点317，且电荷载流子(例如，电子)可穿隧或者注入到所述非易失性存储器单元的数据存储节点中。剩余非易失性存储器单元301或303将具有连接到电压节点317的其第二源极/漏极，且可不经历其数据存储节点中的电子增加，使得其将保持在其初始(例如，擦除)状态中。然而，即使这一非易失性存储器单元经历一些穿隧效应，但将预期其小于选定用于编程的非易失性存储器单元。由于差分存储装置的差分性质，阈值电压的这一差值可仍用来区分所存储数据值。未选定用于编程且经历其数据存储结构中的电荷的此类偶然累积的非易失性存储器单元301或303将仍视为未编程的存储器单元。
非易失性存储器单元301和303可任选地形成于隔离阱结构302中，例如，与差分存储装置300的剩余晶体管的主体隔离的半导体结构。以这种方式，非易失性存储器单元301和303的主体可偏置在擦除电压(例如20V)下，而非易失性存储器单元301和303的控制栅极偏置在较低电压(例如Vss)下，所述较低电压预期用以从非易失性存储器单元301和303的数据存储结构去除电荷。这可有助于非易失性存储器单元301和303的擦除，而减少对差分存储装置300的剩余组件的不利效应。
尽管将差分存储装置300的非易失性存储器单元301和303描绘为相异装置，但实施例可利用类似于(例如，相同于)图2A中所展示的NAND串的结构。图3B是根据一实施例的可用作差分存储装置300的非易失性存储器单元301或303的替代结构的示意图。如图3B中所展示，非易失性存储器单元301或303可表示为NAND串206。此外，尽管图3B中描绘为具有两个串联存储器单元208的NAND串206，但可将NAND串206修改为仅包含在选择栅极210与212之间的一个存储器单元208，或其可包含额外的串联存储器单元208。对于使用具有超过一个存储器单元208的NAND串206的实施例，多路复用器315的输出可应用于字线202中的仅一个，或其可应用于字线202中的超过一个和可能全部以使得多个串联存储器单元208可充当单个非易失性存储器单元301或303。
通过并入隔离栅极(例如，nFET)351和353，NAND串206可与差分存储装置300的剩余电路系统隔离。因此，可使用关于图2A论述的相同机构来擦除非易失性存储器单元301或303。每当期望存取非易失性存储器单元301或303时，可因此修改逻辑305以激活nFET 351和353。
图4是根据另一实施例的差分存储装置400的示意图。差分存储装置400可在添加隔离栅极(例如，nFET)461和463以及pFET 465和467方面不同于差分存储装置300。nFET461串联连接在非易失性存储器单元301与电压节点317之间，而nFET 463串联连接在非易失性存储器单元303与电压节点317之间。nFET 461和463具有连接在一起的其栅极(例如，控制栅极)，且响应于来自逻辑305的控制信号。pFET 465具有连接到节点307的第一源极/漏极和连接到电压信号节点469的第二源极/漏极。pFET 467具有连接到节点309的第一源极/漏极和连接到电压信号节点469的第二源极/漏极。pFET 465和467具有连接在一起的其栅极(例如，控制栅极)，且响应于来自逻辑305的控制信号。电压信号节点469可配置成接收擦除电压。举例来说，擦除电压可以是高于电压信号节点319的电压电平的某一电压电平，当分别将这两个电压电平施加到节点307/309和非易失性存储器单元301/303的栅极，且nFET 461和463去激活(例如，以浮动每一非易失性存储器单元301/303的剩余源极/漏极)时，从非易失性存储器单元301/303的沟道到非易失性存储器单元301/303的栅极的电压降足以从非易失性存储器单元301/303的数据存储结构去除电荷。
替代地，擦除电压可施加(例如，选择性地施加)到电压信号节点347，使得多路复用器343可用以将擦除电压选择性地施加到单个节点307或309以仅擦除先前已编程的非易失性存储器单元303或303。这对减少过度擦除存储器单元的任何问题皆可能有用。应注意，在对差分存储装置400的擦除操作期间，nFET 311和313也可去激活。此外，多路复用器315可配置成具有连接到电压节点317的第三输入端，使得参考电压(例如，Vss、接地或0V)可施加到非易失性存储器单元301和303的栅极，这可有助于相对于使用电压信号节点319的电压电平来减少擦除电压的电压电平。
各种实施例可配置成仅当先前页数据的数据值具有特定逻辑电平时启动非易失性存储器单元301或303中的一个的编程。图5是根据另一实施例的差分存储装置500的示意图。差分存储装置500在用开关343′替换多路复用器343以使得节点307和309中的仅一个选择性地连接到电压信号节点347方面可不同于差分存储装置300。此外，pFET 333′和335′可具有不同W/L比或者配置成具有特定栅极电压下的不同导电性。对于图5的实例，pFET 335′的W/L比可大于pFET 333′的W/L比，使得特定栅极电压下的其导电性小于pFET 333′的导电性。以这种方式，节点327的默认逻辑电平在非易失性存储器单元301和303两者未编程的情况下可以是逻辑低电平，且在非易失性存储器单元301经过编程的情况下可以是逻辑高电平。非易失性存储器单元301在这个实例中的编程和擦除可如参考图3A、3B和4所论述来执行，具有如参考图3B或4所论述的结构中的任何显见修改。
图6A到6D共同地描绘参考图3A描述的类型的差分存储装置的具体实施方案的示意图。如图6A所描绘，nFET 311和313可以是足以保护pFET 333和335免受在非易失性存储器单元301和303的编程和/或擦除期间利用的电压影响的高电压nFET。反相器331可包含在节点337与电压节点317之间串联连接的pFET 671和nFET 673。反相器332可包含在节点337与电压节点317′之间串联连接的pFET 711和nFET 713。电压节点317′可与电压节点317相同或者配置成接收相同电压电平。第一缓冲器输出节点345可提供表示存储于差分存储装置中的数据状态的逻辑电平的控制信号Q_OUT_BUF，而第二缓冲器输出节点346可提供表示存储于差分存储装置中的数据状态的逻辑电平的补充的控制信号Q_OUT_N。
作为将非易失性存储器单元301和303连接到电压节点317的替代方案，如在图3A中，非易失性存储器单元301可具有连接到电压节点704的第一源极/漏极和连接到节点307的第二源极/漏极，而非易失性存储器单元303可具有连接到电压节点704的第一源极/漏极和连接到节点309的第二源极/漏极。电压节点704可配置成接收电压V_SRC，其可以是与由电压节点317接收的相同的电压。举例来说，电压节点317和704的间隔对非易失性存储器单元301和303来说可用于改进抗干扰性。非易失性存储器单元301和303的主体可连接到配置成接收电压V_ATUB的电压节点702，所述电压节点702可表示图3A的隔离阱结构302。电压V_ATUB可以是与在编程或读取差分存储装置期间由电压节点317接收的相同的电压，且可以是在对非易失性存储器单元301和303的擦除操作期间的擦除电压，例如20V。
多路复用器315可包含在电压节点319与321之间串联连接的pFET(例如，高电压pFET)683和685。pFET 683的栅极可连接到控制信号节点687以从图3A的逻辑305接收控制信号DIS_VREF，且pFET 685的栅极可连接到控制信号节点689以从图3A的逻辑305接收控制信号DIS_VPP。电压节点319可以是分压器的输出端，所述分压器包含在电压节点349(例如，通过pFET 341选择性地连接)与电压节点317之间串联连接的nFET 691、693和695。nFET695可以是非易失性存储器单元695以允许调整电压节点319的电压电平。举例来说，电压节点319的电压电平可调整到足以激活未编程的非易失性存储器单元301或303且不足以激活编程过的非易失性存储器单元301或303的电平。
多路复用器343可包含各自串联连接在电压信号节点347与其相应节点307或309之间的pFET(例如，高电压pFET)675和677。pFET 675的栅极可连接到控制信号节点679以从图3A的逻辑305接收控制信号PROG_A_N，且pFET 677的栅极可连接到控制信号节点681以从图3A的逻辑305接收控制信号PROG_B_N。取决于所要电压，多路复用器343的pFET 675和677可替代地是nFET，例如高电压nFET。
如图6A所描绘，图6A到6D的差分存储装置可进一步包含nFET 697和701以及pFET699和703。nFET 697和701各自在电压节点349与电压节点317之间与pFET 699和703串联连接，且彼此并联连接。nFET 697和pFET 699的控制栅极各自连接到控制信号节点705以接收控制信号PROG_A，且nFET 701和pFET 703的控制栅极各自连接到控制信号节点707以接收控制信号PROG_B。nFET 697和701以及pFET 699和703可形成图3A的逻辑305的部分。
图6B描绘差分存储装置的电平移位器，所述电平移位器可以是图3A的逻辑305的一部分，且可配置成产生具有电压节点777的电压电平的输出控制信号，例如，配置成接收电压VCC_VDRAIN。VCC_VDRAIN可经过选择以具有当施加到如先前描述的其漏极时足以编程非易失性存储器单元301或303的电压电平。图6B的电平移位器可以是图3A的逻辑305的一部分。
如图6B所描绘，pFET 751、nFET 753和nFET 755串联连接在电压节点349″与电压节点317″之间。电压节点349″可与图6A的电压节点349相同或者配置成接收相同电压电平。电压节点317″可与图6A的电压节点317相同或者配置成接收相同电压电平。pFET 751的栅极连接到控制信号节点749以接收控制信号PC_N，nFET 753的栅极连接到对应SRAM存储器单元的数据条节点231以接收控制信号Q#，且nFET 755的栅极连接到控制信号节点747以接收控制信号PFAIL。
控制信号PC_N可通常具有逻辑高电平以使得pFET 751去激活，但在通电以激活pFET 751从而对图6B的电平移位器预充电(例如，重设)之后可转变到逻辑低电平。控制信号PFAIL可具有指示是否指示断电的逻辑电平。举例来说，这些控制信号皆可从图1A的控制逻辑116接收到。
控制信号PFAIL例如可以是控制逻辑116的电压电平检测电路的输出信号，所述电压电平检测电路通常当供应电压(如Vcc)降到低于某一最小阈值时用于进行检测。作为一个实例，供应电压Vcc可具有要求3.3V标称值的规范，其中所要(例如，可接受的)范围是2.7V到3.6V。如果Vcc的电压电平降到低于某一阈值(例如，某一最小阈值)，如对这个实例来说2.5V，那么电压检测电路可配置成产生具有逻辑高电平的控制信号PFAIL。此类电压检测电路在所属领域中是众所周知的，且在本文中将不描述为其不是本公开的主题。对阈值的调整可保证允许根据一实施例的差分存储装置的操作而无需连接到辅助能量存储装置。继续前述实例，如果在供应电压下降到不可用电平之前，2.5V的临限值将不提供充分时间来编程差分存储装置的非易失性存储器单元，那么阈值可能增大，且可增大在阈值电压的期望范围内(例如，在这个实例中在2.7V到3.6V的范围内)的一些电平。虽然这可响应于功率突降而引起差分存储装置的不必要编程，但如果供应电压回到其标称值，那么可擦除差分存储装置的非易失性存储器单元。
图6B的电平移位器可进一步包含具有连接到在pFET 751与nFET 753之间的源极/漏极的第一源极/漏极的nFET(例如，高电压nFET)757。图6B的电平移位器可进一步包含在电压节点777与电压节点317″之间串联连接的nFET(例如，高电压nFET)763和pFET(例如，高电压pFET)761。nFET 763和pFET 761具有其栅极，所述栅极连接到nFET 757的第二源极/漏极，且连接到具有连接到电压节点777的第二源极/漏极的pFET(例如，高电压pFET)759的源极/漏极。
图6B的电平移位器可进一步包含在电压节点777与电压节点317″之间串联连接的nFET(例如，高电压nFET)767和pFET(例如，高电压pFET)765。nFET 763和pFET 761具有其栅极，所述栅极连接到节点769且连接到pFET 759的栅极。节点769连接到控制信号节点705以提供控制信号PROG_A，且节点771连接到控制信号节点681以提供控制信号PROG_A_N，例如，控制信号PROG_A的补充。
图6C描绘差分存储装置的另一电平移位器，所述电平移位器可以是图3A的逻辑305的一部分，且可配置成产生具有电压电平VCC_VDRAIN的输出控制信号。将图6C的结构描绘为与图6B的结构相同，且将由此仅关于输入与输出之间的差异。图6C的电平移位器配置成从数据节点229接收控制信号Q而非从数据条节点231接收控制信号Q#(例如，表示SRAM存储器单元的数据值的补充)。此外，图6C的电平移位器分别提供控制信号节点707和679处的控制信号PROG_B和PROG_B_N而非分别提供控制信号节点705和681处的控制信号PROG_A和PROG_A_N。控制信号PROG_B大体是控制信号PROG_A的补充，且控制信号PROG_B_N大体是控制信号PROG_B的补充。图6C的电平移位器可以是图3A的逻辑305的一部分。
图6D描绘差分存储装置的另一电平移位器，所述电平移位器可以是图3A的逻辑305的一部分，且可配置成产生具有电压电平VCC_VPP的输出控制信号。将图6D的结构描绘为与图6B的结构相同，且将由此仅关于输入与输出之间的差异。图6D的电平移位器配置成接收电压节点783的电压电平(例如，在nFET 753的栅极处)而非从数据条节点231接收控制信号Q#(例如，表示SRAM存储器单元的数据值的补充)。电压节点783可配置成接收与图6A的电压节点349相同的电压电平。此外，图6D的电平移位器分别提供控制信号节点687和689处的控制信号DIS_VREF和DIS_VPP而非分别提供控制信号节点705和681处的控制信号PROG_A和PROG_A_N。控制信号DIS_VPP大体是控制信号DIS_VREF的补充。图6D的电平移位器可以是图3A的逻辑305的一部分。
表1可说明图6A到6D的各种控制信号在正常操作期间和当检测到断电时的代表性值。在表1中，“0”表示逻辑低电平，“1”表示逻辑高电平，且“X”表示“不管”逻辑电平的值。应注意，读取/写入操作可指代例如在存储器通电(如果存储器指示经历了断电)后读取差分存储装置以及将其数据值写入到其对应SRAM存储器单元的操作。
表1
正常操作 检测到断电 读取/写入操作
PC_N 1(切换1-0-1) 1 1(切换1-0-1)
PFAIL 0 1 0
Q 1/0 1/0 X
Q# 0/1 0/1 X
PROG_A 0 0/1 0
PROG_A_N 1 1/0 1
PROG_B 0 1/0 0
PROG_B_N 1 0/1 1
DIS_VREF 0 1 0
DIS_VPP 1 0 1
SENSE 0 0 1
SENSE_N 1 1 0
参考图6A到6D，响应于控制信号PFAIL从逻辑低电平转变到逻辑高电平，图6B到6D的电平移位器将产生(例如，自动产生)表示指示对应SRAM存储器单元的数据值的控制信号Q和Q#的值的控制信号PROG_A、PROG_A_N、PROG_B、PROG_B_N、DIS_VREF和DIS_VPP的值。因此，nFET 311和313将响应于将其栅极连接到电压节点317而去激活，电压VCC_VDRAIN将施加到节点307或309中的所选一个，且电压VCC_VPP将施加到非易失性存储器单元301和303的栅极。非易失性存储器单元301或303接收其第二源极/漏极处的电压VCC_VDRAIN，而其第一源极/漏极连接到电压节点317且其栅极经过连接以接收预期将在其数据存储结构上累积电荷的电压VCC_VPP，由此增大其阈值电压。
图7是根据一实施例的操作含有差分存储装置的设备(例如，存储器)的方法的流程图。在702处，获得指示存储于特定存储器单元中的数据值的信息。举例来说，信息可指示与差分存储装置连接的SRAM存储器单元的数据值，所述SRAM存储器单元具有例如具有连接到数据节点229的输入端和连接到参考图2D到2E描述的类型的SRAM存储器单元的数据条节点231的输入端。
在704处，确定是否指示断电。断电可例如通过从一个逻辑电平转变到不同逻辑电平的控制信号来指示。如果在704处不指示断电，那么过程可回到702。如果在704处指示断电，那么过程可进行到706。
在706处，根据一实施例的差分存储装置的一对栅极连接非易失性存储器单元的一个存储器单元可响应于指示存储于特定存储器单元中的数据值的信息而编程(例如，选择性地编程)。可存在用于存储器单元阵列的每一存储器单元(例如，易失性存储器单元阵列的每一存储器单元)的相应差分存储装置。如此，易失性存储器单元阵列的数据值可在断电的情况下存储到其相应差分存储装置的所述对栅极连接非易失性存储器单元。如对于一些实施例所提及，将存储器单元的数据值存储到一对栅极连接非易失性存储器单元未必需要所述对栅极连接非易失性存储器单元的存储器单元的编程，例如，其中一个数据值通过存储器单元中的一个的编程指示，且另一数据值通过存储器单元中的任一个的缺乏编程指示。
如前所述，相较于典型存储器单元阵列的编程，编程时间可能缩短，使得可有可能获得差分存储装置的栅极连接非易失性存储器单元的充分编程而不需要如通常用于从断电事件中恢复的额外的滞留电容或其它辅助能量存储装置。因此，对于一些实施例，差分存储装置的电压节点可不含对辅助能量存储装置的连接。
图8是根据另一实施例的操作含有差分存储装置的设备(例如，存储器)的方法的流程图。以如参考图7描述的方式存储到差分存储装置的存储器单元的数据值可在设备(例如，含有存储器单元阵列和差分存储阵列的设备)通电之后编程回到其对应存储器单元。
在812处，使设备通电。如含有存储器单元阵列的集成电路装置的典型情况，设备可确定在掉电之前是否指示断电。如果在814处不指示断电，那么过程可在820处结束，例如，设备可继续其正常通电顺序。如果在814处指示断电，那么过程可进行到816。
在816处，获得指示差分存储装置的数据值的信息。举例来说，在如参考图6A到6D描述的类型的差分存储装置中，这可包含将具有逻辑低电平的控制信号SENSE_N施加到pFET 341的控制栅极。因此，在输出节点345和346处产生的逻辑电平(例如，Q_OUT_BUF和Q_OUT_N)分别可指示差分存储装置的数据值。
在818处，响应于指示差分存储装置的数据值的信息而编程对应存储器单元。继续实例，且对于如参考图2E描述的类型的SRAM存储器单元，在图6A的差分存储装置的输出节点345和346处产生的逻辑电平可分别施加到控制信号节点235和237。此外，具有逻辑高电平的控制信号SENSE可施加到控制信号节点243。因此，存储器单元209E可存储(例如，锁存)其锁存器(例如，FET 221、223、225和227)中的对应数据值。
对于一些实施例，指示断电可用于产生(例如，自动产生)控制信号SENSE。图9是根据另一实施例的操作含有差分存储装置的设备(例如，存储器)的方法的流程图。
在932处，特定数据值存储于特定存储器单元中。举例来说，对应于数据节点(例如，如参考图2D到2E描述的类型的易失性存储器单元的数据节点229)的逻辑低电平的数据值可存储于特定存储器单元中(例如，‘0’)。在934处，获得指示存储于特定存储器单元中的数据值的信息。举例来说，信息可指示与差分存储装置连接的SRAM存储器单元的数据值，所述SRAM存储器单元例如具有连接到数据节点229的输入端和连接到参考图2D到2E描述的类型的SRAM存储器单元的数据条节点231的输入端。
在936处，确定是否指示断电。断电可例如通过从一个逻辑电平转变到不同逻辑电平的控制信号来指示。如果在936处不指示断电，那么过程可进行到938。如果在936处指示断电，那么过程可进行到942。在942处，根据一实施例的差分存储装置的一对栅极连接非易失性存储器单元的一个存储器单元可响应于指示存储于特定存储器单元中的数据值的信息而编程(例如，选择性地编程)。过程可随后在944处结束。
如果在936处不指示断电，那么确定在938处是否请求受控断电。如果在938处不请求受控断电，那么过程可回到934。如果在938处请求受控断电，那么在940处不同数据值可存储于特定存储器单元中(例如，对应于逻辑高电平或‘1’的数据值)，且断电可如常进行且接着在944处结束。
如果差分存储装置属于如参考图5描述的类型，例如，在所述对栅极连接存储器单元的存储器单元不编程的情况下具有默认数据值且在所述对栅极连接存储器单元的一个存储器单元进行编程的情况下具有不同数据值，那么差分存储装置的输出端可用于产生控制信号SENSE以使得易失性存储器单元阵列被编程有如参考图8所描述的其相应差分存储装置的数据值。举例来说，如果特定数据值是逻辑低电平(例如，‘0’)，那么图5的存储器单元301可在指示断电的情况下响应于具有逻辑低电平的控制信号Q、具有逻辑高电平的控制信号Q#和具有逻辑高电平的控制信号PFAIL而编程。在通电后，特定差分存储装置可产生分别具有逻辑低电平和逻辑高电平的控制信号Q_OUT_BUF和Q_OUT_N，且这些控制信号可用以指示控制信号SENSE是否应具有逻辑高电平或逻辑低电平。举例来说，控制信号节点243可配置成接收控制信号Q_OUT_N，或配置成接收控制信号Q_OUT_BUF的补充，例如，反相的逻辑电平。
用于指示断电且产生控制信号SENSE以用于恢复易失性存储器单元阵列和其对应的SRAM存储器单元的差分存储装置可利用与待恢复的易失性存储器单元阵列和待恢复的其对应差分存储装置(例如，配置成连接到易失性存储器单元阵列的数据节点的差分存储装置)的SENSE_N和SENSE控制信号单独地控制的SENSE_N和SENSE控制信号。举例来说，这可有助于改变在指示断电事件中使用的SRAM存储器单元的数据值而无需将数据值写入到剩余SRAM存储器单元中的任一个。此外，在产生用于剩余SRAM存储器单元的SENSE信号之后，可擦除在指示断电事件中使用的差分存储装置。
结论
尽管本文中已说明且描述具体实施例，但所属领域的一般技术人员将了解，预计实现相同目的的任何布置可取代所展示的具体实施例。所属领域的一般技术人员将清楚实施例的许多调适。因此，本申请意图涵盖实施例的任何调适或变型。

Claims (32)

1.一种操作设备的方法，其包括：
获得指示存储于所述设备的易失性存储器单元阵列的存储器单元中的数据值的信息；
确定是否指示所述设备断电；以及
如果指示所述设备断电，那么当一对栅极连接非易失性存储器单元的一个存储器单元经由所述一个存储器单元的第一源极/漏极而连接到第一电压节点且经由所述一个存储器单元的第二源极/漏极而连接到第二电压节点，且当所述一对栅极连接非易失性存储器单元的另一个存储器单元经由所述另一个存储器单元的第一源极/漏极而连接到所述第一电压节点且经由所述另一个存储器单元的第二源极/漏极而连接到无电压节点时，响应于指示存储于所述存储器单元中的所述数据值的所述信息而选择性地编程所述设备的所述一对栅极连接非易失性存储器单元的所述一个存储器单元；
其中所述一对栅极连接非易失性存储器单元的所述一个存储器单元的阈值电压与所述一对栅极连接非易失性存储器单元的另一存储器单元的阈值电压的所得组合是表示指示存储于所述存储器单元中的所述数据值的所述信息。
2.根据权利要求1所述的方法，其中响应于指示存储于所述存储器单元中的所述数据值的所述信息而选择性地编程所述一对栅极连接非易失性存储器单元的所述一个存储器单元包括：
将第一电压电平施加到所述一对栅极连接非易失性存储器单元的所述一个存储器单元的第一源极/漏极且施加到所述一对栅极连接非易失性存储器单元的所述另一存储器单元的第一源极/漏极；
将高于所述第一电压电平的第二电压电平施加到所述一对栅极连接非易失性存储器单元的所述一个存储器单元的栅极且施加到所述一对栅极连接非易失性存储器单元的所述另一存储器单元的栅极；
将高于所述第一电压电平且低于所述第二电压电平的第三电压电平施加到所述一对栅极连接非易失性存储器单元的所述一个存储器单元的第二源极/漏极；以及
将所述第一电压电平施加到所述一对栅极连接非易失性存储器单元的所述另一存储器单元的第二源极/漏极。
3.根据权利要求2所述的方法，其中选择所述第一电压电平、所述第二电压电平以及所述第三电压电平的组合以使得电荷在所述一个存储器单元的编程期间累积在所述一个存储器单元的数据存储结构中。
4.根据权利要求3所述的方法，其中进一步选择所述第一电压电平、所述第二电压电平以及所述第三电压电平的所述组合以抑制电荷在所述一个存储器单元的编程期间累积在所述另一存储器单元的数据存储结构中。
5.根据权利要求1所述的方法，其中响应于指示存储于所述存储器单元中的所述数据值的所述信息而选择性地编程所述一对栅极连接非易失性存储器单元的所述一个存储器单元包括：如果指示存储于所述存储器单元中的所述数据值的所述信息具有第一逻辑电平，那么编程所述一对栅极连接非易失性存储器单元的所述一个存储器单元；以及如果指示存储于所述存储器单元中的所述数据值的所述信息具有不同于所述第一逻辑电平的第二逻辑电平，那么抑制所述一对栅极连接非易失性存储器单元的所述一个存储器单元的编程。
6.根据权利要求5所述的方法，其进一步包括如果指示存储于所述存储器单元中的所述数据值的所述信息具有所述第二逻辑电平，那么编程所述一对栅极连接非易失性存储器单元的所述另一存储器单元。
7.根据权利要求1所述的方法，其中响应于指示存储于所述存储器单元中的所述数据值的所述信息而选择性地编程所述一对栅极连接非易失性存储器单元的所述一个存储器单元包括：如果指示存储于所述存储器单元中的所述数据值的所述信息具有逻辑低电平，那么编程所述一对栅极连接非易失性存储器单元的所述一个存储器单元；以及如果指示存储于所述存储器单元中的所述数据值的所述信息具有逻辑高电平，那么编程所述一对栅极连接非易失性存储器单元的所述另一存储器单元。
8.根据权利要求1所述的方法，其中在指示断电的情况下响应于指示存储于所述存储器单元中的所述数据值的所述信息而选择性地编程所述一对栅极连接非易失性存储器单元的所述一个存储器单元包括：仅在指示存储于所述存储器单元中的所述数据值的所述信息具有第一逻辑电平时，才编程所述一对栅极连接非易失性存储器单元的所述一个存储器单元；以及如果指示存储于所述存储器单元中的所述数据值的所述信息具有不同于所述第一逻辑电平的第二逻辑电平，那么皆不编程所述一对栅极连接非易失性存储器单元的两个存储器单元。
9.根据权利要求8所述的方法，其中所述一对栅极连接非易失性存储器单元的所述一个存储器单元的阈值电压与所述一对栅极连接非易失性存储器单元的所述另一存储器单元的阈值电压的所述所得组合引起所述一个存储器单元响应于栅极电压而去激活且所述另一存储器单元响应于所述栅极电压而激活是表示指示存储于所述存储器单元中的所述数据值的所述信息具有所述第一逻辑电平，且其中所述一对栅极连接非易失性存储器单元的所述一个存储器单元的阈值电压与所述一对栅极连接非易失性存储器单元的所述另一存储器单元的阈值电压的所述所得组合引起所述一个存储器单元响应于所述栅极电压而激活是表示指示存储于所述存储器单元中的所述数据值的所述信息具有所述第二逻辑电平。
10.根据权利要求9所述的方法，其中所述一对栅极连接非易失性存储器单元的所述一个存储器单元的阈值电压与所述一对栅极连接非易失性存储器单元的所述另一存储器单元的阈值电压的所述所得组合引起所述一个存储器单元和所述另一存储器单元响应于所述栅极电压而激活是表示指示存储于所述存储器单元中的所述数据值的所述信息具有所述第二逻辑电平。
11.根据权利要求9所述的方法，其中所述一对栅极连接非易失性存储器单元的所述一个存储器单元的阈值电压与所述一对栅极连接非易失性存储器单元的所述另一存储器单元的所述所得组合引起所述一个存储器单元响应于所述栅极电压而激活且所述另一存储器单元响应于所述栅极电压而去激活是表示指示存储于所述存储器单元中的所述数据值的所述信息具有所述第二逻辑电平。
12.根据权利要求1所述的方法，其中确定是否指示所述设备断电包括确定所述设备的供应电压的电压电平是否降到低于阈值。
13.根据权利要求12所述的方法，其中所述阈值低于用于所述供应电压的所要电压电平的规定范围。
14.根据权利要求12所述的方法，其中所述阈值在用于所述供应电压的所要电压电平的规定范围内。
15.一种存储器设备，其包括：
易失性存储器单元阵列；以及
差分存储装置，其配置成接收指示存储于所述易失性存储器单元阵列的存储器单元中的数据值的信息，所述差分存储装置包括：
第一非易失性存储器单元，其连接在第一隔离栅极与配置成接收第一电压电平的电压节点之间；
第二非易失性存储器单元，其连接在第二隔离栅极与所述电压节点之间，其中所述第二非易失性存储器单元的栅极连接到所述第一非易失性存储器单元的栅极；以及
逻辑，其响应于对所述存储器设备的断电的指示和指示存储于所述存储器单元中的所述数据值的所述信息；
其中所述逻辑配置成使得所述第一隔离栅极和所述第二隔离栅极在不考虑指示存储于所述存储器单元中的所述数据值的所述信息的逻辑电平的情况下响应于具有第一逻辑电平的对所述存储器设备的断电的所述指示而去激活；
其中所述逻辑进一步配置成在不考虑指示存储于所述存储器单元中的所述数据值的所述信息的所述逻辑电平的情况下响应于具有所述第一逻辑电平的对所述存储器设备的断电的所述指示而使得将高于所述第一电压电平的第二电压电平施加到所述第一非易失性存储器单元和所述第二非易失性存储器单元的栅极；
其中所述逻辑进一步配置成响应于具有所述第一逻辑电平的对所述存储器设备的断电的所述指示和具有不同于所述第一逻辑电平的第二逻辑电平的指示存储于所述存储器单元中的所述数据值的所述信息而使得将小于所述第二电压电平且大于所述第一电压电平的第三电压电平施加到所述第一非易失性存储器单元与所述第一隔离栅极之间的节点；且
其中所述逻辑进一步配置成响应于具有所述第一逻辑电平的对所述存储器设备的断电的所述指示和具有不同于所述第二逻辑电平的第三逻辑电平的指示存储于所述存储器单元中的所述数据值的所述信息而使得将所述第一电压电平施加到所述第一非易失性存储器单元与所述第一隔离栅极之间的所述节点。
16.根据权利要求15所述的存储器设备，其中所述差分存储装置具有连接到所述存储器单元的第一数据节点的第一输入端和连接到所述存储器单元的第二数据节点的第二输入端。
17.根据权利要求16所述的存储器设备，其中所述存储器单元包括一对交叉耦合的反相器，其中所述存储器单元的所述第一数据节点是所述一对交叉耦合的反相器的一个反相器的输出端，且其中所述存储器单元的所述第二数据节点是所述一对交叉耦合的反相器的另一反相器的输出端。
18.根据权利要求15所述的存储器设备，其进一步包括：
相应差分存储装置，其用于所述易失性存储器单元阵列的每一剩余存储器单元。
19.根据权利要求18所述的存储器设备，其中每一相应差分存储装置包括：
第一非易失性存储器单元，其连接在第一隔离栅极与所述电压节点之间；
第二非易失性存储器单元，其连接在第二隔离栅极与所述电压节点之间，其中所述第二非易失性存储器单元的栅极连接到所述第一非易失性存储器单元的栅极；以及
逻辑，其响应于对所述存储器设备的断电的所述指示和指示存储于相应存储器单元中的数据值的信息；
其中所述逻辑配置成使得所述第一隔离栅极和所述第二隔离栅极在不考虑指示存储于相应存储器单元中的所述数据值的所述信息的逻辑电平的情况下响应于具有所述第一逻辑电平的对所述存储器设备的断电的所述指示而去激活；
其中所述逻辑进一步配置成在不考虑指示存储于相应存储器单元中的所述数据值的所述信息的所述逻辑电平的情况下响应于具有所述第一逻辑电平的对所述存储器设备的断电的所述指示而使得将所述第二电压电平施加到所述第一非易失性存储器单元和所述第二非易失性存储器单元的栅极；
其中所述逻辑进一步配置成响应于具有所述第一逻辑电平的对所述存储器设备的断电的所述指示和具有所述第二逻辑电平的指示存储于相应存储器单元中的所述数据值的所述信息而使得将所述第三电压电平施加到所述第一非易失性存储器单元与所述第一隔离栅极之间的节点；且
其中所述逻辑进一步配置成响应于具有所述第一逻辑电平的对所述存储器设备的断电的所述指示和具有不同于所述第二逻辑电平的所述第三逻辑电平的指示存储于相应存储器单元中的所述数据值的所述信息而使得将所述第一电压电平施加到所述第一非易失性存储器单元与所述第一隔离栅极之间的所述节点。
20.根据权利要求15所述的存储器设备，其中对所述存储器设备的断电的所述指示包括对含有所述存储器单元阵列的所述存储器设备的一部分的断电的指示。
21.根据权利要求15所述的存储器设备，其中所述逻辑进一步配置成：
响应于具有所述第一逻辑电平的对所述存储器设备的断电的所述指示和具有不同于所述第二逻辑电平的所述第三逻辑电平的指示存储于所述存储器单元中的所述数据值的所述信息而使得将所述第三电压电平施加到所述第二非易失性存储器单元与所述第二隔离栅极之间的节点；且
响应于具有所述第一逻辑电平的对所述存储器设备的断电的所述指示和具有所述第二逻辑电平的指示存储于所述存储器单元中的所述数据值的所述信息而使得将所述第一电压电平施加到所述第二非易失性存储器单元与所述第二隔离栅极之间的所述节点。
22.根据权利要求15所述的存储器设备，其中所述存储器设备是车辆。
23.根据权利要求15所述的存储器设备，其中所述逻辑响应于指示存储于所述存储器单元中的所述数据值的所述信息包括所述逻辑响应于指示存储于所述存储器单元中的所述数据值的逻辑电平的互补控制信号。
24.根据权利要求15所述的存储器设备，其中所述逻辑进一步响应于一或多个额外控制信号。
25.一种存储器设备，其包括：
易失性存储器单元阵列；以及
差分存储装置，其配置成接收指示存储于所述易失性存储器单元阵列的存储器单元中的数据值的信息，所述差分存储装置包括：
第一电平移位器，其用于响应于指示供应电压相对于阈值的电压电平的信息和指示存储于所述存储器单元中的所述数据值的所述信息而产生具有互补逻辑电平的第一控制信号和第二控制信号，其中所述供应电压用于所述易失性存储器单元阵列的存取；
第二电平移位器，其用于响应于指示所述供应电压相对于所述阈值的所述电压电平的所述信息和指示存储于所述存储器单元中的所述数据值的所述信息而产生具有互补逻辑电平的第三控制信号和第四控制信号；
第三电平移位器，其用于响应于指示所述供应电压相对于所述阈值的所述电压电平的所述信息而产生具有互补逻辑电平的第五控制信号和第六控制信号；
第一非易失性存储器单元，其串联连接在第一节点与第一电压节点之间；
第二非易失性存储器单元，其串联连接在第二节点与所述第一电压节点之间；
第一隔离栅极，其串联连接在第三节点与所述第一节点之间；以及
第二隔离栅极，其串联连接在第四节点与所述第二节点之间；
其中，当指示所述供应电压相对于所述阈值的所述电压电平的所述信息指示所述供应电压的所述电压电平大于所述阈值时，所述第一控制信号、所述第三控制信号以及所述第五控制信号各自具有第一逻辑电平，且所述第二控制信号、所述第四控制信号以及所述第六控制信号各自具有不同于所述第一逻辑电平的第二逻辑电平；
其中，当指示所述供应电压相对于所述阈值的所述电压电平的所述信息指示所述供应电压的所述电压电平小于所述阈值，且指示存储于所述存储器单元中的所述数据值的所述信息指示所述数据值具有逻辑电平时，所述第二控制信号、所述第三控制信号以及所述第六控制信号各自具有所述第一逻辑电平，且所述第一控制信号、所述第四控制信号以及所述第五控制信号各自具有所述第二逻辑电平；
其中，当指示所述供应电压相对于所述阈值的所述电压电平的所述信息指示所述供应电压的所述电压电平小于所述阈值，且指示存储于所述存储器单元中的所述数据值的所述信息指示所述数据值具有不同逻辑电平时，所述第一控制信号、所述第四控制信号以及所述第六控制信号各自具有所述第一逻辑电平，且所述第二控制信号、所述第三控制信号以及所述第五控制信号各自具有所述第二逻辑电平；
其中所述第一隔离栅极和所述第二隔离栅极配置成当所述第一控制信号或所述第三控制信号具有所述第二逻辑电平时接收具有第一电压电平的栅极电压，且当所述第一控制信号和所述第三控制信号皆具有所述第一逻辑电平时接收具有高于所述第一电压电平的第二电压电平的栅极电压；
其中所述第一非易失性存储器单元和所述第二非易失性存储器单元配置成当所述第五控制信号具有所述第一逻辑电平时接收具有在所述第一电压电平与所述第二电压电平之间的第三电压电平的栅极电压，且当所述第六控制信号具有所述第一逻辑电平时接收具有高于所述第二电压电平的第四电压电平的栅极电压；
其中所述第一节点配置成当所述第二控制信号具有所述第一逻辑电平时接收在所述第一电压电平与所述第三电压电平之间的第五电压电平；且
其中所述第二节点配置成当所述第四控制信号具有所述第一逻辑电平时接收所述第五电压电平。
26.根据权利要求25所述的存储器设备，其进一步包括：
第一多路复用器，其具有配置成接收所述第五电压电平的输入端，其中所述第一多路复用器响应于所述第二控制信号和所述第四控制信号以将所述第一节点或所述第二节点选择性地连接到其输入端。
27.根据权利要求26所述的存储器设备，其进一步包括：
第二多路复用器，其具有配置成接收所述第三电压电平的第一输入端和配置成接收所述第四电压电平的第二输入端，其中所述第二多路复用器响应于所述第五控制信号和所述第六控制信号以将所述第一输入端或所述第二输入端选择性地连接到所述第一非易失性存储器单元和所述第二非易失性存储器单元中的每一个。
28.一种操作设备的方法，其包括：
响应于使所述设备通电，确定是否指示所述设备断电；以及
如果指示所述设备断电，那么：
响应于流经差分存储装置的一对栅极连接非易失性存储器单元中的每个非易失性存储器单元的电流的差异而获得指示所述设备的所述差分存储装置的数据值的信息；以及
响应于指示所述差分存储装置的所述数据值的所述信息而编程所述设备的易失性存储器单元阵列的对应存储器单元。
29.根据权利要求28所述的方法，其中所述差分存储装置是所述设备的多个差分存储装置中的一个差分存储装置，所述方法进一步包括：
如果指示所述设备断电，那么获得指示所述多个差分存储装置中的每一差分存储装置的相应数据值的信息；以及
对于所述多个差分存储装置中的每一差分存储装置，响应于指示所述差分存储装置的所述相应数据值的所述信息而编程所述易失性存储器单元阵列的相应对应存储器单元。
30.一种操作设备的方法，其包括：
将数据值存储在所述设备的多个易失性存储器单元的存储器单元中；
获得指示存储于所述存储器单元中的所述数据值的信息；
确定是否指示所述设备断电；
如果不指示所述设备断电，那么：
确定是否请求受控断电；以及
如果请求受控断电，那么将不同数据值存储在所述存储器单元中；以及
如果指示所述设备断电，那么：
响应于指示存储于所述存储器单元中的所述数据值的所述信息而选择性地编程所述设备的差分存储装置的一对栅极连接非易失性存储器单元的一个存储器单元；
其中所述一对栅极连接非易失性存储器单元的所述一个存储器单元的阈值电压与所述一对栅极连接非易失性存储器单元的另一存储器单元的阈值电压的所得组合是表示指示存储于所述存储器单元中的所述数据值的所述信息且是表示存储于所述差分存储装置中的数据值。
31.根据权利要求30所述的方法，其中所述差分存储装置是所述设备的多个差分存储装置的对应于所述存储器单元的差分存储装置，所述方法进一步包括：
对于所述多个易失性存储器单元的每一剩余存储器单元，获得指示存储于所述多个易失性存储器单元的所述存储器单元中的相应数据值的信息；以及
如果指示所述设备断电，那么：
对于所述多个易失性存储器单元的每一剩余存储器单元，响应于指示存储于所述多个易失性存储器单元的所述存储器单元中的所述数据值的所述信息而选择性地编程所述多个差分存储装置的相应差分存储装置的一对栅极连接非易失性存储器单元的一个存储器单元；
其中所述相应差分存储装置的所述一对栅极连接非易失性存储器单元的所述一个存储器单元的阈值电压与所述一对栅极连接非易失性存储器单元的所述另一存储器单元的阈值电压的所得组合是表示指示存储于所述多个易失性存储器单元的所述存储器单元中的所述数据值的所述信息且是表示存储于所述相应差分存储装置中的数据值。
32.根据权利要求31所述的方法，其进一步包括：
在所述设备断电之后使所述设备通电；以及
响应于所述设备通电，如果所述差分存储装置具有对应于所述数据值的数据值，那么将所述多个差分存储装置的每一剩余差分存储装置的所述相应数据值编程到所述多个易失性存储器单元的对应存储器单元。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10192626B1 (en) * 2017-08-31 2019-01-29 Micro Technology, Inc. Responding to power loss
US10373694B2 (en) * 2017-08-31 2019-08-06 Micron Technology, Inc. Responding to power loss
WO2019054993A1 (en) * 2017-09-12 2019-03-21 Intel Corporation FERROELECTRIC FIELD EFFECT TRANSISTORS (FEFET) WITH AMBIPOLAR CHANNELS

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1679110A (zh) * 2002-07-05 2005-10-05 伊皮杰有限公司 差分浮栅非挥发性存储器
CN1767067A (zh) * 2004-09-17 2006-05-03 三星电子株式会社 在非易失存储器设备中对用户数据和确认信息编程的方法
CN103456359A (zh) * 2013-09-03 2013-12-18 苏州宽温电子科技有限公司 基于串联晶体管型的改进的差分架构Nor flash存储单元
CN104332171A (zh) * 2014-10-11 2015-02-04 上海新储集成电路有限公司 基于二极管选择的存储器的快速读取方法

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396637A (en) * 1993-03-02 1995-03-07 Hewlett-Packard Company Data processing system with power-fail protected memory module
DE4342821C1 (de) 1993-12-15 1994-12-15 Sgs Thomson Microelectronics Elektronische Speicherschaltung
US5914895A (en) * 1997-09-10 1999-06-22 Cypress Semiconductor Corp. Non-volatile random access memory and methods for making and configuring same
US6414873B1 (en) * 2001-03-16 2002-07-02 Simtek Corporation nvSRAM with multiple non-volatile memory cells for each SRAM memory cell
US6965524B2 (en) * 2002-03-19 2005-11-15 O2Ic, Inc. Non-volatile static random access memory
US7181611B2 (en) * 2002-10-28 2007-02-20 Sandisk Corporation Power management block for use in a non-volatile memory system
CN1809894B (zh) * 2003-06-17 2011-12-28 艾普契科技有限公司 非易失性静态存储器单元
JP2005064427A (ja) * 2003-08-20 2005-03-10 Elpida Memory Inc 不揮発性ランダムアクセスメモリおよびその製造方法
US7089349B2 (en) * 2003-10-28 2006-08-08 Sandisk Corporation Internal maintenance schedule request for non-volatile memory system
US7321951B2 (en) * 2003-11-17 2008-01-22 Micron Technology, Inc. Method for testing flash memory power loss recovery
KR100545212B1 (ko) * 2003-12-26 2006-01-24 동부아남반도체 주식회사 적층산화막 구조를 갖는 비휘발성 메모리소자 및 이를이용한 비휘발성 ｓｒａｍ
US7283390B2 (en) * 2004-04-21 2007-10-16 Impinj, Inc. Hybrid non-volatile memory
US7380055B2 (en) * 2004-06-21 2008-05-27 Dot Hill Systems Corporation Apparatus and method in a cached raid controller utilizing a solid state backup device for improving data availability time
US7536506B2 (en) * 2004-06-21 2009-05-19 Dot Hill Systems Corporation RAID controller using capacitor energy source to flush volatile cache data to non-volatile memory during main power outage
US20060002197A1 (en) * 2004-06-30 2006-01-05 Rudelic John C Method and apparatus to detect invalid data in a nonvolatile memory following a loss of power
US7164608B2 (en) * 2004-07-28 2007-01-16 Aplus Flash Technology, Inc. NVRAM memory cell architecture that integrates conventional SRAM and flash cells
US7395452B2 (en) * 2004-09-24 2008-07-01 Microsoft Corporation Method and system for improved reliability in storage devices
DE112004003005B4 (de) * 2004-10-26 2011-12-01 Spansion Llc (N.D.Ges.D. Staates Delaware) Nicht-Flüchtiges Speicherbauelement
KR100682218B1 (ko) * 2005-05-30 2007-02-12 주식회사 하이닉스반도체 비휘발성 반도체 메모리 장치
DE102005030142B3 (de) * 2005-06-28 2006-12-21 Infineon Technologies Ag Bistabile Kippstufe mit nichtflüchtiger Zustandsspeicherung
US7280397B2 (en) * 2005-07-11 2007-10-09 Sandisk 3D Llc Three-dimensional non-volatile SRAM incorporating thin-film device layer
US7586784B2 (en) * 2006-06-09 2009-09-08 Micron Technology, Inc. Apparatus and methods for programming multilevel-cell NAND memory devices
US20080151654A1 (en) * 2006-12-22 2008-06-26 Allan James D Method and apparatus to implement a reset function in a non-volatile static random access memory
US7518916B2 (en) * 2006-12-22 2009-04-14 Cypress Semiconductor Corporation Method and apparatus to program both sides of a non-volatile static random access memory
US7760540B2 (en) * 2006-12-22 2010-07-20 Cypress Semiconductor Corporation Combination SRAM and NVSRAM semiconductor memory array
US7710776B2 (en) * 2006-12-27 2010-05-04 Cypress Semiconductor Corporation Method for on chip sensing of SONOS VT window in non-volatile static random access memory
US8817536B2 (en) * 2007-03-22 2014-08-26 Cypress Semiconductor Corporation Current controlled recall schema
US8892831B2 (en) * 2008-01-16 2014-11-18 Apple Inc. Memory subsystem hibernation
US8194438B2 (en) * 2009-02-12 2012-06-05 Seagate Technology Llc nvSRAM having variable magnetic resistors
US8018768B2 (en) * 2009-08-18 2011-09-13 United Microelectronics Corp. Non-volatile static random access memory (NVSRAM) device
US8824186B2 (en) * 2010-06-09 2014-09-02 Radiant Technologies, Inc. Embedded non-volatile memory circuit for implementing logic functions across periods of power disruption
US8341500B2 (en) * 2010-08-31 2012-12-25 Apple Inc. Detecting corrupted data for a system having non-volatile memory
JP5886128B2 (ja) * 2011-05-13 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
US9202577B2 (en) * 2012-03-30 2015-12-01 Intel Corporation Solid state drive management in power loss recovery
US20130294161A1 (en) * 2012-05-07 2013-11-07 Aplus Flash Technology, Inc. Low-voltage fast-write nvsram cell
JP5556873B2 (ja) * 2012-10-19 2014-07-23 株式会社フローディア 不揮発性半導体記憶装置
US9164929B2 (en) * 2013-01-03 2015-10-20 International Business Machines Corporation False power failure alert impact mitigation
US9286203B2 (en) * 2013-01-07 2016-03-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Control logic design to support USB cache offload
US8947122B2 (en) * 2013-01-14 2015-02-03 Cypress Semiconductor Corporation Non-volatile latch structures with small area for FPGA
US8929163B2 (en) * 2013-03-15 2015-01-06 Micron Technology, Inc. Input buffer apparatuses and methods
US9588565B1 (en) * 2013-06-28 2017-03-07 EMC IP Holding Company LLC Method and apparatus for data protection on embedded flash devices during power loss events
FR3008534B1 (fr) * 2013-07-09 2019-06-28 Stmicroelectronics (Rousset) Sas Procede de gestion du fonctionnement d'un dispositif de memoire associant un plan-memoire du type sram et un plan memoire du type non volatil, et dispositif de memoire correspondant
US9368182B2 (en) * 2013-12-09 2016-06-14 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Memory cell
US9697897B2 (en) * 2014-07-15 2017-07-04 Nxp Usa, Inc. Memory device with combined non-volatile memory (NVM) and volatile memory
EP2998834B1 (en) * 2014-08-27 2020-01-22 Samsung Electronics Co., Ltd. Touch panel
JP6547306B2 (ja) * 2015-01-27 2019-07-24 富士ゼロックス株式会社 情報処理装置、データ退避方法およびプログラム
US9933955B1 (en) * 2015-03-05 2018-04-03 Western Digital Technologies, Inc. Power safe write buffer for data storage device
US9817576B2 (en) * 2015-05-27 2017-11-14 Pure Storage, Inc. Parallel update to NVRAM
US9514816B1 (en) * 2015-06-15 2016-12-06 Cypress Semiconductor Corporation Non-volatile static RAM and method of operation thereof
US10061694B2 (en) * 2015-09-07 2018-08-28 Toshiba Memory Corporation Memory system and method for controlling non-volatile memory
US10541032B2 (en) * 2017-05-10 2020-01-21 Micron Technology, Inc. Responding to power loss
US10192626B1 (en) * 2017-08-31 2019-01-29 Micro Technology, Inc. Responding to power loss
US10373694B2 (en) * 2017-08-31 2019-08-06 Micron Technology, Inc. Responding to power loss
US10839920B2 (en) * 2017-09-29 2020-11-17 Allegro Microsystems, Llc Circuit having a low power charge pump for storing information in non-volatile memory during a loss of power event
US10607702B1 (en) * 2018-12-03 2020-03-31 Micron Technology, Inc. Responding to power loss

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1679110A (zh) * 2002-07-05 2005-10-05 伊皮杰有限公司 差分浮栅非挥发性存储器
CN1767067A (zh) * 2004-09-17 2006-05-03 三星电子株式会社 在非易失存储器设备中对用户数据和确认信息编程的方法
CN103456359A (zh) * 2013-09-03 2013-12-18 苏州宽温电子科技有限公司 基于串联晶体管型的改进的差分架构Nor flash存储单元
CN104332171A (zh) * 2014-10-11 2015-02-04 上海新储集成电路有限公司 基于二极管选择的存储器的快速读取方法

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Publication number Publication date
JP6887565B2 (ja) 2021-06-16
KR102354917B1 (ko) 2022-02-08
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