JP2020532818A - 電力喪失への応答 - Google Patents

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Abstract

装置を動作する方法、及び同様の方法を実施するように構成された装置は、装置の揮発性メモリセルのアレイの特定のメモリセル内に蓄積されたデータ値を指し示す情報を取得することと、装置への電力喪失が指し示されたか否かを判定することと、装置への電力喪失が指し示された場合に、特定のメモリセル内に蓄積されたデータ値を指し示す情報に応答して、装置のゲート接続された不揮発性メモリセルの対の一方のメモリセルを選択的にプログラミングすることとを含む。ゲート接続された不揮発性メモリセルの対の一方のメモリセルの、及びゲート接続された不揮発性メモリセルの対の他方のメモリセルの閾値電圧のもたらされる組み合わせは、特定のメモリセル内に蓄積されたデータ値を指し示す情報を表す。【選択図】図３Ａ

Description

本開示は、概してメモリに関し、特に、１つ以上の実施形態では、本開示は、装置への電力喪失に応答するための方法及び装置に関する。
メモリデバイスは、典型的には、コンピュータ又はその他の電子デバイス内に、内部の半導体集積回路デバイスとして提供される。ランダムアクセスメモリ（ＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、及びフラッシュメモリを含む色々な種類のメモリがある。
フラッシュメモリは、幅広い範囲の電子用途のための不揮発性メモリの一般的な源泉になっている。フラッシュメモリは、典型的には、高メモリ密度、高信頼性、及び低電力消費を可能にする１トランジスタ型のメモリセルを使用する。電荷蓄積構造（例えば、浮遊ゲート若しくは電荷捕獲）又はその他の物理的現象（例えば、相変化又は分極）のプログラミング（しばしば、書き込みと称される）を通じたメモリセルの閾値電圧（Ｖｔ）の変化は、各メモリセルのデータ状態（例えば、データ値）を判定する。フラッシュメモリ及びその他の不揮発性メモリに対する一般的な使用は、パーソナルコンピュータ、個人情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤー、デジタルレコーダ、ゲーム、電化製品、車両、無線デバイス、携帯電話、及びリムーバブルメモリモジュールを含み、不揮発性メモリに対する使用は、拡張し続けている。
ＮＡＮＤフラッシュメモリは、基本的なメモリセル構成が配置された論理形式を要することから、フラッシュメモリデバイスの一般的な種類である。典型的には、ＮＡＮＤフラッシュメモリに対するメモリセルのアレイは、アレイの行の各メモリセルの制御ゲートがワード線等のアクセス線を形成するように相互に接続されるように配置される。アレイの列は、選択ゲートの対、例えば、ソース選択トランジスタとドレイン選択トランジスタとの間に直列に相互に接続されたメモリセルのストリング（しばしば、ＮＡＮＤストリングと呼ばれる）を含む。各ドレイン選択トランジスタが列ビット線等のデータ線に接続され得る一方で、各ソース選択トランジスタはソースに接続され得る。メモリセルのストリングとソースとの間、及び／又はメモリセルのストリングとデータ線との間の２つ以上の選択ゲートの様々な使用が知られている。
ＳＲＡＭメモリは、メモリセルが電力を受け取る限り内部のフィードバックを通じて２つの安定データ状態の内の１つを維持し得るので、しばしば双安定性と称される。ＳＲＡＭメモリは、フラッシュメモリよりも高速のアクセス、例えば、プログラミング及び読み出しを容易にする傾向がある。また、ＳＲＡＭメモリセルのデータ状態は、フラッシュメモリでしばしば必要とされるような第１の消去なしに変更され得る。更に、ＳＲＡＭメモリは、ＲＡＭメモリでしばしば必要とされるようなリフレッシュ動作を必要とすることなく、そのデータ状態を維持することが可能である。
特定の利点のために、ＳＲＡＭメモリは多数の用途がある。例えば、プロセッサ、ディスクドライブ、及び固体状態ドライブに対するキャッシュメモリはＳＲＡＭメモリを利用し得る。また、それらの高速なアクセスと容易な再書き込みに起因して、ＳＲＡＭメモリは、インフォテイメントシステム、インストルメントクラスタ、エンジン制御、運転支援、及びブラックボックスを含む多くの車両サブシステム内のデータロギングに利用され得る。ＳＲＡＭメモリセルは、そのデータ状態を維持するためにリフレッシュ動作を必要としないが、未制御な方法での電力喪失、例えば、非同期の電力喪失は、そのデータを喪失させるであろう。
実施形態に従った、電子システムの一部としてプロセッサと通信するメモリの簡略的なブロック図である。 別の実施形態に従った、電子システムの一部としてホストと通信するメモリモジュールの形式の装置の簡略的なブロック図である。 図１Ａを参照しながら説明した種類のメモリ内で使用され得るような不揮発性メモリセルのアレイの一部の概略図である。 図１Ａを参照しながら説明した種類のメモリ内で使用され得るような不揮発性メモリセルのアレイの一部の概略図である。 図１Ａを参照しながら説明した種類のメモリ内で使用され得るような揮発性メモリセルのアレイの一部のブロック概略図である。 図２Ｃを参照しながら説明した種類の揮発性メモリセルのアレイ内で使用され得るようなＳＲＡＭメモリセルのブロック概略図である。 図２Ｃを参照しながら説明した種類の揮発性メモリセルのアレイ内で使用され得るような実施形態に従ったＳＲＡＭメモリセルの別の概略図である。 実施形態に従った差動蓄積デバイス３００の概略図である。 実施形態に従った差動蓄積デバイスの不揮発性メモリセルとして使用され得る代替的な構造体の概略図である。 別の実施形態に従った差動蓄積デバイス４００の概略図である。 更なる実施形態に従った差動蓄積デバイス４００の概略図である。 図３Ａを参照しながら説明した種類の差動蓄積デバイスの具体的実装の概略図を描写する。 図３Ａを参照しながら説明した種類の差動蓄積デバイスの具体的実装の概略図を描写する。 図３Ａを参照しながら説明した種類の差動蓄積デバイスの具体的実装の概略図を描写する。 図３Ａを参照しながら説明した種類の差動蓄積デバイスの具体的実装の概略図を描写する。 実施形態に従った差動蓄積デバイスを含む装置を動作する方法のフローチャートである。 別の実施形態に従った差動蓄積デバイスを含む装置を動作する方法のフローチャートである。 更なる実施形態に従った差動蓄積デバイスを含む装置を動作する方法のフローチャートである。
以下の詳細な説明では、本明細書の一部を形成し、実例として具体的な実施形態が示される添付の図面に言及される。図面では、幾つかの図面全体を通じて同様の参照符号は実質的に同様なコンポーネントを説明する。他の実施形態が利用され得、本開示の範囲から逸脱することなく、構造的で論理的で電気的な変更がなされ得る。以下の詳細な説明は、それ故、限定的な感覚で捉えられるべきではない。
本明細書で使用される用語“半導体”は、例えば、材料の層、ウエハ、又は構造体を指し得、任意のベース半導体構造体を含む。“半導体”は、シリコンオンサファイア（ＳＯＳ）技術、シリコンオンインシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドープ及び非ドープ半導体、ベース半導体構造体により支持されるシリコンのエピタキシャル層を、当業者に周知のその他の半導体構造体と共に含むものと理解されるべきである。更に、以下の説明で半導体に言及される場合、ベース半導体構造体内の領域／接合部を形成するために前工程のステップが利用され得、用語、半導体は、こうした領域／接合部を含む下にある層を含み得る。本明細書で使用されるとき、用語、導電性（conductive）は、その様々な関連する形式、例えば、導電する（conduct）、導電的に（conductively）、導電する（conducting）、導電（conduction）、導電性（conductivity）等と共に、文脈から明らかである場合を除いて、電気的な導電性を指す。同様に、用語、接続（connecting）は、本明細書で使用されるとき、その様々な関連する形式、例えば、接続する（connect）、接続された（connected）、接続（connection）等と共に、文脈から明らかである場合を除いて、電気的な接続を指す。理解を助けるために、説明では電圧の特定の値が与えられ得るが、こうした電圧は、集積回路の製造、設計、及び動作の分野の当業者により理解される方法での製造において使用される具体的な設計、材料、及び技術に依存する。
自動車及びその他の車両は、技術的に益々進歩している。インフォテイメント、インストルメントクラスタ、エンジン制御、及び運転支援の領域は、例えば、典型的には、それらのシステムが益々複雑になるにつれて、より大量のメモリを利用する。これらのメモリの内の幾つかは、車両の安全性及び／又は信頼性に不可欠なシステムである。また、これらのシステムは、衝突イベントに関連するデータをロギングし得る。ＳＲＡＭメモリは、多量のデータを即座にロギングすることが可能であり得るが、このデータは、ＳＲＡＭメモリが電力を喪失した場合に喪失されるであろう。
様々な実施形態は、電力喪失イベントが指し示された場合にＳＲＡＭメモリ内に蓄積されたデータの保存を容易にし得る。こうした実施形態は、電力喪失が生じたことの指標に応答して、ＳＲＡＭメモリ内に蓄積されたデータのバックアップを開始する（例えば、自動的に開始する）ために、関連するロジックを有する差動蓄積デバイスを利用する。その差動の性質に起因して、差動蓄積デバイスのデータ状態を判定することは、閾値電圧の僅かな変化のみを用いて容易にされ得る。そのようなものだとして、プログラミングに続く確認動作は不必要であり得る。更に、フラッシュメモリセルの典型的なアレイのプログラミングと比較して、プログラミング時間は短縮され得る。したがって、典型的には、電力喪失イベントに応答してデータを蓄積するために使用されるような付加的なホールドアップキャパシタンス又はその他のエネルギー蓄積デバイスを必要とすることなく、差動蓄積デバイスの十分なプログラミングを得ることが可能であり得る。
図１Ａは、実施形態に従った、電子システムの形式での第４の装置の一部として、プロセッサ１３０の形式での第２の電子装置、及び電源１３６の形式での第３の電子装置と通信する、メモリ（例えば、メモリデバイス）１００の形式での第１の装置の概略的ブロック図である。幾つかの実施形態に対しては、電源１３６は、プロセッサ１３０及びメモリデバイス１００を含む電子システムの外部にあり得る。電子システムの内の幾つかの例は、パーソナルコンピュータ、個人情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤー、デジタルレコーダ、ゲーム、電化製品、車両、無線デバイス、携帯電話、及びリムーバブルメモリモジュール等を含む。プロセッサ１３０、例えば、メモリデバイス１００の外部のコントローラは、メモリコントローラ又はその他の外部のホストデバイスを表し得る。
メモリデバイス１００は、行及び列に論理的に配置されたメモリセル１０４のアレイを含む。論理的な列のメモリセルは、典型的には、同じデータ線（一般的にビット線と称される）に、又は相補的なデータ線（一般的にデータ線及びデータ縦線と称される）の対に選択的に接続される一方、論理的な行のメモリセルは、典型的には、同じアクセス線（一般的にワード線と称される）に接続される。単一のアクセス線は、メモリセルの２つ以上の論理的な行と関連付けられ得、単一のデータ線、又は相補的なデータ線の対は、２つ以上の論理的な列と関連付けられ得る。メモリセル１０４のアレイは、揮発性（例えば、ＳＲＡＭ）メモリセルのアレイを表し得る。メモリセル１０４のアレイは、不揮発性（例えば、フラッシュ）メモリセルのアレイを付加的に表し得る。メモリセル１０４のアレイは、単一の行デコード回路１０８、列デコード回路１１０、データレジスタ１２０、及びキャッシュレジスタ１１８と通信するように描写され得るが、揮発性メモリセルのアレイ及び不揮発性メモリセルのアレイを含む実施形態は、メモリセルのこうしたアレイ毎に別個のアクセス回路を含み得る。
行デコード回路１０８及び列デコード回路１１０は、アドレス信号をデコードするために提供される。アドレス信号は、例えば、プログラミング動作、読み出し動作、消去動作等のためにメモリセル１０４のアレイにアクセスするために受信及びデコードされる。メモリデバイス１００は、メモリデバイス１００へのコマンド、アドレス、及びデータの入力を、メモリデバイス１００からのデータ及び状態情報の出力と共に管理するための入力／出力（Ｉ／Ｏ）制御回路１１２をも含む。アドレスレジスタ１１４は、デコードする前にアドレス信号をラッチするために、Ｉ／Ｏ制御回路１１２並びに行デコード回路１０８及び列デコード回路１１０と通信する。コマンドレジスタ１２４は、到来するコマンドをラッチするために、Ｉ／Ｏ制御回路１１２及び制御ロジック１１６と通信する。
内部のコントローラ（例えば、制御ロジック１１６）等のコントローラは、コマンドに応答してメモリセル１０４のアレイへのアクセスを制御し、外部のプロセッサ１３０に対する状態情報を生成し、すなわち、制御ロジック１１６は、本明細書で説明する実施形態に従った動作（例えば、バックアップ及びリストア動作）を実施するように構成され得る。制御ロジック１１６は、アドレスに応答して行デコード回路１０８及び列デコード回路１１０を制御するために、行デコード回路１０８及び列デコード回路１１０と通信する。
制御ロジック１１６は、キャッシュレジスタ１１８及びデータレジスタ１２０とも通信する。キャッシュレジスタ１１８は、メモリセル１０４のアレイがその他のデータをひたすら書き込むんでいる又は読み出している間に、データを一時的に蓄積するための制御ロジック１１６による指示通りに、到来又は送出するデータをラッチする。プログラミング動作（例えば、書き込み動作としばしば称される）の間、データは、メモリセル１０４のアレイへの転送のためにキャッシュレジスタ１１８からデータレジスタ１２０に渡され、その後、新たなデータがＩ／Ｏ制御回路１１２からキャッシュレジスタ１１８内にラッチされる。読み出し動作の間、データは、外部のプロセッサ１３０への出力のためにキャッシュレジスタ１１８からＩ／Ｏ制御回路１１２に渡され、その後、新たなデータがデータレジスタ１２０からキャッシュレジスタ１１８に渡される。状態レジスタ１２２は、プロセッサ１３０への出力のための状態情報をラッチするために、Ｉ／Ｏ制御回路１１２及び制御ロジック１１６と通信する。メモリセル１０４のアレイが揮発性メモリセルのアレイ（例えば、サブアレイ）と不揮発性メモリセルのアレイ（例えば、サブアレイ）とを含む実施形態に対しては、揮発性メモリセルのアレイ及び不揮発性メモリセルのアレイは、別個の行デコード回路１０８、列デコード回路１１０、キャッシュレジスタ１１８、及びデータレジスタ１２０を各々含み得る。
制御ロジック１１６は、実施形態に従った差動蓄積アレイ１４０と更に通信する。差動蓄積アレイ１４０は、メモリセル１０４のアレイの複数のメモリセルのデータノード（図１Ａに示さず）に更に接続され得る。差動蓄積アレイ１４０は、実施形態に従った１つ以上の差動蓄積デバイス（図１Ａに示さず）を含み得る。例えば、差動蓄積アレイ１４０は、メモリセル１０４のアレイのメモリセル毎に個別の差動蓄積デバイスを含み得る。
メモリデバイス１００は、制御信号を制御リンク１３２を越えてプロセッサ１３０から制御ロジック１１６において受信する。制御信号は、少なくともチップイネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、書き込みイネーブルＷＥ＃、及びライトプロテクトＷＰ＃を含み得る。付加的な制御信号（図示せず）は、メモリデバイス１００の性質に依存して、制御リンク１３２を越えて更に受信され得る。メモリデバイス１００は、（コマンドを表す）コマンド信号、（アドレスを表す）アドレス信号、及び（データを表す）データ信号を多重化された入力／出力（Ｉ／Ｏ）バス１３４を越えてプロセッサ１３０から受信し、Ｉ／Ｏバス１３４を越えてプロセッサ１３０にデータを出力する。
例えば、コマンドは、Ｉ／Ｏバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を越えてＩ／Ｏ制御回路１１２において受信され、コマンドレジスタ１２４中に書き込まれる。アドレスは、バス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を越えてＩ／Ｏ制御回路１１２において受信され、アドレスレジスタ１１４中に書き込まれる。データは、８ビットのデバイスのための入力／出力（Ｉ／Ｏ）ピン［７：０］、又は１６ビットのデバイスのための入力／出力（Ｉ／Ｏ）ピン［１５：０］を越えてＩ／Ｏ制御回路１１２において受信され、キャッシュレジスタ１１８中に書き込まれる。データは、続いて、メモリセル１０４のアレイをプログラミングするためにデータレジスタ１２０中に書き込まれる。別の実施形態に対しては、キャッシュレジスタ１１８は、省かれてもよく、データは、データレジスタ１２０中に直接書き込まれる。データはまた、８ビットのデバイスのための入力／出力（Ｉ／Ｏ）ピン［７：０］、又は１６ビットのデバイスのための入力／出力（Ｉ／Ｏ）ピン［１５：０］を越えて出力される。
メモリデバイス１００及び／又はプロセッサ１３０は、電源１３６から電力を受け取り得る。電源１３６は、メモリデバイス１００及び／又はプロセッサ１３０に電力を供給するための回路の任意の組み合わせを表し得る。例えば、電源１３６は、スタンドアローンの電源（例えば、バッテリ）、線で接続された電源（例えば、デスクトップコンピュータ及びサーバに共通のスイッチングモード電源、又は可搬型電子デバイスに対して共通のＡＣアダプタ）、又はそれら２つの組み合わせを含み得る。
電力は、典型的には、供給電圧ノード（例えば、Ｖｃｃ）及びリファレンス電圧ノード（例えば、Ｖｓｓ又はグランド）等の２つ以上の電圧供給ノード１３７を使用して電源１３６から受け取られる。３つ以上の電圧供給ノード１３７を提供することは電源１３６には一般的ではない。例えば、スイッチングモード電源、ＡＴＸ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ ｅＸｔｅｎｄｅｄ）２．ｘに対する共通基準は、２８ピン接続を使用して、＋３．３Ｖでの４つの電圧供給ノード（又はピン）、＋５Ｖでの５つの電圧供給ノード、＋１２Ｖでの４つの電圧供給ノード、１２Ｖでの１つの電圧供給ノード、及びリファレンス電圧（例えば、０Ｖ）での１０個の電圧供給ノードを提供する。ＡＴＸ２．ｘ基準は、外部の回路によってグランドに引き寄せられる場合に前述の電圧供給ノードを活性化するための電力オンノードと、その他の電圧供給ノードが（電力オンノードをグランドに引き寄せる原因である外部回路に電力供給するために使用され得る）それらの個別の電圧レベルに駆動されているか否かに関わらず＋５Ｖに駆動されたスタンバイ電圧供給ノードと、その他の電圧供給ノードがそれらの個別の電圧に何時安定化するかを指し示すためのパワーグッドノードとを更に提供する。ＡＴＸ２．ｘ ２８ピン基準の残りのピンは未定義であり得る。メモリデバイス１００及びプロセッサ１３０は、電源１３６とは異なる電圧供給ノード１３７の組み合わせをそれらの個別の電力ニーズに依存して利用し得る。分かりやすくするために、電圧供給ノード１３７からメモリデバイス１００内のコンポーネントへの電力の分散は描写されていない。
電圧供給ノード１３７、又は電子システムのその他のコンポーネントは、電源１３６の故障又は除去の場合に幾らかの限られた時間の間、メモリデバイス１００に、及び必要に応じてプロセッサ１３０に電力を供給し得るキャパシタンス１３８、例えば、ホールドアップキャパシタンス等の固有の又は付加的なエネルギー蓄積デバイスを有し得る。キャパシタンス１３８のサイジングは、本明細書で説明する動作のための少なくともメモリデバイス１００の電力需要に基づいて速やかに判定され得る。エネルギー蓄積デバイスは、本明細書の例ではキャパシタンス１３８として描写されているが、キャパシタンス１３８は、代替的にバッテリを表し得る。更に、キャパシタンス１３８は、メモリデバイス１００の外部にあるように描写されているが、代替的に、メモリデバイス１００の内部コンポーネントであり得る。
追加的な回路及び信号が提供され得ること、及び図１Ａのメモリデバイス１００は簡略化されていることは当業者に理解されるであろう。図１Ａを参照しながら説明した様々なブロックコンポーネントの機能は、集積回路デバイスの別々のコンポーネント又はコンポーネント部分に必ずしも分離されなくてもよいことは分かるべきである。例えば、集積回路デバイスの単一のコンポーネント又はコンポーネント部分は、図１Ａの２つ以上のブロックコンポーネントの機能を実施するように適合され得る。或いは、集積回路デバイスの１つ以上のコンポーネント又はコンポーネント部分は、図１Ａの単一のブロックコンポーネントの機能を実施するように組み合わせられ得る。
また、特定のＩ／Ｏピンは、様々な信号の受信及び出力のための一般的な慣行に従って説明されているが、様々な実施形態ではＩ／Ｏピンのその他の組み合わせ又は数が使用され得ることが留意される。
所与のプロセッサ１３０は、１つ以上のメモリデバイス１００、例えば、ダイと通信し得る。図１Ｂは、別の実施形態に従った、電子システムの一部としてホスト１５０と通信するメモリモジュール１０１の形式での装置の簡略化されたブロック図である。メモリデバイス１００、プロセッサ１３０、制御リンク１３２、Ｉ／Ｏバス１３４、電源１３６、電圧供給ノード１３７、及びキャパシタンス１３８は、図１Ａを参照しながら説明したようなものであり得る。分かりやすくするために、電圧供給ノード１３７からメモリモジュール１０１内のメモリデバイス１００及びプロセッサ１３０への電力の分散は描写されていない。図１Ｂのメモリモジュール（例えば、パッケージ）１０１は、４つのメモリデバイス１００（例えば、ダイ）を用いて描写されているが、メモリモジュール１０１は、その他の幾つかの数の１つ以上のメモリデバイス１００を有し得る。メモリデバイス１００の内の１つ以上は、揮発性（例えば、ＳＲＡＭ）メモリセルのアレイを含むメモリセル１０４のアレイを含み得る。また、メモリデバイス１００の内の１つ以上は、不揮発性（例えば、フラッシュ）メモリセルのアレイを含むメモリセル１０４のアレイを含み得る。
プロセッサ１３０（例えば、メモリコントローラ）は、ホスト１５０とメモリデバイス１００との間にあるので、ホスト１５０とプロセッサ１３０との間の通信は、プロセッサとメモリデバイス１００との間で使用される通信リンクとは異なる通信リンクを伴い得る。例えば、メモリモジュール１０１は、固体状態ドライブ（ＳＳＤ）のエンベッデッドマルチメディアカード（ｅＭＭＣ）であり得る。既存の基準に従えば、ｅＭＭＣとの通信は、データの転送のためのデータリンク１５２（例えば、８ビットのリンク）と、コマンド転送及びデバイスの初期化のためのコマンドリンク１５４と、データリンク１５２及びコマンドリンク１５４上の転送を同期化するためのクロック信号を提供するクロックリンク１５６とを含み得る。プロセッサ１３０は、電力喪失の検出、誤り訂正、欠陥のあるブロックの管理、ウエアレベリング、及びアドレス変換等の多くのアクティビティを自律的に取り扱い得る。
図２Ａは、例えば、メモリセル１０４のアレイの一部、例えば、不揮発性メモリセルのアレイとして、図１Ａを参照しながら説明した種類のメモリ内で使用され得るような不揮発性メモリセル２００Ａのアレイの一部の概略図である。不揮発性メモリセル２００Ａのアレイは、ワード線２０２０〜２０２Ｎ等のアクセス線と、ビット線２０４０〜２０４Ｍ等のデータ線とを含む。ワード線２０２は、多対１の関係で図２Ａには示されないグローバルアクセス線（例えば、グローバルワード線）に接続され得る。幾つかの実施形態に対しては、不揮発性メモリセル２００Ａのアレイは、例えば、ｐウェルを形成するためのｐ型の導電性、又は例えば、ｎウェルを形成するためのｎ型の導電性等の導電型を有するように導電的にドープされ得る半導体に渡って形成され得る。
不揮発性メモリセル２００Ａのアレイは、（ワード線２０２に各々対応する）行、及び（ビット線２０４に各々対応する）列内に配置され得る。各列は、ＮＡＮＤストリング２０６０〜２０６Ｍの内の１つ等の、直列接続されたメモリセルのストリングを含み得る。各ＮＡＮＤストリング２０６は、共通のソース２１６に接続され（例えば、選択的に接続され）得、メモリセル２０８０〜２０８Ｎを含み得る。メモリセル２０８は、データの蓄積のための不揮発性メモリセルを表し得る。各ＮＡＮＤストリング２０６のメモリセル２０８は、（例えば、ソース選択トランジスタであり得、一般的に選択ゲートソースと称され得る）選択ゲート２１００〜２１０Ｍの内の１つ等の選択ゲート２１０（例えば、電界効果トランジスタ）と、（例えば、ドレイン選択トランジスタであり得、一般的に選択ゲートドレインと称され得る）選択ゲート２１２０〜２１２Ｍの内の１つ等の選択ゲート２１２（例えば、電界効果トランジスタ）と間に直列で接続され得る。選択ゲート２１００〜２１０Ｍは、ソース選択線等の選択線２１４に一般的に接続され得、選択ゲート２１２０〜２１２Ｍは、ドレイン選択線等の選択線２１５に一般的に接続され得る。伝統的な電界効果トランジスタとして描写されているが、選択ゲート２１０及び２１２は、メモリセル２０８と同様の（例えば、同じ）構造体を利用し得る。選択ゲート２１０及び２１２は、直列に接続された複数の選択ゲートを表し得、直列の各選択ゲートは、同じ又は独立した制御信号を受信するように構成される。
各選択ゲート２１０のソースは、共通のソース２１６に接続され得る。各選択ゲート２１０のドレインは、対応するＮＡＮＤストリング２０６のメモリセル２０８０に接続され得る。例えば、選択ゲート２１００のドレインは、対応するＮＡＮＤストリング２０６０のメモリセル２０８０に接続され得る。それ故、各選択ゲート２１０は、対応するＮＡＮＤストリング２０６を共通のソース２１６に選択的に接続するように構成され得る。各選択ゲート２１０の制御ゲートは、選択線２１４に接続され得る。
各選択ゲート２１２のドレインは、対応するＮＡＮＤストリング２０６のためのビット線２０４に接続され得る。例えば、選択ゲート２１２０のドレインは、対応するＮＡＮＤストリング２０６０のためのビット線２０４０に接続され得る。各選択ゲート２１２のソースは、対応するＮＡＮＤストリング２０６のメモリセル２０８Ｎに接続され得る。例えば、選択ゲート２１２０のソースは、対応するＮＡＮＤストリング２０６０のメモリセル２０８Ｎに接続され得る。それ故、各選択ゲート２１２は、対応するＮＡＮＤストリング２０６を共通のビット線２０４に選択的に接続するように構成され得る。各選択ゲート２１２の制御ゲートは、選択線２１５に接続され得る。
図２Ａの不揮発性メモリセルのアレイは、不揮発性メモリセルの３次元アレイであり得、例えば、ＮＡＮＤストリング２０６は、共通のソース２１６を含む平面に、並びに共通のソース２１６を含む平面に実質的に並行であり得る複数のビット線２０４を含む平面に、実質的に垂直に伸長し得る。
メモリセル２０８の典型的な構築物は、図２Ａに示したように、（例えば、閾値電圧の変化を通じて）メモリセルのデータ状態を判定し得るデータ蓄積構造体２３４（例えば、浮遊ゲート、電荷捕獲等）と、制御ゲート２３６とを含む。制御ゲート２３６は、１つ以上の導電性材料で一般的に形成される一方、データ蓄積構造体２３４は、導電性構造体及び誘電性構造体の両方を含み得る。幾つかの場合、メモリセル２０８は、画定されたソース２３０と、画定されたドレイン２３２とを更に含み得る。メモリセル２０８は、ワード線２０２に接続された（幾つかの場合、ワード線２０２を形成する）それらの制御ゲート２３６を有する。
メモリセル２０８の列は、所与のビット線２０４に選択的に接続されるＮＡＮＤストリング２０６又は複数のＮＡＮＤストリング２０６であり得る。メモリセル２０８の行は、所与のワード線２０２に一般的に接続されるメモリセル２０８であり得る。メモリセル２０８の行は、所与のワード線２０２に一般的に接続される全てのメモリセル２０８を含み得るが、必ずしも含まなくてもよい。メモリセル２０８の行は、メモリセル２０８の物理的ページの１つ以上のグループにしばしば分割され得、メモリセル２０８の物理的ページは、所与のワード線２０２に一般的に接続されるあらゆるその他のメモリセル２０８をしばしば含む。例えば、ワード線２０２Ｎに一般的に接続され、奇数のビット線２０４（例えば、ビット線２０４１、２０４３、２０４５等）に選択的に接続されるメモリセル２０８は、メモリセル２０８（例えば、奇数のメモリセル）の他方の物理的ページであり得る一方、ワード線２０２Ｎに一般的に接続され、偶数のビット線２０４（例えば、ビット線２０４０、２０４２、２０４４等）に選択的に接続されるメモリセル２０８は、メモリセル２０８（例えば、偶数のメモリセル）の一方の物理的ページであり得る。ビット線２０４３〜２０４５は、図２Ａには明示的には描写されていないが、メモリセル２００Ａのアレイのビット線２０４は、ビット線２０４０からビット線２０４Ｍまで連続して番号が付され得ることは明らかである。所与のワード線２０２に一般的に接続されるメモリセル２０８のその他のグループ化は、メモリセル２０８の物理的ページをも定義し得る。幾つかのメモリデバイスに対しては、所与のワード線に一般的に接続される全てのメモリセルは、メモリセルの物理的ページとみなされ得る。単一の読み出し動作の間に読み出される、又は単一のプログラミング動作の間にプログラミングされるメモリセル（幾つかの実施形態では、依然として行全体であり得る）の物理的ページ（例えば、メモリセルの上部又は下部のページ）の部分は、メモリセルの論理的なページとみなされ得る。メモリセルのブロックは、ワード線２０２０〜２０２Ｎに接続された全てのメモリセル（例えば、共通のワード線２０２を共有する全てのＮＡＮＤストリング２０６）等、一緒に消去されるように構成されたそれらのメモリセルを含み得る。例えば、メモリセル２０８から電荷を除去するために、ワード線２０２にリファレンス電圧（例えば、Ｖｓｓ又はグランド）が印加される一方、ビット線２０４及びソース２１６に高い電圧（例えば、２５Ｖ）が印加され得る。明確に区別されない限り、本明細書でのメモリセルのページへの言及は、メモリセルの論理的なページのメモリセルを指す。
図２Ｂは、例えば、メモリセル１０４のアレイの一部、例えば、不揮発性メモリセルのアレイとして、図１Ａを参照しながら説明した種類のメモリ内で使用され得るような不揮発性メモリセル２００Ｂのアレイの一部の別の概略図である。図２Ｂで同様に番号が付された要素は、図２Ａに関して提供されたような説明に対応する。図２Ｂは、３次元ＮＡＮＤメモリアレイ構造体の一例の付加的な詳細を提供する。不揮発性メモリセル２００Ｂの３次元ＮＡＮＤアレイは、半導体ピラーを含み得る鉛直構造体を包含し得、ピラーの一部は、ＮＡＮＤストリング２０６のメモリセルのチャネル領域としての機能を果たし得る。ＮＡＮＤストリング２０６は、（例えば、ドレイン選択トランジスタであり得、一般的に選択ゲートドレインと称され得る）選択トランジスタ２１２によってビット線２０４０〜２０４Ｍに、並びに（例えば、ソース選択トランジスタであり得、一般的に選択ゲートソースと称され得る）選択トランジスタ２１０によって共通のソース２１６に各々選択的に接続され得る。多数のＮＡＮＤストリング２０６は、同じビット線２０４に選択的に接続され得る。ＮＡＮＤストリング２０６のサブセットは、ＮＡＮＤストリング２０６とビット線２０４との各々の間の特定の選択トランジスタ２１２を選択的に活性化するために、選択線２１５０〜２１５Ｌをバイアスすることによってそれらの個別のビット線２０４に接続され得る。選択トランジスタ２１０は、選択線２１４をバイアスすることによって活性化され得る。各ワード線２０２は、不揮発性メモリセル２００Ｂのアレイのメモリセルの多数の行に接続され得る。特定のワード線２０２によって相互に一般的に接続されるメモリセルの行は、纏めてティアと称され得る。
図２Ｃは、例えば、メモリセル１０４のアレイの一部、例えば、揮発性メモリセルのアレイとして、図１Ａを参照しながら説明した種類のメモリ内で使用され得るような揮発性メモリセル２００Ｃのアレイの一部のブロック概略図である。揮発性メモリセル２００Ｃのアレイは、ワード線２０３０〜２０３Ｎ等のアクセス線と、データ線２０５０〜２０５Ｍ及びバーデータ線２０７０〜２０７Ｍ等の相補的なデータ線の対とを含む。ワード線２０３は、多対１の関係で、図２Ｃには示さないグローバルアクセス線（例えば、グローバルワード線）に接続され得る。幾つかの実施形態に対しては、揮発性メモリセル２００Ｃのアレイは、例えば、ｐウェルを形成するためのｐ型の導電性、又は例えば、ｎウェルを形成するためのｎ型の導電性等の導電型を有するように導電的にドープされ得る半導体に渡って形成され得る。
揮発性メモリセル２００Ｃのアレイは、（ワード線２０３に各々対応する）行、及び（相補的なデータ線２０５及び２０７の対に各々対応する）列内に配置され得る。メモリセル２０９は、データの蓄積のためのＳＲＡＭメモリセルを表し得る。
図２Ｄは、図２Ｃを参照しながら説明した種類の揮発性メモリセルのアレイ内で使用され得るようなＳＲＡＭメモリセル２０９Ｄのブロック概略図である。多様なＳＲＡＭメモリセルの設計が知られているが、電界効果トランジスタ（ＦＥＴ）２１３０を通じてデータ線２０５に選択的に接続される一方のデータノード２２９と、電界効果トランジスタ（ＦＥＴ）２１３１を通じてバーデータ線２０７に選択的に接続される他方のデータノード（例えば、データバーノード）２３１とを有するラッチを共同して形成する、交差結合したインバータ２１１０及び２１１１の対にまで簡易化され得る。データノード２２９及び２３１は、相補的なロジックレベルを一般的に有する。
ＦＥＴ２１３０及び２１３１は、ワード線２０３に接続されたそれらの制御ゲートを各々有し得る。メモリセル２０９Ｄを読み出すこと及びプログラミングすることは、ワード線２０３、データ線２０５、及びデータバー線２０７に適切な電圧信号を印加することによって実施され得る。例えば、ＦＥＴ２１３を活性化するのに十分な電圧信号をワード線２０３に印加することによって、メモリセル２０９Ｄのデータ値とその相補とは、データ線２０５及びデータバー線２０７上に発現された電圧レベルをセンシングすることによって夫々判定され得る。同様に、ＦＥＴ２１３を活性化するのに十分な電圧信号をワード線２０３に印加することによって、データ線２０５及びデータバー線２０７に相補的な電圧信号、例えば、あるデータ値、例えば、データノード２２９のロジックハイレベルをプログラミングするためのデータ線２０５上のロジックハイレベル及びデータバー線２０７上のロジックローレベル、並びに異なるデータ値、例えば、データノード２２９のロジックローレベルをプログラミングするためのデータ線２０５上のロジックローレベル及びデータバー線２０７上のロジックハイレベルを印加することによってメモリセル２０９Ｄにデータ値がプログラミングされ（例えば、書き込まれ）得る。
図２Ｅは、図２Ｃを参照しながら説明した種類の揮発性メモリセルのアレイ内で使用され得るようなＳＲＡＭメモリセル２０９Ｅの別の概略図である。メモリセル２０９Ｅは、ワード線２０３（ＷＬ）に接続された制御ゲートと、データ線２０５（ＩＯ）に接続された第１のソース／ドレインとを有するｎ型ＦＥＴ（ｎＦＥＴ）２１３０と、ワード線２０３に接続された制御ゲートと、データバー線２０７（ＩＯ＃）に接続された第１のソース／ドレインとを有するｎＦＥＴ２１３１とを含み得る。ｎＦＥＴ２１３０及び２１３１は、例えば、Ｖｓｓ、グランド、又は０Ｖ等のリファレンス電圧を受け取るように構成されたリファレンス電圧ノード等の電圧ノード２４７０及び２４７１に夫々接続されたそれらの本体を有し得る。電圧ノード２４７０及び２４７１は、同じリファレンス電圧を受け取るように各々接続され得る。
メモリセル２０９Ｅは、電圧ノード２４９と電圧ノード２４７２との間に直列に接続されたｐ型ＦＥＴ（ｐＦＥＴ）２２３とｎＦＥＴ２２７とを更に含み得る。電圧ノード２４９は、電圧ノード２４７２の電圧レベルよりも大きいＶｃｃ又はその他の電圧等の供給電圧を受け取るように構成され得る。電圧ノード２４７２は、例えば、Ｖｓｓ、グランド、又は０Ｖ等のリファレンス電圧を受け取るように構成され得る。電圧ノード２４７２は、電圧ノード２４７０及び２４７１と同じリファレンス電圧を受け取るように接続され得る。ｐＦＥＴ２２３は、電圧ノード２４９に接続されたその本体を有し得る。ｎＦＥＴ２２７は、電圧ノード２４７２に接続されたその本体を有し得る。ｐＦＥＴ２２３及びｎＦＥＴ２２７の制御ゲートは、ｎＦＥＴ２１３１の第２のソース／ドレインに接続され得る。ｐＦＥＴ２２３及びｎＦＥＴ２２７は、図２Ｄのインバータ２１１０を共同して形成し得る。
メモリセル２０９Ｅは、電圧ノード２４９と電圧ノード２４７２との間に直列に接続されたｐＦＥＴ２２１とｎＦＥＴ２２５とを更に含み得る。ｐＦＥＴ２２１は、電圧ノード２４９に接続されたその本体を有し得る。ｎＦＥＴ２２５は、電圧ノード２４７２に接続されたその本体を有し得る。ｐＦＥＴ２２１及びｎＦＥＴ２２５の制御ゲートは、ｎＦＥＴ２１３０の第２のソース／ドレインに接続され得る。ｐＦＥＴ２２１及びｎＦＥＴ２２５は、図２Ｄのインバータ２１１１を共同して形成し得る。データノード２２９は、ｐＦＥＴ２２３とｎＦＥＴ２２７との間に接続され得、ｐＦＥＴ２２１及びｎＦＥＴ２２５の制御ゲートに接続され得、ｎＦＥＴ２１３０の第２のソース／ドレインに接続され得る。データノード２３１は、ｐＦＥＴ２２１とｎＦＥＴ２２５との間に接続され得、ｐＦＥＴ２２３及びｎＦＥＴ２２７の制御ゲートに接続され得、ｎＦＥＴ２１３１の第２のソース／ドレインに接続され得る。
メモリセル２０９Ｅは、ｎＦＥＴ２１３１の第２のソース／ドレインに接続された第１のソース／ドレインと、制御信号ノード２３５（Ｑ＿ＯＵＴ＿ＢＵＦ）に接続された制御ゲートとを有するｎＦＥＴ２３３と、ｎＦＥＴ２１３０の第２のソース／ドレインに接続された第１のソース／ドレインと、制御信号ノード２３７（Ｑ＿ＯＵＴ＿Ｎ）に接続された制御ゲートとを有するｎＦＥＴ２３９とを更に含み得る。ｎＦＥＴ２３３及び２３９の本体は、電圧ノード２４７２に接続され得る。
メモリセル２０９Ｅは、ｎＦＥＴ２３３の第２のソース／ドレインに接続された第１のソース／ドレインと、電圧ノード２４７３に接続された第２のソース／ドレインと、制御信号ノード２４３０（ＳＥＮＳＥ）に接続された制御ゲートとを有するｎＦＥＴ２４１０と、ｎＦＥＴ２３９の第２のソース／ドレインに接続された第１のソース／ドレインと、電圧ノード２４７３に接続された第２のソース／ドレインと、制御信号ノード２４３１（ＳＥＮＳＥ）に接続された制御ゲートとを有するｎＦＥＴ２４１１とを更に含み得る。制御信号ノード２４３０及び２４３１は、例えば、センシングされる差動蓄積デバイスからメモリセル２０９Ｅにデータを書き込むことの要望を指し示す、同じ制御信号を受信するように構成され得る。ｎＦＥＴ２４３０及び２４３１の本体は、電圧ノード２４７３に接続され得る。電圧ノード２４７３は、例えば、Ｖｓｓ、グランド、又は０Ｖ等のリファレンス電圧を受け取るように構成され得る。電圧ノード２４７３は、電圧ノード２４７０、２４７１、及び２４７２と同じリファレンス電圧を受け取るように接続され得る。ｎＦＥＴ２４１０及び２４１１は、２つの別個のトランジスタとして描写されているが、それらは、ｎＦＥＴ２３３の第２のソース／ドレインと、ｎＦＥＴ２３９の第２のソース／ドレインとに接続された第１のソース／ドレインを有し、電圧ノード２４７３に接続された第２のソース／ドレインを有する単一のｎＦＥＴに置き換えら得る。
制御信号ノード２３５及び２３７は、メモリセル２０９Ｅに蓄積されるデータ状態を指し示す相補的な制御信号を受信するように構成され得る。例えば、ロジックハイレベルを有し、従って、ｎＦＥＴ２４１０及び２４１１を活性化する制御信号を制御信号ノード２４３０及び２４３１が受信した場合、制御信号ノード２３７は、ロジックローレベルを有する制御信号を受信し、制御信号ノード２３５は、ロジックハイレベルを有する制御信号を受信し、データノード２２９（Ｑ）上のロジックハイレベルと、データバーノード２３１（Ｑ＃）上のロジックローレベルとに対応するデータ状態がメモリセル２０９Ｅに蓄積され得る。逆に、ロジックハイレベルを有し、従って、ｎＦＥＴ２４１０及び２４１１を活性化する制御信号を制御信号ノード２４３０及び２４３１が受信した場合、制御信号ノード２３７は、ロジックハイレベルを有する制御信号を受信し、制御信号ノード２３５は、ロジックローレベルを有する制御信号を受信し、データノード２２９（Ｑ）上のロジックローレベルと、データバーノード２３１（Ｑ＃）上のロジックハイレベルとに対応するデータ状態がメモリセル２０９Ｅに蓄積され得る。
図３Ａは、実施形態に従った差動蓄積デバイス３００の概略図である。差動蓄積は、並列に接続された第１の不揮発性メモリセル３０１と第２の不揮発性メモリセル３０３とを含み得る。不揮発性メモリセル３０１／３０３の各々は、図２Ａのメモリセル２０８を参照しながら説明した種類の構造体を有し得、例えば、各不揮発性メモリセル３０１／３０３は、閾値電圧の変化を通じて当該メモリセルのデータ状態を判定し得るデータ蓄積構造体を有する電界効果トランジスタ（例えば、ｎ型電界効果トランジスタ又はｎＦＥＴ）を含み得る。不揮発性メモリセル３０１のゲート（例えば、制御ゲート）は、不揮発性メモリセル３０３のゲート（例えば、制御ゲート）に接続され得る。不揮発性メモリセル３０１は、ノード３０７と、電圧ノード３１７、例えば、Ｖｓｓ、グランド、又は０Ｖ等のリファレンス電圧を受け取るように構成されたリファレンス電圧ノード等との間に直列に接続され得る。不揮発性メモリセル３０３は、ノード３０９と電圧ノード３１７との間に直列に接続され得る。例えば、不揮発性メモリセル３０３は、電圧ノード３１７に接続された第１のソース／ドレインと、ノード３０９に接続された第２のソース／ドレインとを有し得る一方、不揮発性メモリセル３０１は、電圧ノード３１７に接続された第１のソース／ドレインと、ノード３０７に接続された第２のソース／ドレインとを有し得る。差動蓄積デバイス３００は、ゲート接続された不揮発性メモリセルの対の不揮発性メモリセル３０１／３０３の各々を通じた電流の流れの差に応答して判定されたデータのデジット（例えば、ビット）を蓄積することを容易にし得る。
差動蓄積デバイス３００は、ノード３０７に接続された第１のソース／ドレインと、ノード３２７に接続された第２のソース／ドレインとを有する絶縁ゲート（例えば、ｎＦＥＴ）３１１と、ノード３０９に接続された第１のソース／ドレインと、ノード３２９に接続された第２のソース／ドレインとを有する絶縁ゲート（例えば、ｎＦＥＴ）３１３とを更に含み得る。ｎＦＥＴ３１１のゲート（例えば、制御ゲート）は、ｎＦＥＴ３１３のゲート（例えば、制御ゲート）に接続され得る。差動蓄積デバイス３００は、ノード３２７に接続された第１のソース／ドレインと、ノード３３７に接続された第２のソース／ドレインとを有するｐ型電界効果トランジスタ（ｐＦＥＴ）３３３と、ノード３２９に接続された第１のソース／ドレインと、ノード３３７に接続された第２のソース／ドレインとを有するｐＦＥＴ３３５とを更に含み得る。ｐＦＥＴ３３５のゲート（例えば、制御ゲート）は、ノード３２７に接続され得る一方、ｐＦＥＴ３３３のゲート（例えば、制御ゲート）は、ノード３２９に接続され得る。
差動蓄積デバイス３００は、ノード３３７に接続された第１のソース／ドレインと、電圧ノード３４９に接続された第２のソース／ドレインとを有するｐＦＥＴ３４１を更に含み得る。電圧ノード３４９は、電圧ノード３１７の電圧レベルよりも大きいＶｃｃ又はその他の電圧等の供給電圧を受け取るように構成され得る。供給電圧は、メモリセルのアレイにアクセスするために使用される電圧（例えば、（複数の）電圧の内の１つ）であり得る。ｐＦＥＴ３４１のゲート（例えば、制御ゲート）は、制御信号ノード３３９に接続され得る。
差動蓄積デバイス３００は、インバータ３３１等の第１の出力バッファを更に含み得る。インバータ３３１は、ノード３２７に接続された入力と、第１のバッファ出力ノード３４５に接続された出力とを有する、差動蓄積デバイス３００は、インバータ３３２等の第２の出力バッファを更に含み得る。インバータ３３２は、第１のバッファ出力ノード３４５に接続された入力と、第２のバッファ出力ノード３４６に接続された出力とを有する。
差動蓄積デバイス３００は、マルチプレクサ３１５及びマルチプレクサ３４３を更に含み得る。マルチプレクサ３１５は、電圧信号ノード３１９及び３２１から受信した電圧信号等の複数の電圧信号を受信するように接続され得る。電圧信号ノード３１９は、読み出し電圧等の第１の電圧を受け取るように構成され得、電圧信号ノード３２１は、プログラミング電圧等の第２の電圧を受け取るように構成され得る。マルチプレクサ３１５の出力は、不揮発性メモリセル３０１及び３０３のゲートに接続され得る。マルチプレクサ３４３は、電圧信号ノード３４７からの電圧信号等の電圧信号を受信するように構成され得る。電圧信号ノード３４７は、電圧、例えば、以下で説明するような不揮発性メモリセル３０１又は３０３の内の１つのプログラミングを可能にするように構成されたドレイン電圧を受け取るように構成され得る。
差動蓄積デバイス３００は、差動蓄積デバイス３００のアクセスのためのロジック３０５を更に含み得る。ロジック３０５は、制御信号ノード３２３及び３２５から受信した制御信号等の複数の制御信号に応答し得る。制御信号ノード３２３は、メモリセルのデータ値（例えば、デジットのデータ）を指し示す１つ以上の制御信号を受信するように構成され得る。メモリセルのデータ値は、ＭＬＣメモリセルの１ページ（例えば、１デジット）のデータを表し得る。例えば、２ページのデータを蓄積するように構成されたメモリセルへの上部ページのデータのプログラミングの間、下部ページのデータのデータ値は（例えば、キャッシュレジスタ又はその他の一時的な蓄積場所内に）蓄積され得る。制御信号ノード３２３は、下部ページのデータのデータ値を指し示す制御信号を受信するように構成され得、下部ページのデータのデータ値を指し示す制御信号の相補である制御信号を受信するように更に構成され得る。制御信号ノード３２５は、電力障害が指し示されたか否かを指し示す１つ以上の制御信号を受信するように構成され得る。例えば、制御信号ノード３２５は、電力障害が指し示されたか否かを指し示す制御信号を受信するように構成され得、電力障害が指し示されたか否かを指し示す制御信号の相補である制御信号を受信するように更に構成され得る。ロジック３０５は更に、１つ以上のその他の制御信号に応答し得る。
マルチプレクサ３１５は、不揮発性メモリセル３０１及び３０３のゲートに印加されるその入力電圧信号の内の１つを選択するために、ロジック３０５からの１つ以上の制御信号に応答し得る。マルチプレクサ３４３は、不揮発性メモリセル３０１の第２のソース／ドレイン、又は不揮発性メモリセル３０３の第２のソース／ドレインへの夫々の印加のためにその受信した電圧をノード３０７及び３０９の内の選択した１つに印加するために、ロジック３０５からの１つ以上の制御信号に応答し得る。ロジック３０５は、差動蓄積デバイス３００上での読み出し動作の間等にｎＦＥＴ３１１及び３１３を選択的に活性化し、又は不揮発性メモリセル３０１又は３０３の内の１つの上でのプログラミング動作の間等にｎＦＥＴ３１１及び３１３を不活性化するための制御信号をｎＦＥＴ３１１及び３１３のゲートに提供するように更に構成され得る。
差動蓄積デバイス３００では、不揮発性メモリセル３０１がプログラミングされておらず（例えば、初期値において閾値電圧を有し）、不揮発性メモリセル３０３がプログラミングされている（例えば、該初期値よりも大きい閾値電圧を有する）場合、プログラミングされていない不揮発性メモリセル３０１は、そのゲートに印加された電圧レベルに応答して活性化され得、プログラミングされている不揮発性メモリセル３０３は、その同じ電圧レベルに応答して不活性化されたままであり得る。ｎＦＥＴ３１１及び３１３を活性化し、ｐＦＥＴ３４１を活性化することによって、不揮発性メモリセル３０１に電流が流れ得、不揮発性メモリセル３０３はこうした電流の流れを阻害し得る。結果として、ノード３２７は、ロジックローレベルを有し、したがって、ｐＦＥＴ３３５を活性化する。このことは、ノード３２９をロジックハイレベルにもたらし、したがって、ｐＦＥＴ３３３を不活性化し、ノード３２７をロジックローレベルに維持する。第１のバッファ出力ノード３４５はロジックハイレベルを有し得、第２のバッファ出力ノード３４６は、結果としてロジックローレベルを有し得る。
逆に、不揮発性メモリセル３０１がプログラミングされ、不揮発性メモリセル３０３がプログラミングされていない場合、ｎＦＥＴ３１１及び３１３を活性化すること、並びにｐＦＥＴ３４１を活性化することは、不揮発性メモリセル３０３を通じた電流の流れをもたらし得、不揮発性メモリセル３０１は、こうした電流の流れを阻害し得る。結果として、ノード３２９は、ロジックローレベルを有し、したがって、ｐＦＥＴ３３を活性化する。このことは、ノード３２７をロジックハイレベルにもたらし、したがって、ｐＦＥＴ３３３を不活性化し、ノード３２７をロジックハイレベルに維持する。第１のバッファ出力ノード３４５は、ロジックローレベルを有し得、第２のバッファ出力ノード３４６は、結果としてロジックハイレベルを有し得る。
差動蓄積デバイス３００をプログラミングするために、ｎＦＥＴ３１１及び３１３は、不揮発性メモリセル３０１及び３０３をｐＦＥＴ３３３及び３３５から絶縁するように不活性化され得る。電圧信号ノード３４７の電圧レベルは、プログラミングのために選択された不揮発性メモリセル３０１又は３０３の第２のソース／ドレインに印加され得る一方、電圧信号ノード３２１の電圧レベルは、不揮発性メモリセル３０１及び３０３の両方のゲートに印加され得る。一例として、電圧信号ノード３４７の電圧レベルは約５Ｖであり得る一方、電圧信号ノード３２１の電圧レベルは約１５Ｖであり得る。この方法では、不揮発性メモリセル３０１及び３０３は、共に活性化され、電圧信号ノード３２１の電圧レベルをその第２のソース／ドレインにおいて（例えば、夫々、ノード３０７又は３０９において）受け取る不揮発性メモリセル３０１又は３０３は、電流を電圧ノード３１７に伝導しており、電荷キャリア（例えば、電子）は、トンネルし得、さもなければ不揮発性メモリセルのデータ蓄積ノード中に注入され得る。残りの不揮発性メモリセル３０１又は３０３は、電圧ノード３１７に接続されたその第２のソース／ドレインを有し、その最初の（例えば、消去された）状態を維持するように、そのデータ蓄積ノード内の電子の増加を経験しなくてもよい。しかしながら、この不揮発性メモリセルが幾らかのトンネル効果を経験したとしても、プログラミングのために選択された不揮発性メモリセルのトンネル効果よりも少ないことが予想されるであろう。差動蓄積デバイスの差動の性質に起因して、閾値電圧のこの差は、蓄積されたデータ値を区別するのに依然として活用され得る。プログラミングのために選択されず、そのデータ蓄積構造体内のこうした偶発的な電荷の累積を経験する不揮発性メモリセル３０１又は３０３は、依然としてプログラミングされていないメモリセルとみなされるであろう。
不揮発性メモリセル３０１又は３０３は、絶縁されたウェル構造体３０２、例えば、差動蓄積デバイス３００の残りのトランジスタの本体から絶縁された半導体構造体内に必要に応じて形成され得る。この方法では、不揮発性メモリセル３０１及び３０３の制御ゲートは、不揮発性メモリセル３０１及び３０３のデータ蓄積構造体から電荷を除去するのに予想される低電圧、例えば、Ｖｓｓでバイアスされる一方、不揮発性メモリセル３０１及び３０３の本体は、消去電圧、例えば、２０Ｖでバイアスされ得る。このことは、差動蓄積デバイス３００の残りのコンポーネント上の有害な影響を緩和しつつ、不揮発性メモリセル３０１及び３０３の消去を容易にし得る。
差動蓄積デバイス３００の不揮発性メモリセル３０１及び３０３は、別々のデバイスとして描写されているが、実施形態は、図２Ａに示したＮＡＮＤストリングと同様の（例えば、同じ）構造体を利用し得る。図３Ｂは、実施形態に従った差動蓄積デバイス３００の不揮発性メモリセル３０１又は３０３として使用され得る代替的な構造体の概略図である。図３Ｂに示すように、不揮発性メモリセル３０１又は３０３は、ＮＡＮＤストリング２０６として表され得る。また、直列の２つのメモリセル２０８を有するＮＡＮＤストリング２０６として図３Ｂには描写されているが、ＮＡＮＤストリング２０６は、選択ゲート２１０と２１２との間に唯一のメモリセル２０８を含むように修正され得、又はそれは、直列に追加のメモリセル２０８を含み得る。２つ以上のメモリセル２０８を有するＮＡＮＤストリング２０６を使用する実施形態に対しては、直列の多数のメモリセル２０８が単一の不揮発性メモリセル３０１又は３０３としての機能を果たし得るように、マルチプレクサ３１５の出力は、（複数の）ワード線２０２の内の１つにのみ印加され得、又はそれは、ワード線２０２の内の２つ以上、ことによれば全てに印加され得る。
絶縁ゲート（例えば、ｎＦＥＴ）３５１及び３５３を包含することによって、ＮＡＮＤストリング２０６は、差動蓄積デバイス３００の残りの回路から絶縁され得る。結果として、不揮発性メモリセル３０１又は３０３は、図２Ａに関して論じた同じメカニズムを使用して消去され得る。ロジック３０５は、不揮発性メモリセル３０１又は３０３へのアクセスが要望される時には何時でもｎＦＥＴ３５１及び３５３を活性化するように、これに応じて修正され得る。
図４は、別の実施形態に従った差動蓄積デバイス４００の概略図である。差動蓄積デバイス４００は、絶縁ゲート（例えば、ｎＦＥＴ）４６１及び４６３と、ｐＦＥＴ４６５及び４６７の追加において差動蓄積デバイス３００とは異なり得る。ｎＦＥＴ４６３は、不揮発性メモリセル３０３と電圧ノード３１７との間に直列に接続される一方、ｎＦＥＴ４６１は、不揮発性メモリセル３０１と電圧ノード３１７との間に直列に接続される。ｎＦＥＴ４６１及び４６３は、相互に接続されたそれらのゲート（例えば、制御ゲート）を有し、ロジック３０５からの制御信号に応答する。ｐＦＥＴ４６５は、ノード３０７に接続された第１のソース／ドレインと、電圧信号ノード４６９に接続された第２のソース／ドレインとを有する。ｐＦＥＴ４６７は、ノード３０９に接続された第１のソース／ドレインと、電圧信号ノード４６９に接続された第２のソース／ドレインとを有する。ｐＦＥＴ４６５及び４６７は、相互に接続されたそれらのゲート（例えば、制御ゲート）を有し、ロジック３０５からの制御信号に応答する。電圧信号ノード４６９は、消去電圧を受け取るように構成され得る。例えば、消去電圧は、ノード３０７／３０９と、不揮発性メモリセル３０１／３０３のゲートとに両方が夫々印加され、（例えば、各不揮発性メモリセル３０１／３０３の残りのソース／ドレインをフロートにするために）ｎＦＥＴ４６１及び４６３が不活性化された場合に、不揮発性メモリセル３０１／３０３のチャネルから不揮発性メモリセル３０１／３０３のゲートへの電圧降下が不揮発性メモリセル３０１／３０３のデータ蓄積構造体から電荷を除去するのに十分である、電圧信号ノード３１９の電圧レベルよりも高い、ある電圧レベルであり得る。
或いは、消去電圧を単一のノード３０７若しくは３０９に選択的に印加するために、又は以前にプログラムされた不揮発性メモリセル３０３若しくは３０３のみを消去するためにマルチプレクサ３４３が使用され得るように、電圧信号ノード３４７に消去電圧が印加され（例えば、選択的に印加され）得る。これは、メモリセルを消去することに渡る任意の問題を緩和するのに有用であり得る。差動蓄積デバイス４００上での消去動作の間、ｎＦＥＴ３１１及び３１３も不活性化され得ることに留意されたい。また、不揮発性メモリセル３０１及び３０３のゲートにリファレンス電圧（例えば、Ｖｓｓ、グランド、又は０Ｖ）が印加され得るように、マルチプレクサ３１５は、電圧ノード３１７に接続された第３の入力を有するように構成され得、電圧信号ノード３１９の電圧レベルを使用することに関連する消去電圧の電圧レベルの削減を容易にし得る。
様々な実施形態は、前のページデータのデータ値が特定のロジックレベルを有する場合にのみ、不揮発性メモリセル３０１又は３０３の内の１つのプログラミングを開始するように構成され得る。図５は、更なる実施形態に従った差動蓄積デバイス５００の概略図である。差動蓄積デバイス５００は、ノード３０７及び３０９の内の１つのみが電圧信号ノード３４７に選択的に接続されるように、スイッチ３４３´を有するマルチプレクサ３４３への置き換えにおいて、差動蓄積デバイス３００とは異なり得る。また、ｐＦＥＴ３３３´及び３３５´は、異なるＷ／Ｌ比を有し得、さもなければ特定のゲート電圧において異なるコンダクタンスを有するように構成され得る。図５の例に対しては、ｐＦＥＴ３３５´のＷ／Ｌ比は、特定のゲート電圧においてそのコンダクタンスがｐＦＥＴ３３３´のコンダクタンスよりも小さいように、ｐＦＥＴ３３３´のＷ／Ｌ比よりも大きくてもよい。この方法では、ノード３２７のデフォルトのロジックレベルは、不揮発性メモリセル３０１及び３０３の両方がプログラミングされていない場合にロジックローレベルであり得、不揮発性メモリセル３０１がプログラミングされている場合にロジックハイレベルであり得る。この例での不揮発性メモリセル３０１のプログラミング及び消去は、図３Ｂ又は図４を参照しながら論じたような構造体内の装置の任意の修正と共に、図３Ａ、図３Ｂ、及び図４を参照しながら論じたように実施され得る。
図６Ａ〜図６Ｄは、図３Ａを参照しながら説明した種類の差動蓄積デバイスの具体的実装の概略図を共に描写する。図６Ａに描写するように、ｎＦＥＴ３１１及び３１３は、不揮発性メモリセル３０１及び３０３のプログラミング及び／又は消去の間に利用される電圧からｐＦＥＴ３３３及び３３５を保護するのに十分な高電圧ｎＦＥＴであり得る。インバータ３３１は、ノード３３７と電圧ノード３１７との間に直列に接続されたｐＦＥＴ６７１及びｎＦＥＴ６７３を含み得る。インバータ３３２は、ノード３３７と電圧ノード３１７´との間に直列に接続されたｐＦＥＴ７１１及びｎＦＥＴ７１３を含み得る。電圧ノード３１７´は、電圧ノード３１７と同じであり得、さもなければ同じ電圧レベルを受け取るように構成され得る。第２のバッファ出力ノード３４６は、差動蓄積デバイス内に蓄積されたデータ状態のロジックレベルの相補を表す制御信号Ｑ＿ＯＵＴ＿Ｎを提供し得る一方、第１のバッファ出力ノード３４５は、差動蓄積デバイス内に蓄積されたデータ状態のロジックレベルを表す制御信号Ｑ＿ＯＵＴ＿ＢＵＦを提供し得る。
図３Ａ等において、不揮発性メモリセル３０１及び３０３を電圧ノード３１７に接続する代わりとして、不揮発性メモリセル３０３は、電圧ノード７０４に接続された第１のソース／ドレインと、ノード３０９に接続された第２のソース／ドレインとを有し得る一方、不揮発性メモリセル３０１は、電圧ノード７０４に接続された第１のソース／ドレインと、ノード３０７に接続された第２のソース／ドレインとを有し得る。電圧ノード７０４は、電圧ノード３１７が受け取るのと同じ電圧であり得る電圧Ｖ＿ＳＲＣを受け取るように構成され得る。電圧ノード３１７と７０４との分離は、例えば、不揮発性メモリセル３０１及び３０３へのノイズ耐性を改善するのに使用され得る。不揮発性メモリセル３０１及び３０３の本体は、電圧Ｖ＿ＡＴＵＢを受け取るように構成された、図３Ａの絶縁されたウェル構造体３０２を表し得る電圧ノード７０２に接続され得る。電圧Ｖ＿ＡＴＵＢは、差動蓄積デバイスをプログラミングする又は読み出す間に電圧ノード３１７が受け取るのと同じ電圧であり得、不揮発性メモリセル３０１及び３０３上での消去動作の間、消去電圧、例えば、２０Ｖであり得る。
マルチプレクサ３１５は、電圧ノード３１９と３２１との間に直列に接続されたｐＦＥＴ（例えば、高電圧ｐＦＥＴ）６８３及び６８５を含み得る。ｐＦＥＴ６８３のゲートは、図３Ａのロジック３０５から制御信号ＤＩＳ＿ＶＲＥＦを受信するように制御信号ノード６８７に接続され得、ｐＦＥＴ６８５のゲートは、図３Ａのロジック３０５から制御信号ＤＩＳ＿ＶＰＰを受信するように制御信号ノード６８９に接続され得る。電圧ノード３１９は、（例えば、ｐＦＥＴ３４１を通じて選択的に接続された）電圧ノード３４９と電圧ノード３１７との間に直列に接続されたｎＦＥＴ６９１、６９３、及び６９５を含む電圧分圧器の出力であり得る。ｎＦＥＴ６９５は、電圧ノード３１９の電圧レベルの調整を可能にするための不揮発性メモリセル６９５であり得る。例えば、電圧ノード３１９の電圧レベルは、プログラミングされていない不揮発性メモリセル３０１又は３０３を活性化するのに十分で、プログラミングされている不揮発性メモリセル３０１又は３０３を活性化するのに不十分なレベルに調整され得る。
マルチプレクサ３４３は、ｐＦＥＴ（例えば、高電圧ｐＦＥＴ）６７５及び６７７を含み得、電圧信号ノード３４７とそれらの個別のノード３０７又は３０９との間に直列に各々接続される。ｐＦＥＴ６７５のゲートは、図３Ａのロジック３０５から制御信号ＰＲＯＧ＿Ａ＿Ｎを受信するように制御信号ノード６７９に接続され得、ｐＦＥＴ６７７のゲートは、図３Ａのロジック３０５から制御信号ＰＲＯＧ＿Ｂ＿Ｎを受信するように制御信号ノード６８１に接続され得る。所望の電圧に依存して、マルチプレクサ３４３のｐＦＥＴ６７５及び６７７は、代わりにｎＦＥＴ、例えば、高電圧ｎＦＥＴであり得る。
図６Ａに描写したように、図６Ａ〜図６Ｄの差動蓄積デバイスは、ｎＦＥＴ６９７及び７０１と、ｐＦＥＴ６９９及び７０３とを更に含み得る。ｎＦＥＴ６９７及び７０１は、電圧ノード３４９と電圧ノード３１７との間にｐＦＥＴ６９９及び７０３と直列に各々接続され、相互に並列に接続される。ｎＦＥＴ６９７及びｐＦＥＴ６９９の制御ゲートは、制御信号ＰＲＯＧ＿Ａを受信するように制御信号ノード７０５に各々接続され、ｎＦＥＴ７０１及びｐＦＥＴ７０３の制御ゲートは、制御信号ＰＲＯＧ＿Ｂを受信するように制御信号ノード７０７に各々接続される。ｎＦＥＴ６９７及び７０１と、ｐＦＥＴ６９９及び７０３とは、図３Ａのロジック３０５の一部を形成し得る。
図６Ｂは、図３Ａのロジック３０５の一部であり得、電圧ノード７７７の電圧レベルを有する出力制御信号を生成するように構成され得、例えば、電圧ＶＣＣ＿ＶＤＲＡＩＮを受け取るように構成され得る差動蓄積デバイスのレベルシフタを描写する。ＶＣＣ＿ＶＤＲＡＩＮは、以前に説明したようにそのドレインに印加された場合に不揮発性メモリセル３０１又は３０３をプログラミングするのに十分な電圧レベルを有するように選択され得る。図６Ｂのレベルシフタは、図３Ａのロジック３０５の一部であり得る。
図６Ｂに描写したように、ｐＦＥＴ７５１、ｎＦＥＴ７５３、及びｎＦＥＴ７５５は、電圧ノード３４９´´と電圧ノード３１７´´との間に直列に接続される。電圧ノード３４９´´は、図６Ａの電圧ノード３４９と同じであり得、さもなければ同じ電圧レベルを受け取るように構成され得る。電圧ノード３１７´´は、図６Ａの電圧ノード３１７と同じであり得、さもなければ同じ電圧レベルを受け取るように構成され得る。ｐＦＥＴ７５１のゲートは、制御信号ＰＣ＿Ｎを受信するように制御信号ノード７４９に接続され、ｎＦＥＴ７５３のゲートは、制御信号Ｑ＃を受信するように、対応するＳＲＡＭメモリセルのデータバーノード２３１に接続され、ｎＦＥＴ７５５のゲートは、制御信号ＰＦＡＩＬを受信するように制御信号ノード７４７に接続される。
制御信号ＰＣ＿Ｎは、ｐＦＥＴ７５１が不活性化されるようにロジックハイレベルを通常有し得るが、図６Ｂのレベルシフタをプリチャージ（例えば、リセット）するためにｐＦＥＴ７５１を活性化するためのパワーアップ後にロジックローレベルに遷移し得る。制御信号ＰＦＡＩＬは、電力喪失が指し示されたか否かを指し示すロジックレベルを有し得る。これらの制御信号の両方は、例えば、図１Ａの制御ロジック１１６から受信され得る。
制御信号ＰＦＡＩＬは、例えば、Ｖｃｃ等の供給電圧がある最小閾値を何時下回るかを検出するのにしばしば使用される制御ロジック１１６の電圧レベル検出回路の出力信号であり得る。一例では、供給電圧Ｖｃｃは、２．７Ｖ〜３．６Ｖの所望の（例えば、許容の）範囲で、３．３Ｖの通常値を提唱する仕様を有し得る。電圧検出回路は、この例に対しては２．５Ｖ等のある閾値（例えば、ある最小閾値）をＶｃｃの電圧レベルが下回る場合にロジックハイレベルを有する制御信号ＰＦＡＩＬを生成するように構成され得る。こうした電圧検出回路は、当該技術分野で周知であり、本開示の主題ではないので本明細書では説明されないであろう。閾値電圧への調整は、補助的なエネルギー蓄積デバイスに接続することなく、実施形態に従った差動蓄積デバイスの動作を可能にすることを保証し得る。前述の例を続けると、供給電圧が使用不可能な電圧レベルに降下する前に差動蓄積デバイスの不揮発性メモリセルをプログラミングするための十分な時間を２．５Ｖの閾値が提供しない場合、該閾値は増加されてもよく、閾値電圧の所望の範囲内、例えば、この例では２．７Ｖ〜３．６Ｖの範囲内のあるレベルに増加し得る。このことは、電力のディップに応答して差動蓄積デバイスの不必要なプログラミングをもたらすことがあるが、供給電圧がその通常値に戻った場合に、差動蓄積デバイスの不揮発性メモリセルは消去され得る。
図６Ｂのレベルシフタは、ｐＦＥＴ７５１とｎＦＥＴ７５３との間のソース／ドレインに接続された第１のソース／ドレインを有するｎＦＥＴ（例えば、高電圧ｎＦＥＴ）７５７を更に含み得る。図６Ｂのレベルシフタは、電圧ノード７７７と電圧ノード３１７´´との間に直列に接続されたｎＦＥＴ（例えば、高電圧ｎＦＥＴ）７６３及びｐＦＥＴ（例えば、高電圧ｐＦＥＴ）７６１を更に含み得る。ｎＦＥＴ７６３及びｐＦＥＴ７６１は、ｎＦＥＴ７５７の第２のソース／ドレインに、並びに電圧ノード７７７に接続された第２のソース／ドレインを有するｐＦＥＴ（例えば、高電圧ｐＦＥＴ）７５９のソース／ドレインに接続されたそれらのゲートを有する。
図６Ｂのレベルシフタは、電圧ノード７７７と電圧ノード３１７´´との間に直列に接続されたｎＦＥＴ（例えば、高電圧ｎＦＥＴ）７６７及びｐＦＥＴ（例えば、高電圧ｐＦＥＴ）７６５を更に含み得る。ｎＦＥＴ７６３及びｐＦＥＴ７６１は、ノード７６９に、及びｐＦＥＴ７５９のゲートに接続されたそれらのゲート有する。ノード７６９は、制御信号ＰＲＯＧ＿Ａを提供するために制御信号ノード７０５に接続され、ノード７７１は、制御信号ＰＲＯＧ＿Ａ＿Ｎ、例えば、制御信号ＰＲＯＧ＿Ａの相補を提供するために制御信号ノード６８１に接続される。
図６Ｃは、図３Ａのロジック３０５の一部であり得、電圧レベルＶＣＣ＿ＶＤＲＡＩＮを有する出力制御信号を生成するように構成され得る差動蓄積デバイスの別のレベルシフタを描写する。図６Ｃの構造体は、図６Ｂの構造体と同じであるように描写され、したがって、入力と出力との差に関してのみであろう。データバーノード２３１から（例えば、ＳＲＡＭメモリセルのデータ値の相補を表す）制御信号Ｑ＃を受信する代わりに、図６Ｃのレベルシフタは、データノード２２９から制御信号Ｑを受信するように構成される。また、制御信号ノード７０５及び６８１において制御信号ＰＲＯＧ＿Ａ及びＰＲＯＧ＿Ａ＿Ｎを夫々提供する代わりに、図６Ｃのレベルシフタは、制御信号ノード７０７及び６７９において制御信号ＰＲＯＧ＿Ｂ及びＰＲＯＧ＿Ｂ＿Ｎを夫々提供する。制御信号ＰＲＯＧ＿Ｂは、一般的に、制御信号ＰＲＯＧ＿Ａの相補であり、制御信号ＰＲＯＧ＿Ｂ＿Ｎは、一般的に、制御信号ＰＲＯＧ＿Ｂの相補である。図６Ｃのレベルシフタは、図３Ａのロジック３０５の一部であり得る。
図６Ｄは、図３Ａのロジック３０５の一部であり得、電圧レベルＶＣＣ＿ＶＰＰを有する出力制御信号を生成するように構成され得る差動蓄積デバイスの別のレベルシフタを描写する。図６Ｄの構造体は、図６Ｂの構造体と同じであるように描写され、したがって、入力と出力との差に関してのみであろう。データバーノード２３１から（例えば、ＳＲＡＭメモリセルのデータ値の相補を表す）制御信号Ｑ＃を受信する代わりに、図６Ｄのレベルシフタは、（例えば、ｎＦＥＴ７５３のゲートにおいて）電圧ノード７８３の電圧レベルを受け取るように構成される。電圧ノード７８３は、図６Ａの電圧ノード３４９と同じ電圧レベルを受け取るように構成され得る。また、制御信号ノード７０５及び６８１において制御信号ＰＲＯＧ＿Ａ及びＰＲＯＧ＿Ａ＿Ｎを夫々提供する代わりに、図６Ｄのレベルシフタは、制御信号ノード６８７及び６８９において制御信号ＤＩＳ＿ＶＲＥＦ及びＤＩＳ＿ＶＰＰを夫々提供する。制御信号ＤＩＳ＿ＶＰＰは、一般的に、制御信号ＤＩＳ＿ＶＲＥＦの相補である。図６Ｄのレベルシフタは、図３Ａのロジック３０５の一部であり得る。
表１は、通常動作の間で、電力喪失が検出された場合の図６Ａ〜図６Ｄの様々な制御信号の代表値を説明し得る。表１において、“０”はロジックローレベルを表し、“１”はロジックハイレベルを表し、“Ｘ”はロジックレベルの“未考慮の”値を表す。読み出し／書き込み動作は、例えば、電力喪失が経験されたことをメモリが指し示す場合のメモリのパワーアップ時に、差動蓄積デバイスを読み出すため、及びそれらのデータ値をそれらの対応するＳＲＡＭメモリセルに書き込むための両方の動作を指し得ることに留意されたい。
Figure 2020532818
図６Ａ〜図６Ｄを参照すると、ロジックローレベルからロジックハイレベルに制御信号ＰＦＡＩＬが遷移することに応答して、図６Ｂ〜図６Ｄのレベルシフタは、対応するＳＲＡＭメモリセルのデータ値を指し示す制御信号Ｑ及びＱ＃の値を表す制御信号ＰＲＯＧ＿Ａ、ＰＲＯＧ＿Ａ＿Ｎ、ＰＲＯＧ＿Ｂ、ＰＲＯＧ＿Ｂ＿Ｎ、ＤＩＳ＿ＶＲＥＦ、及びＤＩＳ＿ＶＰＰの値を生成（例えば、自動的に生成）するであろう。結果として、ｎＦＥＴ３１１及び３１３は、それらのゲートを電圧ノード３１７に接続することに応答して不活性化され、電圧ＶＣＣ＿ＶＤＲＡＩＮは、ノード３０７又は３０９の内の選択された１つに印加され、電圧ＶＣＣ＿ＶＰＰは、不揮発性メモリセル３０１及び３０３のゲートに印加されるであろう。不揮発性メモリセル３０１又は３０３が、その第１のソース／ドレインが電圧ノード３１７に接続され、そのゲートが電圧ＶＣＣ＿ＶＰＰを受け取るように接続されつつ、その第２のソース／ドレインにおいて電圧ＶＣＣ＿ＶＤＲＡＩＮを受け取ることは、そのデータ蓄積構造体上に電荷を蓄積することが予想され、したがって、その閾値電圧を増加させる。
図７は、実施形態に従った差動蓄積デバイスを含む装置、例えば、メモリを動作する方法のフローチャートである。７０２において、特定のメモリセル内に蓄積されたデータ値を指し示す情報が取得される。例えば、該情報は、例えば、図２Ｄ〜図２Ｅを参照しながら説明した種類のＳＲＡＭメモリセルのデータノード２２９に接続された入力とデータバーノード２３１に接続された入力とを有する、差動蓄積デバイスが接続されるＳＲＡＭメモリセルのデータ値を指し示し得る。
７０４において、電力喪失が指し示されたか否かが判定される。電力喪失は、例えば、一方のロジックレベルから異なるロジックレベルに制御信号が遷移することによって指し示され得る。７０４において電力喪失が指し示されなかった場合、プロセスは７０２に戻り得る。７０４において電力喪失が指し示された場合、プロセスは７０６に進み得る。
７０６において、実施形態に従った差動蓄積デバイスのゲート接続された不揮発性メモリセルの対の一方のメモリセルは、特定のメモリセル内に蓄積されたデータ値を指し示す情報に応答してプログラミングされ（例えば、選択的にプログラミングされ）得る。メモリセルのアレイのメモリセル毎に、例えば、揮発性メモリセルのアレイのメモリセル毎に個別の差動蓄積デバイスがあり得る。そのようなものだとして、揮発性メモリセルのアレイのデータ値は、電力喪失のイベント中に、それらの個別の差動蓄積デバイスのゲート接続された不揮発性メモリセルの対に蓄積され得る。幾つかの実施形態に対して述べたように、ゲート接続された不揮発性メモリセルの対にメモリセルのデータ値を蓄積することは、ゲート接続された不揮発性メモリセルの該対のメモリセルのプログラミングを必ずしも必要とせず、例えば、メモリセルの内の一方のプログラミングによって、一方のデータ値が指し示され、メモリセルの何れかのプログラミングの欠如のよって、他方のデータ値が指し示される。
前述したように、典型的には電力喪失のイベントから回復するのに使用されるような追加のホールドアップキャパシタンス又はその他の補助的なエネルギー蓄積デバイスを必要とすることなく、差動蓄積デバイスのゲート接続された不揮発性メモリセルの十分なプログラミングを得ることが可能であり得るように、プログラミング時間は、メモリセルの典型的なアレイのプログラミングと比較して短縮され得る。したがって、幾つかの実施形態に対しては、差動蓄積デバイスの電圧ノードは、補助的なエネルギー蓄積デバイスへの接続を欠いていてもよい。
図８は、別の実施形態に従った差動蓄積デバイスを含む装置、例えば、メモリを動作する方法のフローチャートである。図７を参照しながら説明したような方法で差動蓄積デバイスに蓄積されたメモリセルのデータ値は、装置、例えば、メモリセルのアレイ及び差動蓄積アレイを含む装置のパワーアップ後に、それらの対応するメモリセルに戻してプログラミングされ得る。
８１２において、装置はパワーアップされる。メモリセルのアレイを含む集積回路デバイスに象徴的であるように、装置は、パワーダウンの前に電力喪失が指し示されたか否かを判定し得る。８１４において電力喪失が指し示されなかった場合、８２０においてプロセスは終了し得、例えば、装置は、その通常のパワーアップ手順を継続し得る。８１４において電力喪失が指し示された場合、プロセスは８１６に進み得る。
８１６において、差動蓄積デバイスのデータ値を指し示す情報が取得される。例えば、図６Ａ〜図６Ｄを参照しながら説明したような種類の差動蓄積デバイスでは、これは、ロジックローレベルを有する制御信号ＳＥＮＳＥ＿ＮをｐＦＥＴ３４１の制御ゲートに印加することを含み得る。結果として、出力ノード３４５及び３４５で夫々発現するロジックレベル、例えば、Ｑ＿ＯＵＴ＿ＢＵＦ及びＱ＿ＯＵＴ＿Ｎは、差動蓄積デバイスのデータ値を指し示し得る。
８１８において、差動蓄積デバイスのデータ値を指し示す情報に応答して、対応するメモリセルがプログラミングされる。例を続けると、図２Ｅを参照しながら説明したような種類のＳＲＡＭメモリセルに対しては、図６Ａの差動蓄積デバイスの出力ノード３４５及び３４６において発現するロジックレベルは、制御信号ノード２３５及び２３７に夫々印加され得る。また、ロジックハイレベルを有する制御信号ＳＥＮＳＥは、制御信号ノード２４３に印加され得る。結果として、メモリセル２０９Ｅは、そのラッチ、例えば、ＦＥＴ２２１、２２３、２２５、及び２２７内に、対応するデータ値を蓄積（例えば、ラッチ）し得る。
幾つかの実施形態に対しては、電力喪失を指し示すことは、制御信号ＳＥＮＳＥを生成する（例えば、自動的に生成する）ために使用され得る。図９は、更なる実施形態に従った差動蓄積デバイスを含む装置、例えば、メモリを動作する方法のフローチャートである。
９３２において、特定のメモリセル内に特定のデータ値が蓄積される。例えば、データノード、例えば、図２Ｄ〜図２Ｅを参照しながら説明したような種類の揮発性メモリセルのデータノード２２９のロジックローレベルに対応するデータ値（例えば、“０”）が特定のメモリセル内に蓄積され得る。９３４において、特定のメモリセル内に蓄積されたデータ値を指し示す情報が取得される。例えば、該情報は、例えば、図２Ｄ〜図２Ｅを参照しながら説明したような種類のＳＲＡＭメモリセルのデータノード２２９に接続された入力とデータバーノード２３１に接続された入力とを有する、差動蓄積デバイスが接続されるＳＲＡＭメモリセルのデータ値を指し示し得る。
９３６において、電力喪失が指し示されたか否かが判定される、電力喪失は、例えば、一方のロジックレベルから異なるロジックレベルに制御信号が遷移することによって指し示され得る。９３６において電力喪失が何ら指し示されなかった場合、プロセスは９３８に進み得る。９３６において電力喪失が指し示された場合、プロセスは９４２に進み得る。９４２において、実施形態に従った差動蓄積デバイスのゲート接続された不揮発性メモリセルの対の一方のメモリセルは、特定のメモリセル内に蓄積されたデータ値を指し示す情報に応答してプログラミングされ（例えば、選択的にプログラミングされ）得る。プロセスはその後９４４において終了し得る。
９３６において電力喪失が指し示されなかった場合、９３８において、制御されたパワーダウンがリクエストされたか否かが判定される。９３８において制御されたパワーダウンが何らリクエストされない場合、プロセスは９３４に戻り得る。９３８において制御されたパワーダウンがリクエストされた場合、９４０において特定のメモリセルに異なるデータ値（例えば、ロジックハイレベルに対応するデータ値又は“１”）が蓄積され得、パワーダウンは、通常通り進み得、その後９４４において終了し得る。
差動蓄積デバイスが、例えば、ゲート接続されたメモリセルの対のメモリセルが何らプログラミングされていない場合にデフォルトのデータ値を有し、ゲート接続されたメモリセルの対の一方のメモリセルがプログラミングされている場合に異なるデータ値を有する、図５を参照しながら説明したような種類のものである場合、差動蓄積デバイスの出力は、図８を参照しながら説明したようなそれらの個別の差動蓄積デバイスのデータ値を用いて揮発性メモリセルのアレイをプログラミングさせるための制御信号ＳＥＮＳＥを生成するために使用され得る。例えば、特定のデータ値がロジックローレベル（例えば、“０”）である場合、図５のメモリセル３０１は、ロジックローレベルを有する制御信号Ｑ、ロジックハイレベルを有する制御信号Ｑ＃、及び電力喪失が指し示された場合にロジックハイレベルを有する制御信号ＰＦＡＩＬに応答してプログラミングされ得る。パワーアップすると、特定の差動蓄積デバイスは、ロジックローレベル及びロジックハイレベルを夫々有する制御信号Ｑ＿ＯＵＴ＿ＢＵＦ及びＱ＿ＯＵＴ＿Ｎを生み出し得、これらの制御信号は、制御信号ＳＥＮＳＥがロジックハイレベル又はロジックローレベルの何れを有すべきかを指し示すために使用され得る。例えば、制御信号ノード２４３は、制御信号Ｑ＿ＯＵＴ＿Ｎを受信するように、又は制御信号Ｑ＿ＯＵＴ＿ＢＵＦの相補、例えば、反転したロジックレベルを受信するように構成され得る。
電力喪失を指し示し、揮発性メモリセルのアレイ及びその対応するＳＲＡＭメモリセルをリストアするための制御信号ＳＥＮＳＥを生成するために使用される差動蓄積デバイスは、リストアするための揮発性メモリセルのアレイ、並びにそれらの対応する差動蓄積デバイス、例えば、リストアするための揮発性メモリセルのアレイのデータノードに接続されるように構成されたそれらのＳＥＮＳＥ＿Ｎ及びＳＥＮＳＥ制御信号とは別個に制御されるＳＥＮＳＥ＿Ｎ及びＳＥＮＳＥ制御信号を利用し得る。このことは、例えば、残りのＳＲＡＭメモリセルの内の何れかにデータ値を書き込むことなく、電力喪失イベントを指し示すことに使用されるＳＲＡＭメモリセルのデータ値を変更することを容易にし得る。更に、残りのＳＲＡＭメモリセルに対するＳＥＮＳＥ信号を生成した後、電力喪失イベントを指し示すことに使用された差動蓄積デバイスは消去され得る。
［結び］
本明細書には具体的な実施形態が例証及び説明されているが、同じ目的を達成するために割り出された何れかの配置が、示された具体的な実施形態に代替され得ることは、当業者に理解されるであろう。実施形態の多くの改変は当業者には明らかであろう。したがって、この出願は、実施形態の任意の改変又は変更をカバーすることを意図する。

Claims (32)

  1. 装置の揮発性メモリセルのアレイの特定のメモリセル内に蓄積されたデータ値を指し示す情報を取得することと、
    前記装置への電力喪失が指し示されたか否かを判定することと、
    前記装置への電力喪失が指し示された場合に、前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報に応答して前記装置のゲート接続された不揮発性メモリセルの対の一方のメモリセルを選択的にプログラミングすることと
    を含み、
    ゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルの、及びゲート接続された不揮発性メモリセルの前記対の他方のメモリセルの閾値電圧のもたらされる組み合わせは、前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報を表す、
    装置を動作する方法。
  2. 前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報に応答して、ゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルを選択的にプログラミングすることは、
    ゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルの第１のソース／ドレインに、及びゲート接続された不揮発性メモリセルの前記対の前記他方のメモリセルの第１のソース／ドレインに第１の電圧レベルを印加することと、
    ゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルのゲートに、及びゲート接続された不揮発性メモリセルの前記対の前記他方のメモリセルのゲートに、前記第１の電圧レベルよりも高い第２の電圧レベルを印加することと、
    ゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルの第２のソース／ドレインに、前記第１の電圧レベルよりも高く前記第２の電圧レベルよりも低い第３の電圧レベルを印加することと、
    ゲート接続された不揮発性メモリセルの前記対の前記他方のメモリセルの第２のソース／ドレインに前記第１の電圧レベルを印加することと
    を含む、請求項１に記載の方法。
  3. 前記第１の電圧レベル、前記第２の電圧レベル、及び前記第３の電圧レベルの組み合わせは、前記一方のメモリセルをプログラミングする間に前記一方のメモリセルのデータ蓄積構造体内に電荷を蓄積させるために選択される、請求項２に記載の方法。
  4. 前記第１の電圧レベル、前記第２の電圧レベル、及び前記第３の電圧レベルの前記組み合わせは、前記一方のメモリセルのプログラミングの間に前記他方のメモリセルのデータ蓄積構造体内への電荷の蓄積を阻害するために更に選択される、請求項３に記載の方法。
  5. 前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報に応答して、ゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルを選択的にプログラミングすることは、前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報が第１のロジックレベルを有する場合に、ゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルをプログラミングすることと、前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報が前記第１のロジックレベルとは異なる第２のロジックレベルを有する場合に、ゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルのプログラミングを阻害することとを含む、請求項１に記載の方法。
  6. 前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報が前記第２のロジックレベルを有する場合に、ゲート接続された不揮発性メモリセルの前記対の前記他方のメモリセルをプログラミングすることを更に含む、請求項５に記載の方法。
  7. 前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報に応答して、ゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルを選択的にプログラミングすることは、前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報がロジックローレベルを有する場合に、ゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルをプログラミングすることと、前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報がロジックハイレベルを有する場合に、ゲート接続された不揮発性メモリセルの前記対の前記他方のメモリセルをプログラミングすることとを含む、請求項１に記載の方法。
  8. 電力喪失が指し示された場合に前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報に応答して、ゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルを選択的にプログラミングすることは、前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報が特定のロジックレベルを有する場合にのみ、ゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルをプログラミングすることと、前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報が異なるロジックレベルを有する場合に、ゲート接続された不揮発性メモリセルの前記対の何れのメモリセルもプログラミングしないことと、を含む、請求項１に記載の方法。
  9. 特定のゲート電圧に応答して前記一方のメモリセルが不活性化され、前記特定のゲート電圧に応答して前記他方のメモリセルが活性化されることをもたらすゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルの、及びゲート接続された不揮発性メモリセルの前記対の前記他方のメモリセルの閾値電圧のもたらされる組み合わせは、前記特定のロジックレベルを有する前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報を表し、前記特定のゲート電圧に応答して前記一方のメモリセルが活性化されることをもたらすゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルの、及びゲート接続された不揮発性メモリセルの前記対の前記他方のメモリセルの閾値電圧のもたらされる前記組み合わせは、前記異なるロジックレベルを有する前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報を表す、請求項８に記載の方法。
  10. 前記特定のゲート電圧に応答して前記一方のメモリセル及び前記他方のメモリセルが活性化されることをもたらすゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルの、及びゲート接続された不揮発性メモリセルの前記対の前記他方のメモリセルの閾値電圧のもたらされる前記組み合わせは、前記異なるロジックレベルを有する前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報を表す、請求項９に記載の方法。
  11. 前記特定のゲート電圧に応答して前記一方のメモリセルが活性化され、前記特定のゲート電圧に応答して前記他方のメモリセルが不活性化されることをもたらすゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルの、及びゲート接続された不揮発性メモリセルの前記対の前記他方のメモリセルの閾値電圧のもたらされる前記組み合わせは、前記異なるロジックレベルを有する前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報を表す、請求項９に記載の方法。
  12. 前記装置への電力喪失が指し示されたか否かを判定することは、前記装置の供給電圧の電圧レベルが閾値よりも下に降下するか否かを判定することを含む、請求項１に記載の方法。
  13. 前記閾値は、前記供給電圧に対する所望の電圧レベルの特定の範囲よりも下にある、請求項１２に記載の方法。
  14. 前記閾値は、前記供給電圧に対する所望の電圧レベルの特定の範囲内にある、請求項１２に記載の方法。
  15. 揮発性メモリセルのアレイと、
    揮発性メモリセルの前記アレイの特定のメモリセル内に蓄積されたデータ値を指し示す情報を受信するように構成された差動蓄積デバイスであって、
    第１の絶縁ゲートと、第１の電圧レベルを受け取るように構成された電圧ノードとの間に接続された第１の不揮発性メモリセルと、
    第２の絶縁ゲートと前記電圧ノードとの間に接続された第２の不揮発性メモリセルであって、前記第２の不揮発性メモリセルのゲートは、前記第１の不揮発性メモリセルのゲートに接続される、前記第２の不揮発性メモリセルと、
    装置への電力の喪失の指標と、前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報とに応答するロジックと
    を含み、
    前記ロジックは、前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報のロジックレベルに関わらず、特定のロジックレベルを有する前記装置への電力の喪失の前記指標に応答して前記第１の絶縁ゲート及び前記第２の絶縁ゲートを不活性化させるように構成され、
    前記ロジックは、前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報の前記ロジックレベルに関わらず、その特定のロジックレベルを有する前記装置への電力の喪失の前記指標に応答して、前記第１の不揮発性メモリセル及び前記第２の不揮発性メモリセルのゲートに、前記第１の電圧レベルよりも高い第２の電圧レベルを印加させるように更に構成され、
    前記ロジックは、その特定のロジックレベルを有する前記装置への電力の喪失の前記指標と、特定のロジックレベルを有する前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報とに応答して、前記第１の不揮発性メモリセルと前記第１の絶縁ゲートとの間のノードに、前記第２の電圧レベルよりも小さく前記第１の電圧レベルよりも大きい第３の電圧レベルを印加させるように更に構成され、
    前記ロジックは、その特定のロジックレベルを有する前記装置への電力の喪失の前記指標と、その特定のロジックレベルとは異なるロジックレベルを有する前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報とに応答して、前記第１の不揮発性メモリセルと前記第１の絶縁ゲートとの間の前記ノードに前記第１の電圧レベルを印加させるように更に構成される、
    前記差動蓄積デバイスと
    を含む、装置。
  16. 前記差動蓄積デバイスは、前記特定のメモリセルの第１のデータノードに接続された第１の入力と、前記特定のメモリセルの第２のデータノードに接続された第２の入力とを有する、請求項１５に記載の装置。
  17. 前記特定のメモリセルは、交差結合したインバータの対を含み、前記特定のメモリセルの前記第１のデータノードは、交差結合したインバータの前記対の一方のインバータの出力であり、前記特定のメモリセルの前記第２のデータノードは、交差結合したインバータの前記対の他方のインバータの出力である、請求項１６に記載の装置。
  18. 揮発性メモリセルの前記アレイの残りのメモリセル毎の個別の差動蓄積デバイス
    を更に含む、請求項１５に記載の装置。
  19. 各個別の差動蓄積デバイスは、
    第１の絶縁ゲートと前記電圧ノードとの間に接続された第１の不揮発性メモリセルと、
    第２の絶縁ゲートと前記電圧ノードとの間に接続された第２の不揮発性メモリセルであって、前記第２の不揮発性メモリセルのゲートは、前記第１の不揮発性メモリセルのゲートに接続される、前記第２の不揮発性メモリセルと、
    前記装置への電力の喪失の前記指標と、その個別のメモリセル内に蓄積されたデータ値を指し示す情報とに応答するロジックと
    を含み、
    前記ロジックは、その個別のメモリセル内に蓄積された前記データ値を指し示す前記情報のロジックレベルに関わらず、その特定のロジックレベルを有する前記装置への電力の喪失の前記指標に応答して前記第１の絶縁ゲート及び前記第２の絶縁ゲートを不活性化させるように構成され、
    前記ロジックは、その個別のメモリセル内に蓄積された前記データ値を指し示す前記情報の前記ロジックレベルに関わらず、その特定のロジックレベルを有する前記装置への電力の喪失の前記指標に応答して、前記第１の不揮発性メモリセル及び前記第２の不揮発性メモリセルのゲートに前記第２の電圧レベルを印加させるように更に構成され、
    前記ロジックは、その特定のロジックレベルを有する前記装置への電力の喪失の前記指標と、特定のロジックレベルを有するその個別のメモリセル内に蓄積された前記データ値を指し示す前記情報とに応答して、前記第１の不揮発性メモリセルと前記第１の絶縁ゲートとの間のノードに前記第３の電圧レベルを印加させるように更に構成され、
    前記ロジックは、その特定のロジックレベルを有する前記装置への電力の喪失の前記指標と、その特定のロジックレベルとは異なるロジックレベルを有するその個別のメモリセル内に蓄積された前記データ値を指し示す前記情報とに応答して、前記第１の不揮発性メモリセルと前記第１の絶縁ゲートとの間の前記ノードに前記第１の電圧レベルを印加させるように更に構成される、
    請求項１８に記載の装置。
  20. 前記装置への電力の喪失の前記指標は、メモリセルのアレイを含む前記装置の一部への電力の喪失の指標を含む、請求項１５に記載の装置。
  21. 前記ロジックは、
    その特定のロジックレベルを有する前記装置への電力の喪失の前記指標と、その特定のロジックレベルとは異なる前記ロジックレベルを有する前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報とに応答して、前記第２の不揮発性メモリセルと前記第２の絶縁ゲートとの間のノードに前記第３の電圧レベルを印加させることと、
    その特定のロジックレベルを有する前記装置への電力の喪失の前記指標と、その特定のロジックレベルを有する前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報とに応答して、前記第２の不揮発性メモリセルと前記第２の絶縁ゲートとの間の前記ノードに前記第１の電圧レベルを印加させることと
    をするように更に構成される、請求項１５に記載の装置。
  22. 前記装置は車両である、請求項１５に記載の装置。
  23. 前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報に前記ロジックが応答することは、前記特定のメモリセル内に蓄積された前記データ値のロジックレベルを指し示す相補的な制御信号に前記ロジックが応答することを含む、請求項１５に記載の装置。
  24. 前記ロジックは、１つ以上の追加の制御信号に更に応答する、請求項１５に記載の装置。
  25. 揮発性メモリセルのアレイと、
    揮発性メモリセルの前記アレイの特定のメモリセル内に蓄積されたデータ値を指し示す情報を受信するように構成された差動蓄積デバイスであって、
    閾値に対する供給電圧の電圧レベルを示す情報に、及び前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報に応答して相補的なロジックレベルを有する第１の制御信号及び第２の制御信号を生成するための第１のレベルシフタであって、前記供給電圧は、揮発性メモリセルの前記アレイのアクセスのために使用される、前記第１のレベルシフタと、
    前記閾値に対する前記供給電圧の前記電圧レベルを指し示す前記情報に、及び前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報に応答して相補的なロジックレベルを有する第３の制御信号及び第４の制御信号を生成するための第２のレベルシフタと、
    前記閾値に対する前記供給電圧の前記電圧レベルを指し示す前記情報に応答して相補的なロジックレベルを有する第５の制御信号及び第６の制御信号を生成するための第３のレベルシフタと、
    第１のノードと第１の電圧ノードとの間に直列に接続された第１の不揮発性メモリセルと、
    第２のノードと前記第１の電圧ノードとの間に直列に接続された第２の不揮発性メモリセルと、
    第３のノードと前記第１のノードとの間に直列に接続された第１の絶縁ゲートと、
    第４のノードと前記第２のノードとの間に直列に接続された第２の絶縁ゲートと
    を含み、
    前記閾値に対する前記供給電圧の前記電圧レベルを指し示す前記情報が、前記供給電圧の前記電圧レベルが前記閾値よりも大きいことを指し示す場合、前記第１の制御信号、前記第３の制御信号、及び前記第５の制御信号は第１のロジックレベルを各々有し、前記第２の制御信号、前記第４の制御信号、及び前記第６の制御信号は、前記第１のロジックレベルとは異なる第２のロジックレベルを各々有し、
    前記閾値に対する前記供給電圧の前記電圧レベルを指し示す前記情報が、前記供給電圧の前記電圧レベルが前記閾値よりも小さいことを指し示し、前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報が、特定のロジックレベルを前記データ値が有することを指し示す場合、前記第２の制御信号、前記第３の制御信号、及び前記第６の制御信号は前記第１のロジックレベルを各々有し、前記第１の制御信号、前記第４の制御信号、及び前記第５の制御信号は前記第２のロジックレベルを各々有し、
    前記閾値に対する前記供給電圧の前記電圧レベルを指し示す前記情報が、前記供給電圧の前記電圧レベルが前記閾値よりも小さいことを指し示し、前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報が、異なるロジックレベルを前記データ値が有することを指し示す場合、前記第１の制御信号、前記第４の制御信号、及び前記第６の制御信号は前記第１のロジックレベルを各々有し、前記第２の制御信号、前記第３の制御信号、及び前記第５の制御信号は前記第２のロジックレベルを各々有し、
    前記第１の絶縁ゲート及び前記第２の絶縁ゲートは、前記第１の制御信号又は前記第３の制御信号の何れかが前記第２のロジックレベルを有する場合に第１の電圧レベルを有するゲート電圧を受け取り、前記第１の制御信号及び前記第３の制御信号の両方が前記第１のロジックレベルを有する場合に前記第１の電圧レベルよりも高い第２の電圧レベルを有するゲート電圧を受け取るように構成され、
    前記第１の不揮発性メモリセル及び前記第２の不揮発性メモリセルは、前記第５の制御信号が前記第１のロジックレベルを有する場合に前記第１の電圧レベルと前記第２の電圧レベルとの間の第３の電圧レベルを有するゲート電圧を受け取り、前記第６の制御信号が前記第１のロジックレベルを有する場合に前記第２の電圧レベルよりも高い第４の電圧レベルを有するゲート電圧を受け取るように構成され、
    前記第１のノードは、前記第２の制御信号が前記第１のロジックレベルを有する場合に前記第１の電圧レベルと前記第３の電圧レベルとの間の第５の電圧レベルを受け取るように構成され、
    前記第２のノードは、前記第４の制御信号が前記第１のロジックレベルを有する場合に前記第５の電圧レベルを受け取るように構成される、
    前記差動蓄積デバイスと
    を含む、装置。
  26. 前記第５の電圧レベルを受け取るように構成された入力を有する第１のマルチプレクサであって、前記第１のマルチプレクサは、前記第１のノード又は前記第２のノードの何れかをその入力に選択的に接続するために、前記第２の制御信号及び前記第４の制御信号に応答する、前記第１のマルチプレクサ
    を更に含む、請求項２５に記載の装置。
  27. 前記第３の電圧レベルを受け取るように構成された第１の入力と、前記第４の電圧レベルを受け取るように構成された第２の入力とを有する第２のマルチプレクサであって、前記第２のマルチプレクサは、前記第１の入力又は前記第２の入力の何れかを前記第１のメモリセル及び前記第２のメモリセルの各々に選択的に接続するために、前記第５の制御信号及び前記第６の制御信号に応答する、前記第２のマルチプレクサ
    を更に含む、請求項２６に記載の装置。
  28. 装置をパワーアップすることに応答して、前記装置への電力喪失が指し示されたか否かを判定することと、
    前記装置への電力喪失が指し示された場合に、
    前記装置の差動蓄積デバイスのデータ値を指し示す情報を取得することと、
    前記差動蓄積デバイスの前記データ値を指し示す前記情報に応答して前記装置の揮発性メモリセルのアレイの対応するメモリセルをプログラミングすることと
    を含む、装置を動作する方法。
  29. 前記差動蓄積デバイスは、前記装置の複数の差動蓄積デバイスの内の１つの差動蓄積デバイスであり、前記方法は、
    前記装置への電力喪失が指し示された場合に、前記複数の差動蓄積デバイスの内の各差動蓄積デバイスの個別のデータ値を指し示す情報を取得することと、
    前記複数の差動蓄積デバイスの差動蓄積デバイス毎に、当該差動蓄積デバイスの前記個別のデータ値を指し示す前記情報に応答して揮発性メモリセルの前記アレイの個別の対応するメモリセルをプログラミングすることと
    を更に含む、請求項２８に記載の方法。
  30. 装置の複数の揮発性メモリセルの内の特定のメモリセル内に特定のデータ値を蓄積することと、
    前記特定のメモリセル内に蓄積された前記データ値を指し示す情報を取得することと、
    前記装置への電力喪失が指し示されたか否かを判定することと、
    前記装置への電力喪失が指し示されない場合に、
    制御されたパワーダウンがリクエストされたか否かを判定することと、
    制御されたパワーダウンがリクエストされた場合に前記特定のメモリセル内に異なるデータ値を蓄積することと、
    前記装置への電力喪失が指し示された場合に、
    前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報に応答して前記装置の差動蓄積デバイスのゲート接続された不揮発性メモリセルの対の一方のメモリセルを選択的にプログラミングすることであって、
    ゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルの、及びゲート接続された不揮発性メモリセルの前記対の他方のメモリセルの閾値電圧のもたらされる組み合わせは、前記特定のメモリセル内に蓄積された前記データ値を指し示す前記情報を表し、前記差動蓄積デバイス内に蓄積されたデータ値を表すことと
    を含む、装置を動作する方法。
  31. 前記差動蓄積デバイスは、前記装置の複数の差動蓄積デバイスの内の特定の差動蓄積デバイスであり、前記方法は、
    前記複数の揮発性メモリセルの内の残りのメモリセル毎に、前記複数の揮発性メモリセルの内の当該メモリセル内に蓄積された個別のデータ値を指し示す情報を取得することと、
    前記装置への電力喪失が指し示された場合に、
    前記複数の揮発性メモリセルの内の残りのメモリセル毎に、前記複数の揮発性メモリセルの内の当該メモリセル内に蓄積された前記データ値を指し示す前記情報に応答して、前記複数の差動蓄積デバイスの内の個別の差動蓄積デバイスのゲート接続された不揮発性メモリセルの対の一方のメモリセルを選択的にプログラミングすることであって、
    前記個別の差動蓄積デバイスのゲート接続された不揮発性メモリセルの前記対の前記一方のメモリセルの、及びゲート接続された不揮発性メモリセルの前記対の他方のメモリセルの閾値電圧のもたらされる組み合わせは、前記複数の揮発性メモリセルの内の当該メモリセル内に蓄積された前記データ値を指し示す前記情報を表し、前記個別の差動蓄積デバイス内に蓄積されたデータ値を表すことと
    を更に含む、請求項３０に記載の方法。
  32. 前記装置をパワーダウンした後に前記装置をパワーアップすることと、
    前記装置をパワーアップすることに応答して、前記特定の差動蓄積デバイスが前記特定のデータ値に対応するデータ値を有する場合に、前記複数の揮発性メモリセルの内のその対応するメモリセルに、前記複数の差動蓄積デバイスの内の各残りの差動蓄積デバイスの前記個別のデータ値をプログラミングすることと
    を更に含む、請求項３１に記載の方法。
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