CN104332171B - 基于二极管选择的存储器的快速读取方法 - Google Patents

Abstract

本发明涉及一种半导体存储器，旨在提供一种针对基于二极管选通存储器的快速读取方法。基于二极管选择的存储器处于读等待状态时，位线偏置处于电压1，而字线偏置处于电压2，并且满足电压1等于电压2或者电压1略大于电压2，从而使位线和字线之间的二极管处于零偏置或者反偏置状态，当需要对存储单元进行读操作时，感应节点无需进行预充电，仅需要将字线偏置设置为低电压，由于二极管是二端器件，仅会向一端的字线放电，位线会保持很短的时间，而感应放大器也会事先处于预处理的状态，从而能够以最快速度读出存储单元的数据。

Description

基于二极管选择的存储器的快速读取方法

技术领域

本发明涉及一种半导体存储器，更确切的说，本发明旨在提供一种针对基于二极管选通存储器的快速读取方法。

背景技术

存储器的读取速度是影响存储器性能的重要指标之一。众所周知的是，静态随机读取存储器(SRAM)作为片上存储器，其读取速度非常快，如附图1A所示的6T存储器，这是因为SRAM存储单元在读取时，存储节点无需预充电，位线BL和位线BLb端提前预充电至一个提供的电源电压VDD，当地址线通过地址译码器打开字线WL时，差分感应放大器SA感应到位线BL和BLb上电压变化从而快速读出SRAM存储单元的值，一般SRAM的读取速度可达到纳秒级。而且SRAM由于存储节点始终保持数据，导致功耗较大，以及一旦存储器掉电之后存储数据将全部丢失。

另一种典型的存储器，正如附图1B所示的带有控制栅和浮栅的一个闪存结构，闪存是一种长寿命的非易失性存储器，由具浮动栅的MOS管组成，并以浮动栅极是否带电来表示数据“1”和数据“0”，因为雪崩诱发的电子可透过该一遂穿氧化层进入浮栅层中，并予以存储。当需读取该一闪存单元时，首先要向栅电极施加一定电压，在栅电极施加电压的状态时向漏极施加电压，浮栅层中是否储存有电子决定了源极和漏极之间电流的大小，最后通过电流感应放大器读出数据。对该一闪存存储单元的读取速度相对于SRAM来说要慢得多，首先是因为对一闪存存储单元进行读操作时，需要对其栅极和漏极进行充电，其次，根据电流大小区分高低电平的电流感应放大器比SRAM差分对感应放大器的感应灵敏度要低得多。一般闪存的读取速度远低于SRAM。

此外，一种基于二极管选择的存储器如图2所示，通过控制二极管是否与位线BL连接来存储数据。通常这种基于二极管选择的存储器的读取方法与前述闪存类似，首先对需要读取数据的字线放电并对需要读取数据的位线充电，保证位线电压要高于字线电压从而使字线和位线之间的二极管能够导通，如果二极管连接到位线，那么选中的位线就会通过二极管向字线放电，如果二极管没有连接到位线，那么位线的电压就会保持，然后通过感应放大器感应位线的电压或者电流变化从而读出存储单元数据。显然，与前述该一闪存单元类似，该基于二极管选择的存储器的读取速度也会很略显稍慢，与预期目标不符。

发明内容

在本发明的可选实施例中，一种基于二极管选择的存储器的读取方法，包括以下步骤：步骤S1、在存储单元处于等待读取阶段，将存储器每条位线均偏置至第一电压值，和将存储器每条字线均偏置至第二电压值，设定第二电压值不低于第一电压值并迫使存储单元中耦合在字线与位线间的二极管被钳制于零偏置或反偏置状态；步骤S2、拉低一被选中读取的存储单元之二极管阴极端所耦合的字线的电位，同步感应被选中读取的存储单元之二极管阳极端所耦合的位线的电位变化，读出被选中读取的存储单元所存储的数据信息。

上述方法，被选中读取的存储单元耦合在第一字线和第一位线间，其二极管阴极端连接到第一字线；在步骤S2中：当感应出第一位线电位由第一电压值下降，二极管阳极端设为实连于第一位线，籍此读出被选中读取的存储单元存储的第一逻辑态；或者当感应出第一位线电位被维持在第一电压值水准，二极管阳极端设为虚连于第一位线，籍此读出被选中读取的存储单元存储的与第一逻辑态相反的第二逻辑态。

上述方法，在存储单元存储第一逻辑态的条件下，第一字线在一个放电时间段T1内由第二电压值降低至第三电压值；以及在放电时间段T1结束后紧接着的一个维持时间段T2内第一位线仍然持续保持第一电压值，直至维持时间段T2结束后第一位线开始放电，并在维持时间段T2结束后紧接着的一个放电时间段T3内第一位线完成放电；在第一位线开始放电后但完成放电前的一个时间节点上，一个感应放大器感应出第一位线的电位变化并输出翻转信号。

上述方法，在一种可选实施例中，所述的第一电压值比存储单元中二极管的正向开启阈值大0.2V～1V。上述方法，在步骤S2中，拉低选中读取的存储单元之二极管阴极端所耦合的字线的电位至为第三电压值，例如零电位。

在本发明的可选实施例中，一种基于二极管选择的存储器的读取方法，包括以下步骤：步骤S1、在具有第一、第二二极管的2D存储单元处于等待读取阶段，将存储器每条位线均偏置至第一电压值，及将存储器每条字线均偏置至第二电压值，设定第二电压值不低于第一电压值及迫使2D存储单元中耦合在字线与位线间的第一、第二二极管皆被钳制于零偏置或反偏置状态；步骤S2、拉低一被选中读取的2D存储单元中第一、第二二极管各自阴极端所耦合的公共字线的电位，同步感应被选中读取的2D存储单元中第一、第二二极管各自阳极端所分别耦合的两个不同位线上的电位变化幅度，读出被选中读取的2D存储单元所存储的数据信息。

上述方法，2D存储单元中第一、第二二极管各自的阴极端连接到一个公共的第一字线，第一、第二二极管分别储存两个互补的逻辑数据；当第一二极管阳极端设为实连于第一位线而第二二极管阳极端设为虚连于第二位线，感应出第一位线电位下降幅度大于第二位线电位变化幅度，读出第一二极管存储的第一逻辑态和第二二极管的第二逻辑态；或者当第一二极管阳极端设为虚连于第一位线而第二二极管阳极端设为实连于第二位线，感应出第一位线电位变化幅度小于第二位线电位下降幅度，读出第一二极管存储的第二逻辑态和第二二极管的第一逻辑态。

附图说明

参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。

图1A是现有技术中典型的6T-SRAM存储器结构；

图1B是现有带有控制栅和浮栅的一个闪存存储器；

图2是现有技术中基于二极管选通的存储器阵列；

图3A～3B是本发明基于二极管选通的存储器的快速读取方法；

图3C是图3A～3B中存储器的快速读取时序图；

图4A～4B是本发明基于2D自差分ROM存储单元的存储单元结构；

图4C是图4A～4B中2D自差分ROM存储器的快速读取时序图；

具体实施方式

在图3A～3B的实施例中，基于二极管选择/选通的存储器器件具有多条字线(Wordline，WL)和多条位线(Bit line，BL)，每条字线WL皆连接到字线WL译码单元，每条位线BL皆连接到位线BL译码单元，在运行读取字节信息的操作时，可通过地址译码方式利用字线WL译码单元、位线BL译码单元在存储器阵列中选定需读取的存储器单元。针对具本领域通常知识者而言，存储器器件的该等属性皆属常规知识，故本发明后续内容将不再对该等现有技术一一赘述。

须强调的是，基于二极管选择/选通的存储器器件包含图示的二极管存储单元阵列，其阵列中每个二极管都耦合在一个位线BL和一个字线WL之间。具体而言体现在，如图3A，阵列中每行具有与位线数量一致的数个二极管，每行中每个二极管其第一端(如阳极端)虚连或实连到多条位线BL中与该二极管唯一对应的一条位线上，每行的数个二极管其各自的第二端(如阴极端)皆实连到与该行二极管唯一对应的一个公共字线WL上。或者说，阵列中每列具有与字线数量一致的数个二极管，每列中每个二极管其各自的第一端皆虚连或实连到与该列二极管唯一对应的一条公共位线BL上，每列中每个二极管其第二端设为实连到多条字线WL中与该二极管唯一对应的一条字线上。

在暂未读取存储单元的数据之前，基于二极管选择的存储器器件处于读取等待状态，期间每条位线BL的电势皆被充电和偏置至第一电压值V1，每条字线WL的电势皆被充电和偏置至第二电压值V2。本发明精神之一就在于，须设定第二电压值V2等于第一电压值V1或者第二电压值V2略大于第一电压值V1，亦即在读取每个二极管存储单元数据之前先行为位线及字线之提供所需偏压值。在图3A中，作为示范而展示的从左至右的若干位线BLn-1、BLn、BLn+1被一个位线BL偏置电压电路偏置到第一电压值V1，作为示范而展示的从上至下若干字线WLm-1、WLm、WLm+1被一个字线WL偏置电压电路偏置到第二电压值V₂。

上文已提及二极管某端口与位线可设为实连和虚连概念，基于提供更佳的解释和增进阅读者对其精确地理解，借由耦合在图3A所示一条字线WLm和若干位线(BLn-1、BLn、BLn+1)间的数个二极管D(m，n-1)、D(m，n)、D(m，n+1)予以示范性阐释。

针对二极管D(m，n-1)而言，其阳极端连接在位线BLn-1上，连接关系设为实连，而其阴极端则直接连接在字线WLm上，该二极管阳极端填充为黑点的方框连接节点表征为实连而非虚连。针对二极管D(m，n)而言，虽然也耦合连接在字线WLm与位线BLn之间，但其阳极端未实质连接在位线BLn上，连接关系设为虚连，其阴极端则连接在字线WLm上，注意该二极管阳极端未填充任何颜色的方框连接节点表征为虚连而非实连。针对二极管D(m，n+1)而言，其阳极端直接以设为实连的方式连接于位线BLn+1上，阴极端连接在字线WLm上，该二极管阳极端填充为黑点的方框连接节点表征为实连而非虚连。至此，籍由上述二极管连接关系的范例可以获悉，任意指定的二极管阳极端的可以连接或者未连接到与该二极管唯一对应的一条位线上，而该任意指定的二极管的阴极端则连接到与该二极管唯一对应的一条字线上，二极管阳极端的虚实连接关系可依存储信息需求而定，该连接关系其实亦代表了该存储单元之编程数据信息。

在存储单元阵列中，等待读取期间位线BLn-1、BLn、BLn+1被偏置到第一电压值V₁，字线WLm-1、WLm、WLm+1被偏置到第二电压值V₂。当第一电压值V₁比第二电压值V₂大时，前者与后者的差值ΔV＝V₁－V₂需满足一定的条件，也即大的程度被限制在一定的范围内，ΔV应当小于二极管的正向导通阈值，否则二极管在未读取状态下就已经导通而致使后续读取操作不具实际意义。此设定诱发的结果显而易见：对于阳极端连接到位线上的那些二极管而言，位线和字线之间的电位差将二极管钳制在一零偏置状态或一反偏置状态，而对于阳极端未连接到位线上的二极管而言，虽不会诱发所谓反向偏置状态但二极管阳极端是浮置的亦相当于二极管处于零偏置状态。

作为较佳的选择项而非限制，通常所谓第一电压值V₁不用选择过高的电压能级，被限制比二极管的正向开启阈值略大即可，例如电压V1比二极管阈值大的程度或尺度大抵上约在0.2V～1V范围内，此目的是使二极管在打开和关闭的开关切换状态期间有较佳的开关比，保证读取速度的同时还可以降低不必要的额外功耗。另外，二极管处于零偏置状态或者反向偏置状态，此时二极管的电容通常小于二极管正向偏置时的电容。

如图3B所示，当需要对存储单元进行读取操作时，感应或读取节点无需再单独进行预充电操作，仅需要将需等待读取的二极管阴极端之字线偏置或拉低为低电压能级，例如拉低到零电位。由于二极管是二端分立器件，仅会向一端(字线)放电，位线电位则会保持一个很短的时间，而感应放大器也事先被置于预处理的状态，从而能够以最快速度读出存储单元的数据。

随机选取一个含二极管D(m，n)的存储单元之读取操作予以阐明。依本发明精神，主张需要利用字线WL偏置电压电路，使该二极管的阴极端所连的字线WLm由第二电压值V₂放电并被消减降低至第三电压值V₃。读取阶段我们将试图让阳极端设为实连于位线的二极管D(m，n)正向导通，则必定要迫使字线WLm放电后具有第三电压值V₃比位线BLn上的第一电压值V₁小，不仅如此，前者比后者小的程度或差值δV＝V₁－V₃也需满足一定的条件，δV应当大于二极管的正向导通阈值，否则二极管在读取阶段无法有效导通而致使读取操作不具实际意义，故位线BLn电势降低的程度决定了二极管D(m，n)导通与否。为了下文叙述的方便，可认为被选中读取的二极管存储单元耦合在第一字线和第一位线间。耦合连接到位线BLn上的一个感应放大器Sense Amplifier因位线BLn电位变化而可探测到和读取出二极管D(m，n)的存储信息。譬如在图3B中，若该被选中读取的二极管D(m，n)的阳极端未见被编程连接于位线BLn，其与位线BLn间处于虚连状态，则耦合在位线BLn和字线WLm间的二极管D(m，n)在读取操作中未导通而处于断开状态，即便字线WLm电势降低，位线BLn之电荷仍被保持而导致其电位不会连带发生明显变化，则感应位线BLn电位变化之感应放大器SA输出的逻辑结果并不会在读取操作前后发生高低电平间的翻转，因此，读取操作中位线电位几乎不变的情况下，二极管的该存储数据信息被迅速读取。

尽管图3B中未示意出，但实质上二极管D(m，n)还有另一种相反或互补的存储状态，若先行编程该二极管的阳极端连接于位线BLn，与位线BLn间设为实连状态，当字线WLm电势降低，一旦δV大于二极管的导通阈值，则耦合在位线BLn和字线WLm间的二极管D(m，n)即刻由反向截止状态或零偏置状态转向正向导通，位线BLn的电位在读取操作条件下随着时间推移而发生显著变化，其结果会诱使监测感应位线BLn电位变化的电压感应放大器SA输出的逻辑状态结果发生翻转，因此在位线电位下降情况下二极管的该存储数据信息也被迅速读取。当感应出位线BLn如第一位线的电位由第一电压值V₁下降，二极管D(m，n)阳极端设为实连于位线BLn，籍此读出被选中读取的存储单元存储的第一逻辑态，如数据信息逻辑1；或者当感应出位线BLn如第一位线电位被维持在第一电压值V₁水准，位线BL电位几乎没有变化或变化幅度微小，二极管D(m，n)阳极端设为虚连于位线BLn，籍此读出被选中读取的存储单元存储的与第一逻辑态相反的第二逻辑态，如数据信息逻辑0。

基于二极管选择的存储器的快速读取方法的时序如图3C所示，反映了图3A～3B存储单元从读取之前到读取操作中的各个信号的时序变化情形。图3A中，当被选中的二极管D(m，n)存储单元处于等待读取状态时，位线BLn偏置为第一电压值V₁，字线WLm偏置为第二电压值V₂。图3B中，当对存储单元进行读取操作时，地址译码器选中需读取操作的存储单元二极管D(m，n)阴极端所连的字线WLm，并将其电压由第二电压值V₂变为譬如零电位的第三电压值V₃，这期间，与被选中读取的二极管D(m，n)阳极端之间设为实连的位线BLn的原始电位被短暂保持后开始放电。

被选中读取的二极管两端分别连接的字线WLm、位线BLn各自电位时序变化在后续内容中将一一阐明。从字线WLm发生放电起，在较短的放电时间段Twlsel(T1)内字线WLm迅速完成放电。虽然字线WLm已经开始放电，但此时位线BLn电位却没有任何变化，甚至在字线WLm放电完成之后，位线BLn的电位在时间段Twlsel结束后紧接着的一个维持时间段Tblhold(T2)内仍然会保持不变，而被维持在电压V₁的水准。直至在时间段Tblhold结束后，位线BLn才开始放电而电位逐步递减降低，并在Tblhold结束后紧接着的一个放电时间段Tb1-discharge(T3)内，位线BLn的电位才完成放电而大幅度降低，并最终在Tb1-discharge结束之后处于一个相对平稳的末态电平水准。在时间维度上，随着时间向后推移，时间段Twlsel、Tblhold、Tb1-discharge是前后依次连续的三个时间段，任意两段时间段之间没有时间重叠也无时间间隙，Twlsel之后紧接着是Tblhold，Tblhold再之后紧接着是Tb1-discharge。

作为示范而非限制，可设位线BLn连接于感应放大器SA的一个输入端，位线BLn电位持续降低直至降至一个第四电压值，当第四电压值小于感应放大器SA的另一个输入端耦合的一个预设参考电压的瞬间，籍由两输入端的电位比较结果，处于预处理状态的感应放大器SA可迅速读出存储单元的数据存储信息，其后位线BLn电位仍然会持续降低，直放电结束后至被置于相对稳定的末态电位。仍然参见图3C，从字线WLm开始放电起，到感应放大器SA输出的逻辑状态发生翻转，例如从低电平的逻辑0翻转到高电平的逻辑1(或相反)，这期间感应放大器SA读出存储数据信息的读取时间段为Tread。标记字线WLm开始放电的一个起始时间节点T_start，标记位线BLn开始放电后但完成放电前的一个读出时间节点T_end，在刚好到读出时间节点T_end的瞬间位线BLn降低得低于一个参考电压而导致感应放大器SA输出的逻辑信号发生翻转，此时数据信息被读出，起始时间节点T_start和读出时间节点T_end之间的持续时间表征读出时间段Tread(T4)，可以获悉，该读取时间段Tread截止于维持时间段Tblhold结束之后却在放电时间段Tb1-discharge完成之前。毫无疑虑，本发明这种基于二极管选择存储器的快速读取方法节省了对字线位线预充电的时间，并且感应放大器在读取之前就处于预处理状态，感应速度也会加快，因此进一步加快了读取速度，这是本领域具通常知识之技术人员所乐见其成的。

基于权衡如何进一步提高读取速度，本发明的基于二极管选择的存储器器件还可以采取另一种2D(Two Diodes)自差分的存储单元结构，即每个存储单元包含存储互补逻辑数据的两个二极管，一个存储数据信息“0”，另一个存储数据信息“1”。作为范例，2D存储单元结构如图4A～4B所示，可采用自差分的结构的方式来进一步加快读速度。在图4A中，未读取数据之前，2D存储单元处于读取等待状态，期间每条位线BL的电势皆被偏置至第一电压值V₁—电压1，每条字线WL的电势皆被充电和偏置至第二电压值V₂—电压2。在图4B中，每个2D存储单元包含阵列中位于同一行的互补的一个第一二极管D(m，n-1)和一个第二二极管D(m，n)，其中二极管D(m，n-1)的阳极端设为实连的方式连接于位线BLn-1上，但二极管D(m，n)的阳极端以设为虚连的方式耦合在位线BLn上，前者可以编程存储一个逻辑数据信息“1”，后者可编程存储一个逻辑数据信息“0”，或以相反的逻辑方式编程。在图4B中，当对2D存储单元进行读取操作时，地址译码器选中需要进行读取操作的二极管D(m，n-1)和D(m，n)两者阴极端同步一起连接的公共字线WLm后，基于叙述的方便字线WLm可称第一字线，将字线WLm电压由第二电压值V₂放电而降低至一个第三电压值V₃(如0V)—电压3，通过地址译码器选中需读取的第一二极管D(m，n-1)的阳极端所耦合的位线BLn-1，和选中需读取的第二二极管D(m，n)的阳极端所耦合的位线BLn，基于叙述的方便位线BLn-1和位线BLn可分别称第一、第二位线，其中位线BLn-1短暂保持电荷后开始放电。虽然位线BLn因工艺限制或各种串扰会略微降低，但位线BLn电位减小或波动幅度很小，可认为仍然维持在第一电压值V₁的水准，较之位线BLn-1的变化幅度几乎可以忽略，最终位线BLn-1电位下降变化的幅度远远大于位线BLn电位变化的幅度。针对2D存储单元而言，位线BLn、位线BLn-1分别耦合连接到一个感应放大器SA的两个输入端，电压感应放大器SA比较位线BLn、位线BLn-1各自的电位水准之后，放大器会输出反映了第一、第二二极管存储的数据信息的比较结果。此外在图中未示意的实施例中，可将第一、第二二极管各自阳极端与位线设为实连或虚连的方式对调，如二极管D(m，n-1)的阳极端对应设为虚连于位线BLn-1而二极管D(m，n)的阳极端对应设为实连于位线BLn，反之亦然，位线BLn-1电位变化的幅度会小于位线BLn电位变化的幅度。当试图将二极管D(m，n-1)的阳极端对应设为实连于位线BLn-1同时二极管D(m，n)的阳极端设为实连于位线BLn，或它们各自阳极端与对应位线间同时设为虚连，则位线BLn-1、BLn各自的变化幅度大抵相当，读出的数据信息应当是同时存储“0”或“1”。

反映图4A～4B读取等待阶段到读取阶段的时序信号如图4C所示，字线WLm、位线BLn-1、位线BLn各自电位信号的时序可载为：字线WLm开始发生放电后，在较短的时间段Twlsel内完成放电。虽然字线WLm已经开始放电，但位线BLn-1的电位在字线WLm开始放电后保持不变，甚至在字线WLm放完电之后位线BLn-1的电位仍然会保持一个持久为Tblhold的时间段，在时间段Tblhold结束后，位线BLn-1才开始放电而电位逐步降低，并在Tblhold结束后紧接着的一个时间段Tb1-discharge内位线BLn-1放电完成而导致电位大幅度降低。当位线BLn-1的电位降至比位线BLn的电位低时，处于预处理状态的感应放大器SA迅速读出存储单元的数据存储信息：二极管D(m，n-1)倚仗阳极设为实连至位线BLn-1，致使位线BLn-1电位下降变化速度远远速度比位线BLn变化快，在位线BLn-1开始放电后但完成放电前的某一个时间节点T_end，位线BLn-1的瞬态电位比BLn的瞬态电位低，并且从时间节点T_end之后位线BLn-1的电位始终都低于位线BLn的电位，当位线BLn-1电位下降至低于位线BLn电位，刚好在读出时间节点T_end感应放大器SA输出的逻辑信号发生翻转，输出读出的数据信息。从字线WLm开始放电到感应放大器SA输出的逻辑状态发生翻转，例如从低电平的逻辑0翻转到高电平的逻辑1(或相反)，期间感应放大器SA读取出存储信息的时间段为Tread。

图4C与图3C读取时序基本类似，但2D存储单元自身独有但不同于1D存储单元的是：针对选中的两根位线BLn-1和位线BLn而言，其中一个二极管D(m，n-1)导通而促使位线BLn-1放电，另一个二极管D(m，n)不导通仍然截止而保持位线BLn的电荷几乎不变，差分感应放大器SA据两根位线BLn-1和位线BLn二者的电位差而更快速的读出存储单元存储的数据。当第一二极管D(m，n-1)阳极端设为实连于位线BLn-1如第一位线而第二二极管D(m，n)阳极端设为虚连于位线BLn如第二位线，可感应出位线BLn-1电位下降幅度大于位线BLn电位变化幅度，从而读出第一二极管D(m，n-1)存储的第一逻辑态和第二二极管D(m，n)的第二逻辑态，例如分别为数据信息逻辑1和逻辑0；或者当第一二极管D(m，n-1)阳极端设为虚连于位线BLn-1如第一位线而第二二极管D(m，n)阳极端设为实连于位线BLn如第二位线，可感应出位线BLn-1电位变化幅度小于位线BLn电位下降幅度，读出第一二极管D(m，n-1)存储的第二逻辑态和第二二极管D(m，n)的第一逻辑态，如分别为逻辑0和逻辑1。

可以获悉，本发明基本思路大致为，基于二极管选择的存储器处于读等待状态时，位线偏置处于电压1，而字线偏置处于电压2，并且满足电压1等于电压2或者电压1略小于电压2，从而使位线和字线之间的二极管处于零偏置或者反偏置状态，二极管的电容小于正偏置时的电容。电压1的值比二极管的阈值大0.2～1V。当需要对存储单元进行读操作时，感应节点无需进行预充电，仅需要将字线偏置设置为低电压，例如0V，由于二极管是二端器件，仅会向一端字线放电，位线会保持很短的时间，而感应放大器也会事先处于预处理的状态，从而能够以最快速度读出存储单元的数据。

其次，为了进一步提高读速度，本发明基于二极管选择的存储单元可以采取2D自差分ROM的存储结构，即每个存储单元包含互补的两个二极管，一个存储数据“0”，另一个存储数据“1”，存储单元结构采用自差分的方式来进一步加快读速度。2D存储单元的读取时序与1D存储单元类似，所不同的是，选中的两个第一、第二位线由于一个二极管导通而放电，另一个二极管不导通而电荷保持，差分感应放大器根据二者的差别从而更快速的读出存储单元存储的数据。

再者，本发明这种快速度的方法还可以应用到二极管选择的相变存储器中，以1D1R为例，当相变存储器处于等待状态时，位线偏置处于电压1，而字线偏置处于电压2，并且满足电压1等于电压2或者电压1略小于电压2，从而使位线和字线之间的二极管处于反偏置状态，没有电流流过相变电阻。当需要对相变电阻进行读操作时，感应节点无需进行预充电，仅需要将字线偏置设置为0V，由于二极管是二端器件，仅会向一端(字线)放电，位线会保持很短的时间，而感应放大器也会事先处于预处理的状态，根据相变电阻阻值不同，通过感应放大器感应电流大小从而能够快速读出存储单元的数据。

另外，为了能够进一步提高感应放大器读出数据的速度，相变存储器可采取2D2R的自差分单元结构，任意一个存储单元的两个第一、第二位线BL、BLb分别存储不同的数据，当读取时而这电流的差异通过差分感应放大器能够更快速的读出数据。

综上描述，本发明提出一种基于二极管选择存储器的快速读方法，通过事先对位线和字线施加一个合适的电压，将二极管处于零偏置或者略微反偏置状态。当需要对存储单元进行读操作时，无需对字线和位线进行预充电，选中的位线和字线直接可通过感应放大器读出数据。为了进一步提高读速度，存储单元可采取自差分单元结构，通过差分感应放大器更快速的读出数据。该方法即可以有效减小二极管两端的偏置电压，降低二极管漏电，减小芯片功耗，又可减小二极管的电容，去除预充电时间，提高数据读取速度。

以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (7)

1.一种基于二极管选择的存储器的读取方法，其特征在于，包括以下步骤：

步骤S1、在存储单元处于等待读取阶段，将存储器每条位线均偏置至第一电压值，和将存储器每条字线均偏置至第二电压值，设定第二电压值不低于第一电压值并迫使存储单元中耦合在字线与位线间的二极管被钳制于零偏置或反偏置状态；

步骤S2、拉低一被选中读取的存储单元之二极管阴极端所耦合的字线的电位，同步感应被选中读取的存储单元之二极管阳极端所耦合的位线的电位变化，读出被选中读取的存储单元所存储的数据信息。

2.如权利要求1所述的方法，其特征在于，被选中读取的存储单元耦合在第一字线和第一位线间，其二极管阴极端连接到第一字线；在步骤S2中：

当感应出第一位线电位由第一电压值下降，二极管阳极端设为实连于第一位线，籍此读出被选中读取的存储单元存储的第一逻辑态；或者

当感应出第一位线电位被维持在第一电压值水准，二极管阳极端设为虚连于第一位线，籍此读出被选中读取的存储单元存储的与第一逻辑态相反的第二逻辑态。

3.权利要求2所述的方法，其特征在于，在存储单元存储第一逻辑态的条件下，第一字线在一个放电时间段T1内由第二电压值降低至第三电压值；以及

在放电时间段T1结束后紧接着的一个维持时间段T2内第一位线仍然持续保持第一电压值，直至维持时间段T2结束后第一位线开始放电，并在维持时间段T2结束后紧接着的一个放电时间段T3内第一位线完成放电；

在第一位线开始放电后但完成放电前的一个时间节点上，一个感应放大器感应出第一位线的电位变化并输出翻转信号。

4.权利要求1所述的方法，其特征在于，所述第一电压值比存储单元中二极管的正向开启阈值大0.2V～1V。

5.权利要求1所述的方法，其特征在于，在步骤S2中，拉低选中读取的存储单元之二极管阴极端所耦合的字线的电位至为零电位的第三电压值。

6.一种基于二极管选择的存储器的读取方法，其特征在于，包括以下步骤：

步骤S1、在具有第一、第二二极管的2D存储单元处于等待读取阶段，将存储器每条位线均偏置至第一电压值，及将存储器每条字线均偏置至第二电压值，设定第二电压值不低于第一电压值及迫使2D存储单元中耦合在字线与位线间的第一、第二二极管皆被钳制于零偏置或反偏置状态；

步骤S2、拉低一被选中读取的2D存储单元中第一、第二二极管各自阴极端所耦合的公共字线的电位，同步感应被选中读取的2D存储单元中第一、第二二极管各自阳极端所分别耦合的两个不同位线上的电位变化幅度，读出被选中读取的2D存储单元所存储的数据信息。

7.权利要求6所述的方法，其特征在于，2D存储单元中第一、第二二极管各自的阴极端连接到一个公共的第一字线，第一、第二二极管分别储存两个互补的逻辑数据；

当第一二极管阳极端设为实连于第一位线而第二二极管阳极端设为虚连于第二位线，感应出第一位线电位下降幅度大于第二位线电位变化幅度，读出第一二极管存储的第一逻辑态和第二二极管的第二逻辑态；或者

当第一二极管阳极端设为虚连于第一位线而第二二极管阳极端设为实连于第二位线，感应出第一位线电位变化幅度小于第二位线电位下降幅度，读出第一二极管存储的第二逻辑态和第二二极管的第一逻辑态。