TW202341142A - 記憶體裝置、其寫入電路及記憶體寫入方法 - Google Patents

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Abstract

一種記憶體裝置包括：包含主記憶體單元的主陣列；包含冗餘記憶體單元的冗餘陣列；及寫入電路，用以對主記憶體單元執行第一程式化操作，在該第一程式化操作期間偵測該主記憶體單元的電流是否超過預定電流臨限，且在該第一程式化操作期間該主記憶體單元的電流超過該預定電流臨限時，去能冗餘記憶體單元的第二程式化操作。

Description

具有提升的冗餘寫入的電阻式記憶體
無
電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)為一種使用電阻變化而非電荷來存儲資訊位元的記憶體技術。與現有的傳統記憶體架構相比，基於RRAM的裝置展示出許多令人鼓舞的特性。然而，由於製造製程相對較新，故RRAM裝置可能會受到可靠性問題的影響。因此，一些RRAM裝置實現冗餘陣列，有時稱為「每位元兩個單元」方案，以提高可靠性。
無
以下揭示內容提供用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述組件及佈置的特定實例用以簡化本揭示的一實施例內容。當然，該些僅為實例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一特徵及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一特徵與第二特徵之間形成附加特徵的實施例，以使得第一特徵及第二特徵可以不直接接觸。此外，本揭示的一實施例內容可以在各個實例中重複元件符號或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為了便於描述，本文中可以使用諸如「在……下方」、「在……下」、「下方」、「在……上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的定向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語亦可被相應地解釋。
本文中揭示的一些實施例涉及用於以減小的電流及程式化時間執行寫入操作的系統及/或方法，用於實現「每位元兩個單元」(two-cells per one-bit，2CPB)方案的記憶體裝置。記憶體裝置可包含電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)裝置。在每位元兩個單元製程中，資料位元寫入兩個RRAM單元以實現冗餘。然而，對於當前的RRAM裝置，此舉意味著執行兩個程式化週期，這可能會限制功率及時間資源，從而可以實現這種冗餘。與一個單元應用相比，為每一位元實現兩個單元的冗餘導致每一寫入操作使用兩個程式化週期及兩倍的電流。
第1圖為根據一些實施例的用以以減小的電流及程式化時間執行寫入操作的記憶體裝置100的方塊圖。記憶體裝置100包括由記憶體單元104組成的一或多個記憶體陣列102。特別地，在一個實施例中，記憶體裝置100實施包含主陣列102-1及冗餘陣列102-2的每位元兩個單元方案。因此，可使用兩個記憶體單元，亦即，主陣列102-1中的一個記憶體單元104及冗餘陣列102-2中的相應記憶體單元104，來組成一個位元。
每一記憶體陣列102可包含排列成列及行的記憶體單元網格104 1,1~104 m,n。列內的記憶體單元104 (例如，104 1,1~104 1,n)可操作地耦合至字元線WL1~WLm，且行內的記憶體單元104 (例如，104 1,1~104 m,1)可操作地耦合至位元線BL 1~BL n。因此，每一記憶體單元104可藉助於由字元線及位元線的交點界定的位址來存取。為簡單起見，相對於主陣列102-1展示及描述記憶體單元104，儘管應理解，冗餘陣列102-2可類似地配置。
藉由選擇性地向字元線及位元線施加訊號，在選定的記憶體單元104上執行讀取及寫入操作。例如，列解碼器110用以基於第一位址ADDR1選擇性地向複數個字元線WL1~WLm中的一或多者施加訊號(例如，電壓及/或電流)，且行解碼器120用以基於第二位址ADDR2及/或第三位址ADDR3選擇性地向複數個位元線BL 1-BL n中的一或多者施加訊號(例如，電壓及/或電流)。對於讀取操作，所施加的訊號使讀取電路130接收具有取決於所選記憶體單元104的狀態的值的訊號(例如，電壓及/或電流)。對於寫入操作，所施加的訊號使寫入電路140將將程式化值的訊號(例如，電壓及/或電流)提供至選定記憶體單元104。
控制電路150向讀取電路130及寫入電路140輸出控制訊號，用於根據外部提供的命令訊號執行讀取及寫入操作。輸入/輸出(Input/Output，I/O)電路160輸出自讀取電路130讀取的資料且將外部輸入資料提供給寫入電路140。主陣列102-1及冗餘陣列102-2可共用記憶體裝置100的支援電路，包括列解碼器110、行解碼器120、讀取電路130、寫入電路140、控制電路150及/或I/O電路160的全部或部分。在所說明的實例中，記憶體陣列110、102設置在彼此上方，儘管其他實施方式可具有其他佈置，諸如並排、對稱及/或非對稱佈置。
記憶體單元104可包含具有可變電阻元件以存儲資料位元的電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)單元，但本揭示的一實施例內容不限於RRAM。因此，在對RRAM單元進行寫入操作期間，在上電極與下電極之間施加「設定」電壓以將可變電阻介電層自第一電阻率(例如，與邏輯「0」對應的高電阻狀態(high resistance state，HRS))變為第二電阻率(例如，對應於邏輯「1」的低電阻狀態(low resistance state，LRS))。類似地，在上電極與下電極之間施加「重置」電壓以將可變電阻介電層自第二電阻率變回第一電阻率，例如自LRS變為HRS。
不幸地，RRAM單元的LRS及HRS的電阻位準可能有變化，這會導致可靠性問題。因此，如前所述，記憶體裝置100可使用每位元兩個單元組態來提高可靠性。例如，為執行集合程式化操作，在主陣列102-1的記憶體單元104上執行第一集合操作且在冗餘陣列102-2的記憶體單元104上執行第二集合操作以提供複本。在當前的RRAM裝置中，相較於一個位元引用，這意味著每次寫入操作涉及兩個程式化週期及兩倍的電流。
記憶體裝置100經增強以減少每位元兩個單元組態的電流及程式化時間。特別地，寫入電路140用以基於偵測到的記憶體單元104的寫入電流判定在主陣列102-1上執行的第一寫入操作是否已可靠地執行。若偵測到的寫入電流足夠使得記憶體單元104的資料保留不成問題，則寫入電路140用以去能將在冗餘陣列102-2上執行的相應第二寫入操作以用於備用。有利地，若第一寫入操作穩定使得不存在保留問題，則記憶體裝置100藉由去能第二寫入操作來節省功率且提高程式化時間。
第2圖為根據一些實施例的用以以減小的電流及程式化時間執行寫入操作的寫入驅動器200的示意圖。一或多個寫入驅動器200可在記憶體裝置100的寫入電路140中實現，且每一寫入驅動器200可用於每位元兩個單元的寫入操作。因此，寫入驅動器200藉助於一或多個位元線204耦合至主陣列102-1及冗餘陣列102-2。特別地，在該實例中，寫入驅動器200包括輸出節點202，該輸出節點202藉助於主位元線(BL) 204-1可操作地耦合至主陣列102-1且藉助於冗餘位元線(BL_R) 204-2進一步可操作地耦合至冗餘陣列102-2。在其他實施例中，每一陣列102具有各自的寫入驅動器200。
每一記憶體單元104可包含RRAM記憶體單元，該RRAM記憶體單元包括RRAM電阻元件212及存取電晶體214。RRAM電阻元件212具有可在低電阻狀態與高電阻狀態之間切換的電阻狀態。電阻狀態表示存儲在RRAM電阻元件212內的資料值(例如，「1」或「0」)。RRAM電阻元件212具有耦合至位元線(BL或BL_R)的第一端及耦合至存取電晶體214的第二端。存取電晶體214具有耦合至字元線(WL)的閘極、耦合至RRAM電阻元件212的第二端的汲極及可耦合至公共源極線(未圖示)或接地的源極。
藉由設定操作及重置操作來執行RRAM中的電阻切換。例如，為將記憶體單元104自高電阻設定為低電阻，斷言適當的字元線(WL)導通存取電晶體214，且寫入驅動器200將設定脈衝施加至適當的位元線(BL或BL_R)，而源極線接地。類似地，可藉由斷言選定字元線(WL)、將選定位元線(BL或BL_R)接地且將結果脈衝施加至源極線來執行重置操作，從而將RRAM單元重置為高電阻狀態。
如前所述，RRAM記憶體單元可具有電阻可變性，這會導致可靠地判定特定記憶體單元是否已設定或重置的問題。例如，一些記憶體單元104可包含「快速位元」，其中RRAM電阻元件212具有低臨限電壓及快速程式化速度。另一方面，其他記憶體單元104可包含「慢位元」，其中RRAM電阻元件212具有高臨限電壓及慢程式化速度。切換電壓及程式化時間的變化可歸因於例如製造製程中的不均勻性，該製造製程藉由減小設定狀態與重置狀態之間的裕度而降低記憶體性能。
為解決這些問題，寫入驅動器200經增強以使用每位元兩個單元組態進行操作，同時以減少的電流及程式化時間執行寫入操作。特別地，寫入驅動器200用以產生指示寫入操作為快速位元操作或慢位元操作的訊號WR_DONE。若在主陣列102-1的第一次寫入期間偵測到快速位元，則寫入驅動器200判定第一次寫入為可靠的。作為回應，寫入驅動器200自動去能(例如，跳過、取消或以其他方式避免)對冗餘陣列102-2的冗餘寫入操作。因此，若第一程式化操作穩定使得不存在保留問題，則寫入驅動器200有利地節省電力且提高程式化時間。
寫入驅動器200包括指示節點222，用以提供指示寫入操作為快速位元操作或慢位元操作的訊號WR_DONE。電流源220 (或電流槽)耦合在指示節點212與接地之間。電流源220用以產生具有預定電流位準的靶電流I_target。電流源220拉動電流通過第一電晶體230 (例如，p型MOSFET)。第一電晶體230 (例如，參考電晶體)包括耦合至電源(PWR)的源極(例如，第一源極/汲極(S/D)端)及耦合至指示節點222的汲極(例如，第二S/D端)。此外，第一電晶體230的閘極與第二電晶體240 (例如，p型MOSFET)的閘極耦合以形成電流鏡電路，如下文進一步描述。
寫入驅動器200亦包括比較器250 (例如，放大器)，該比較器250的輸出耦合至第一電晶體230及第二電晶體240的閘極。比較器250及第二電晶體240設置在PWR與輸出端202之間。此外，比較器250包括兩個輸入端，亦即，耦合至輸出節點202的第一輸入(例如，非反相輸入端)及耦合至參考電壓VREF的第二輸入(例如，反相輸入端)。第二電晶體240 (例如，驅動電晶體)包括連接至比較器250的輸出的閘極、耦合至PWR的源極(例如，第一S/D端)及耦合至輸出節點202的汲極(例如，第二S/D端)。因此，比較器250及第二電晶體240形成閉環，該閉環使比較器250調製第二電晶體240的閘極，從而在輸出節點202產生驅動電壓VD，該輸出節點202的電壓等於或基於參考電壓VREF。因此，寫入驅動器200用以產生單元電流I_cell，該單元電流I_cell傳送至選定的RRAM記憶體單元的位元線204以執行寫入操作。
由第一電晶體230、第二電晶體240及比較器250形成的電流鏡電路用以在電路的右側(亦即，通過第一電晶體230的電流)複製電路的左側(亦即，通過第二電晶體240的單元電流I_cell)。因此，在寫入操作期間，若通過記憶體單元104的單元電流I_cell等於或超過由靶電流I_target界定的電流臨限，則指示節點222為訊號WR_DONE輸出高值或邏輯「1」。換言之，寫入驅動器200將寫入操作判定為對於保持可靠的快速位元操作。
電流源220及靶電流I_target可用以產生使指示節點222能夠在記憶體單元104的寫入操作期間相對於電流臨限追蹤單元電流I_cell的電流位準。在一個實施例中，靶電流I_target為預定電流位準，該預定電流位準基於將傳送至RRAM單元用於執行諸如設定操作的程式化操作的最小電流量。因此，靶電流I_target可界定RRAM單元在設定操作期間接收的臨限電流值，從而可靠地執行設定階段而不存在潛在的保持問題。另外，在一些實施例中，靶電流I_target基於寫入驅動器200的電流鏡比「1:m」。
例如，假設判定電阻式記憶體裝置的RRAM單元可以可靠地設定置為300 μA。進一步假設寫入驅動器200配置有0.5的「m」值以節省電流，這意味著電流鏡右側的電流(亦即，I_target)為右側的一半(亦即，I_cell)。因此，在該實例中，寫入驅動器200可指示是否使用300 μA的單元電流I_cell及150 μA的靶電流I_target執行可靠集合操作，總共使用450 μA。下文描述寫入驅動器200的操作的附加細節。
第3A圖為根據一些實施例的用以以減小的電流及程式化時間執行寫入操作的記憶體裝置的時序圖300。時序圖300說明其中寫入驅動器200偵測到主陣列102-1的寫入操作為快速位元操作(亦即，可靠地執行)的實例。換言之，當在主陣列102-1上程式化集合操作時，主位元線(BL) 204-1、WLN及定時器驅動至高狀態。另外，在此操作期間，RRAM單元的電流(亦即，單元電流I_cell)達到或超過由靶電流I_target界定的臨限，如前所述將訊號WR_DONE驅動至高位準。
回應於訊號WR_DONE指示主陣列102-1的第一記憶體單元的第一集合操作與快速位元相關聯且可靠地執行，寫入驅動器200用以繞過對冗餘陣列102-2的第二記憶體單元執行第二集合操作。換言之，寫入驅動器200避免斷言冗餘位元線(BL_R) 204-2及WLN用於第二集合操作，如虛線所示。有利地，消除原本會為第二集合操作執行的程式化時間及電流。因此，藉由使用電流鏡來偵測集合操作電流是否超過臨限，寫入驅動器200用以實現具有更好的性能及降低的功率的每位元兩個單元方案。
第3B圖為根據一些實施例的用以以減小的電流及程式化時間執行寫入操作的記憶體裝置的另一時序圖350。時序圖350說明其中寫入驅動器200偵測到主陣列102-1的寫入操作為慢位元操作(即，認為可能不可靠)的實例。亦即，在主陣列102-1的集合操作期間，RRAM單元的電流(亦即，單元電流I_cell)不滿足或超過由靶電流I_target界定的臨限。因此，訊號WR_DONE保持在低位準狀態。
回應於訊號WR_DONE指示主陣列102-1的第一記憶體單元104的第一集合操作與慢位元相關聯且不可靠，寫入驅動器200用以觸發冗餘陣列102-2的第二記憶體單元104的第二集合操作。因此，寫入驅動器200確保位元的冗餘。儘管在此情況下沒有避免第二集合操作，但由於與慢位元相關聯的較低電流，執行兩次集合操作的總電流仍然減少。
第4A圖為根據一些實施例的用以偵測集合操作是否已執行的記憶體裝置的邏輯電路400。第4B圖為邏輯電路400的真值表450。如第4A圖及第4B圖所展示，若相應的主位元及冗餘位元中的任一者已設定，則邏輯電路400將資料輸出Dout輸出至高狀態。因此，即使在每位元兩個單元組態中只有一個RRAM單元指示設定狀態，記憶體裝置亦可偵測到位處於設定狀態。例如，若在主陣列102-1上偵測到快速位元，則意味著在該記憶體單元104上很容易具有穩定階段且不存在保留問題。因此，不需要對冗餘陣列102-2再次進行設定以節省功率，且冗餘單元可以保持在重置階段。
第5圖為根據一些實施例的用以以減小的電流及程式化時間執行寫入操作的寫入驅動器電路500的示意圖。特別地，寫入驅動器電路500包括藉助於主位元線(BL) 204-1可操作地耦合至主陣列102-1的主寫入驅動器502-1，及藉助於冗餘位元線(BL_R) 204-2可操作地耦合至冗餘陣列102-2的冗餘寫入驅動器502-2。因此，可在記憶體裝置100的寫入電路140中實現成對的寫入驅動器502，且每對寫入驅動器502可以用於可同時或並行執行的每位元兩個單元的寫入操作。寫入驅動器502以與本文先前描述的相似組件相似的方式操作，因此為簡潔起見不再重複描述。
在此實施例中，每一寫入驅動器502包括耦合至輸出節點202的電源開關504及耦合至指示節點222的反相器506。亦即，主寫入驅動器502-1包括用以藉助於主賦能訊號(EN_A)選擇性地將輸出節點202與主位元線(BL) 204-1耦合的主電源開關504-1。類似地，冗餘寫入驅動器502-2包括用以藉助於冗餘賦能訊號(EN_B)選擇性地將輸出節點202與冗餘位元線(BL) 204-2耦合的冗餘電源開關504-2。此外，主寫入驅動器502-1包括用以輸出主指示訊號(Det_A)的主反相器506-1。冗餘寫入驅動器502-2包括用以輸出冗餘指示訊號(Det_B)的冗餘反相器506-2。下文描述寫入驅動器電路500的操作的附加細節。
第6A圖為根據一些實施例的用以控制寫入驅動器電路500的邏輯控制器600。在一些實例中，邏輯控制器600為第1圖的寫入電路140及/或控制電路150的一部分。第6B圖為邏輯控制器600的真值表650。參看第6A圖及第6B圖結合第5圖，考慮若主賦能訊號(EN_A)為高，則基於VREF的電壓驅動主位元線(BL) 204-1，且啟用主陣列102-1以藉由主寫入驅動器502-1程式化集合操作。相反，若主賦能訊號(EN_A)為低，則斷開主位元線(BL)204-1，且去能主陣列102-1以藉由主寫入驅動器502-1程式化集合操作。基於選擇性地耦合冗餘位元線(BL_R) 204-2的冗餘賦能訊號(EN_B)類似地啟用或去能冗餘寫入驅動器502-1及冗餘陣列102-2。
使用邏輯控制器600來控制寫入驅動器電路500，若主寫入驅動器502-1在冗餘寫入驅動器502-2之前指示偵測到的快速位元(亦即，Det_A為邏輯「1」，且Det_B為邏輯「0」)，則去能冗餘陣列102-2 (EN_B為邏輯「0」)。相反，若冗餘寫入驅動器502-2在主寫入驅動器502-1之前指示偵測到的快速位元(亦即，Det_B為邏輯「1」，且Det_A為邏輯「0」)，則去能主陣列102-1 (EN_A為邏輯「0」)。若主寫入驅動器502-1及冗餘寫入驅動器502-2輸出相同階段(亦即，Det_A及Det_B均為邏輯「0」或均為邏輯「1」)，則邏輯控制器600用以啟用一個記憶體陣列且去能另一陣列(例如，藉由在邏輯「1」輸出EN_A及在邏輯「0」輸出EN_B來啟用主陣列102-1且去能冗餘陣列102-2)。下文描述寫入驅動器電路500及邏輯控制器600的操作的附加細節。
第7圖為根據一些實施例的配置有邏輯控制器600以控制寫入驅動器電路500的記憶體裝置的時序圖700。特別地，時序圖700說明在主陣列102-1及冗餘陣列102-2的同時集合操作期間，主寫入驅動器502-1在冗餘寫入驅動器502-2之前偵測到快速位元的情況(亦即，Det_A為邏輯「1」，Det_B為邏輯「0」)。換言之，在本實例中，主RRAM單元的電流因快速位元而超過靶電流I_target，而冗餘RRAM單元的電流因慢位元而未超過靶電流I_target。
超過靶電流I_target導致主寫入驅動器502-1將Det_A驅動至邏輯「1」，如箭頭702所示。進而，此舉將EN_B驅動至邏輯「0」以去能冗餘陣列102-2，如箭頭704所示。因此，冗餘RRAM單元的電流在如箭頭706所示的程式化週期結束之前(例如，在拉低WLN之前)切斷，從而減小電流。此外，由於慢位元，冗餘RRAM單元的電流相對較低，從而減少用於執行兩個集合操作的總電流。更進一步，由於寫入驅動器電路500的組態使得兩個集合操作能夠並行執行，程式化時間為傳統的每位元兩個單元實施方式的一半。
第8圖為根據一些實施例的配置有邏輯控制器600以控制寫入驅動器電路500的記憶體裝置的另一時序圖800。特別地，時序圖800說明在主陣列102-1及冗餘陣列102-2的同時集合操作期間，冗餘寫入驅動器502-2在主寫入驅動器502-1之前偵測到快速位元的情況(亦即，Det_A為邏輯「0」，且Det_B為邏輯「1」)。換言之，在本實例中，冗餘RRAM單元的電流因快速位元而超過靶電流I_target，而主RRAM單元的電流因慢位元而未超過靶電流I_target。
超過靶電流I_target導致冗餘寫入驅動器502-2將Det_B驅動至邏輯「1」，如箭頭802所示。進而，此舉將EN_A驅動至邏輯「0」以去能冗餘陣列102-2，如箭頭804所示。因此，主RRAM單元的電流在如箭頭806所示的程式化週期結束之前(例如，在拉低WLN之前)切斷，從而減小電流。前文描述的附加優點亦適用。
第9圖為根據一些實施例的配置有邏輯控制器600以控制寫入驅動器電路500的記憶體裝置的又一時序圖900。特別地，時序圖900說明在主陣列102-1及冗餘陣列102-2的同時集合操作期間，主寫入驅動器502-1及冗餘寫入驅動器502-2偵測到快速位元的情況(亦即，Det_A為邏輯「1」，且Det_B為邏輯「1」)。超過靶電流I_target導致主寫入驅動器502-1將Det_A驅動至邏輯「1」，如箭頭902所示。此外，超過靶電流I_target導致冗餘寫入驅動器502-2將Det_B驅動至邏輯「1」，如箭頭904所示。隨著Det_A及Det_B驅動至高狀態，邏輯控制器600用以啟用一個記憶體陣列且去能另一陣列(例如，藉由在邏輯「1」處輸出EN_A且在邏輯「0」處輸出EN_B來啟用主陣列102-1且去能冗餘陣列102-2)，如箭頭906所示。
第10圖說明用於每位元兩個單元的寫入操作的例示性方法1000。在操作1002，提供用於存儲位元的第一RRAM單元陣列。在操作1004，提供用於存儲第一RRAM單元陣列的冗餘位元的第二RRAM單元陣列。在操作1006，一或多個寫入驅動器耦合至第一RRAM單元陣列及第二RRAM單元陣列，用於執行每位元兩個單元冗餘。在操作1008，對第一RRAM單元陣列及第二RRAM單元陣列之一的記憶體單元執行第一集合操作。
在操作1010，判定在第一集合操作期間是否超過記憶體單元的電流臨限。若否，則方法1000行進至操作1012，且在第二RRAM單元陣列的備用記憶體單元上執行第二集合操作以提供用於第一集合操作的冗餘。否則，方法1000行進至操作1014，且去能第二集合操作以節省電流。換言之，回應於判定在第一集合操作期間超過記憶體單元的電流臨限，在第一RRAM單元陣列及第二RRAM單元陣列中的另一者(亦即，不同於操作1008中寫入的陣列)去能第二集合操作以節省電流。
因此，本文揭示的各種實施例提供一種記憶體裝置，包含：包含主記憶體單元的主陣列；包含冗餘記憶體單元的冗餘陣列；及寫入電路，用以對主記憶體單元執行第一程式化操作以在該第一程式化操作期間偵測該主記憶體單元的電流是否超過預定電流臨限，且若在該第一程式化操作期間該主記憶體單元的電流超過該預定電流臨限，則去能冗餘記憶體單元的第二程式化操作。
根據進一步揭示的實施例，一種用於記憶體裝置的寫入電路，包含：比較器，具有用以接收參考電壓訊號的第一輸入端、第二輸入端及輸出端；參考電晶體，具有連接至比較器的輸出端的閘極端、連接至電源端的第一S/D端及連接至指示節點的第二S/D端，該指示節點連接至電流源及用以產生參考電流；及驅動電晶體，具有連接至比較器的輸出端的閘極端、連接至電源端的第一S/D端，及連接至比較器的第二輸入端且用於輸出程式化訊號至記憶體單元的第二S/D端，其中指示節點用以基於記憶體單元的電流與參考電流的比較來輸出指示訊號。
根據其他揭示的實施例，用於RRAM記憶體裝置的寫入電路包含：一或多個寫入驅動器，用以對主陣列及冗餘陣列執行每位元兩個單元的寫入操作，每一寫入驅動器用以輸出指示是否偵測到第一操作在RRAM記憶體單元上可靠地執行的指示訊號；及邏輯控制器，用以在指示訊號指示偵測到第一程式化操作可靠地執行時，控制一或多個寫入驅動器去能第二程式化操作。
根據其他揭示的實施例，一種寫入方法包括以下步驟：提供用於存儲位元的第一RRAM單元陣列；提供用於存儲第一RRAM單元陣列的冗餘位元的第二RRAM單元陣列；將一或多個寫入驅動器耦合至第一RRAM單元陣列及第二RRAM單元陣列，以執行每位元兩個單元冗餘；對第一RRAM單元陣列及第二RRAM單元陣列之一的記憶體單元執行第一集合操作；判定在第一集合操作期間是否超過記憶體單元的電流臨限；及回應於判定在第一集合操作期間超過記憶體單元的電流臨限，去能第一電阻式隨機存取記憶體單元陣列及第二電阻式隨機存取記憶體單元陣列中的另一者處的一第二集合操作。
本揭示內容概述了數個實施例，使得熟習此項技術者可以更好地理解本揭示的一實施例內容的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本揭示的一實施例內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，這些等效構造不脫離本揭示的一實施例內容的精神及範疇，並且在不脫離本揭示的一實施例內容的精神及範疇的情況下，這些等效構造可以進行各種改變、替代及變更。
100:記憶體裝置 102:記憶體陣列 102-1:主陣列 102-2:冗餘陣列 104:記憶體單元 104 1,1~104 m,n:記憶體單元網格 110:列解碼器 120:行解碼器 130:讀取電路 140:寫入電路 150:控制電路 160:I/O電路 200:寫入驅動器 202:輸出節點 204:位元線 204-1:主位元線 204-2:冗餘位元線 212:RRAM電阻元件 214:存取電晶體 220:電流源 222:指示節點 230:第一電晶體 240:第二電晶體 250:比較器 300、350:時序圖 400:邏輯電路 450:真值表 500:寫入驅動器電路 502-1:主寫入驅動器 502-2:冗餘寫入驅動器 504:電源開關 504-1:主電源開關 504-2:冗餘電源開關 506:反相器 506-1:主反相器 506-2:冗餘反相器 600:邏輯控制器 650:真值表 700:時序圖 702、704、706:箭頭 800:時序圖 802、804、806:箭頭 900:時序圖 902、904、906:箭頭 1000:方法 1002、1004、1006、1008、1010、1012、1014:操作 ADDR1:第一位址 ADDR2:第二位址 ADDR3:第三位址 BL:主位元線 BL_R:冗餘位元線 BL 1~BL n:位元線 Det_A:主指示訊號 Det_B:冗餘指示訊號 Dout:資料輸出 EN_A:主賦能訊號 EN_B:冗餘賦能訊號 I_cell:單元電流 I_target:靶電流 PWR:電源 VD:驅動電壓 VREF:參考電壓 WL1~WLm:字元線 WR_DONE:訊號
結合附圖，根據以下詳細描述可以最好地理解本揭示的一實施例內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。 第1圖為根據一些實施例的用以以減小的電流及程式化時間執行寫入操作的記憶體裝置的方塊圖。 第2圖為根據一些實施例的用以以減小的電流及程式化時間執行寫入操作的寫入驅動器的示意圖。 第3A圖為根據一些實施例的用以以減少的電流及程式化時間執行寫入操作的記憶體裝置的時序圖。 第3B圖為根據一些實施例的用以以減小的電流及程式化時間執行寫入操作的記憶體裝置的另一時序圖。 第4A圖為根據一些實施例的用以偵測集合操作是否已執行的記憶體裝置的邏輯電路。 第4B圖為邏輯電路的真值表。 第5圖為根據一些實施例的用以以減小的電流及程式化時間執行寫入操作的寫入驅動器電路的示意圖。 第6A圖為根據一些實施例的用以控制寫入驅動器電路的邏輯控制器。 第6B圖為邏輯控制器的真值表。 第7圖為根據一些實施例的配置有邏輯控制器以控制寫入驅動器電路的記憶體裝置的時序圖。 第8圖為根據一些實施例的配置有邏輯控制器以控制寫入驅動器電路的記憶體裝置的另一時序圖。 第9圖為根據一些實施例的配置有邏輯控制器以控制寫入驅動器電路的記憶體裝置的又一時序圖。 第10圖說明用於每位元兩個單元的寫入操作的例示性方法。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:記憶體裝置
102:記憶體陣列
102-1:主陣列
102-2:冗餘陣列
1041,1~104m,n:記憶體單元網格
110:列解碼器
120:行解碼器
130:讀取電路
140:寫入電路
150:控制電路
160:I/O電路
ADDR1:第一位址
ADDR2:第二位址
ADDR3:第三位址
BL1~BLn:位元線
WL1~WLm:字元線

Claims (20)

  1. 一種記憶體裝置，包含： 一主陣列，包含多個主記憶體單元； 一冗餘陣列，包含多個冗餘記憶體單元；及 寫入電路，用以對一主記憶體單元執行一第一程式化操作，在該第一程式化操作期間偵測該主記憶體單元的一電流是否超過一預定電流臨限，且在該第一程式化操作期間該主記憶體單元的該電流超過該預定電流臨限時，去能一冗餘記憶體單元的一第二程式化操作。
  2. 如請求項1所述之記憶體裝置，其中該寫入電路用以在該第一程式化操作期間該主記憶體單元的該電流不超過該預定電流臨限時，對該冗餘單元執行該第二程式化操作。
  3. 如請求項1所述之記憶體裝置，其中該寫入電路用以基於一電流鏡電路偵測該主記憶體單元的該電流是否超過該預定電流臨限。
  4. 如請求項3所述之記憶體裝置，其中該電流鏡電路包括一第一電晶體、一第二電晶體及具有可操作地耦合至該第一電晶體及該第二電晶體的相應閘極的一輸出的一比較器。
  5. 如請求項4所述之記憶體裝置，其中： 該第一電晶體包括與一指示節點耦合的一汲極； 一電流源耦合至該指示節點且用以產生界定該預定電流臨限的一電流位準；及 該第一電晶體用以在該指示節點處輸出一訊號，該訊號指示該主記憶體單元的該電流是否超過該預定電流臨限。
  6. 如請求項5所述之記憶體裝置，其中該寫入電路用以回應於該指示節點處的該訊號指示該主記憶體單元的該電流超過該預定電流臨限，避免在完成該第一程式化操作之後觸發該第二程式化操作。
  7. 如請求項5所述之記憶體裝置，其中該寫入電路用以回應於該指示節點處的該訊號指示該主記憶體單元的該電流超過該預定電流臨限，去能與該第一程式化操作同時執行的該第二程式化操作。
  8. 如請求項1所述之記憶體裝置，其中： 該些主記憶體單元及該些冗餘記憶體單元包含多個電阻式隨機存取記憶體記憶體單元；且 該寫入電路用以執行該第一程式化操作及該第二程式化操作作為一每位元兩個單元的寫入操作的一部分，且在該第一程式化操作可靠地執行時，去能該第二程式化操作，以減少該每位元兩個單元的寫入操作的寫入電流及寫入時間。
  9. 如請求項1所述之記憶體裝置，其中該寫入電路包括藉助於一或多個位元線耦合至該主陣列及該冗餘陣列的一或多個寫入驅動器。
  10. 用於一記憶體裝置的寫入電路，包含： 一比較器，具有用以接收一參考電壓訊號的一第一輸入端、一第二輸入端及一輸出端； 一參考電晶體，具有連接至該比較器的該輸出端的一閘極端、連接至一電源端的一第一源極/汲極端，及連接至一指示節點的一第二源極/汲極端，該指示節點連接至一電流源及用以產生一參考電流；及 一驅動電晶體，具有連接至該比較器的該輸出端的一閘極端、連接至該電源端的一第一源極/汲極端，及連接至該比較器的該第二輸入端且用以輸出一程式化訊號至一第一記憶體陣列的一記憶體單元的一位元線的一第二源極/汲極端； 其中該指示節點用以基於該記憶體單元的一電流與該參考電流的一比較來輸出一指示訊號。
  11. 如請求項10所述之寫入電路，其中： 該指示訊號指示來自該程式化訊號的該記憶體單元的該電流是否超過該參考電流。
  12. 如請求項11所述之寫入電路，其中： 該寫入電路用以在該指示訊號指示來自該程式化訊號的該記憶體單元的該電流超過該參考電流時，去能一備用程式化訊號。
  13. 如請求項12所述之寫入電路，其中： 該寫入電路用以在該指示訊號指示來自該程式化訊號的該記憶體單元的該電流不超過該參考電流時，執行該備用程式化訊號。
  14. 如請求項13所述之寫入電路，其中： 該程式化訊號及該備用程式化訊號為一每位元兩個單元的寫入操作的相應寫入操作； 該程式化訊號在該第一記憶體陣列上執行；且 該備用程式化訊號在一第二記憶體陣列上執行。
  15. 如請求項10所述之寫入電路，其中： 該參考電晶體及該驅動電晶體形成一電流鏡電路。
  16. 一種記憶體寫入方法，包含以下步驟： 提供用於存儲多個位元的一第一電阻式隨機存取記憶體單元陣列； 提供用於存儲該第一電阻式隨機存取記憶體單元陣列的多個冗餘位元的一第二電阻式隨機存取記憶體單元陣列； 將一或多個寫入驅動器耦合至該第一電阻式隨機存取記憶體單元陣列及該第二電阻式隨機存取記憶體單元陣列，以執行每位元兩個單元冗餘； 對該第一電阻式隨機存取記憶體單元陣列及該第二電阻式隨機存取記憶體單元陣列中的一者的一記憶體單元執行一第一集合操作； 判定在該第一集合操作期間是否超過該記憶體單元的一電流臨限；及 回應於判定在該第一集合操作期間超過該記憶體單元的該電流臨限，去能該第一電阻式隨機存取記憶體單元陣列及該第二電阻式隨機存取記憶體單元陣列中的另一者處的一第二集合操作。
  17. 如請求項16所述之方法，進一步包含以下步驟： 回應於判定在該第一集合操作期間未超過該記憶體單元的該電流臨限，對該第二電阻式隨機存取記憶體單元陣列的一備用記憶體單元執行該第二集合操作，從而為該第一集合操作提供冗餘。
  18. 如請求項16所述之方法，進一步包含以下步驟： 基於一電流鏡電路判定在該第一集合操作期間是否超過該記憶體單元的該電流臨限。
  19. 如請求項16所述之方法，其中該去能該第二集合操作之步驟包括以下步驟：在該第一集合操作完成之後繞過該第二集合操作。
  20. 如請求項16所述之方法，其中該去能該第二集合操作之步驟包括以下步驟：在與該第一集合操作同時程式化期間斷開執行該第二集合操作的一寫入驅動器。
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