KR20130075541A - 반도체 장치 및 그 센싱 방법 - Google Patents

반도체 장치 및 그 센싱 방법 Download PDF

Info

Publication number
KR20130075541A
KR20130075541A KR1020110143937A KR20110143937A KR20130075541A KR 20130075541 A KR20130075541 A KR 20130075541A KR 1020110143937 A KR1020110143937 A KR 1020110143937A KR 20110143937 A KR20110143937 A KR 20110143937A KR 20130075541 A KR20130075541 A KR 20130075541A
Authority
KR
South Korea
Prior art keywords
read data
output
verification
verification read
activated
Prior art date
Application number
KR1020110143937A
Other languages
English (en)
Inventor
윤정혁
김동근
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110143937A priority Critical patent/KR20130075541A/ko
Priority to US13/474,653 priority patent/US8861286B2/en
Publication of KR20130075541A publication Critical patent/KR20130075541A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 장치 및 그 센싱 방법에 관한 것으로서, 저항 변화를 이용하여 데이터를 센싱하는 비휘발성 메모리 장치에 관한 기술이다. 이러한 본 발명은, 테스트 신호에 따라 센스앰프에서 인가되는 검증 리드 데이터를 글로벌 입출력 라인에 순차적으로 출력하는 검증 리드 제어부 및 테스트 신호의 활성화시 래치 인에이블 신호에 따라 글로벌 입출력 라인에 인가된 검증 리드 데이터를 순차적으로 저장하는 리드 데이터 래치부를 포함한다.

Description

반도체 장치 및 그 센싱 방법{Semiconductor device and method for sensing the same}
본 발명은 반도체 장치에 관한 것으로서, 특히 저항 변화를 이용하여 데이터를 센싱하는 비휘발성 메모리 장치에 관한 기술이다.
메모리 장치는 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분할 수 있다. 여기서, 비휘발성 메모리 장치는 전원이 공급되지 않아도 저장된 데이터를 보존할 수 있는 비휘발성 메모리 셀을 이용하는 메모리 장치로서, 플래시 램(Flash Ram), 상 변화 램(PCRAM) 등이 있다.
이 중에서 상 변화 메모리 장치는 상 변화 물질, 대표적인 예로서 GST(게르마늄 안티몬 텔루륨)을 이용하여 메모리 셀을 구성하고, GST에 열을 가하여 정질(Crystal) 또는 비정질(Amorphous) 상태로 만듦으로써 메모리 셀에 데이터를 저장할 수 있도록 한 메모리 장치이다.
또한, 마그네틱 메모리(Magnetic memory) 및 상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이터가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래 기술에 따른 상 변화 저항 소자(4)를 나타낸다.
도 1a 및 도 1b를 참고하면, 상 변화 저항 소자(4)는 상부 전극(1)과 하부 전극(3) 사이에 상 변화 물질(Phase Change Material;2)을 삽입하여 형성된다. 상부 전극(1)과 하부 전극(3)에 전압을 인가하면, 상 변화 물질(2)에 전류가 흘러 온도가 변하면서 전기 전도 상태가 변하게 된다.
도 2a 및 도 2b는 종래 기술에 따른 상 변화 저항 소자(4)의 데이터 저장 원리를 설명하기 위한 도면이다.
도 2a를 참고하면, 상 변화 저항 소자(4)에 임계값 이하의 전류가 흐르면 상 변화 물질(2)이 결정화된다. 상 변화 물질(2)이 결정 상태가 되면 저 저항인 물질이 된다. 그 결과 상부 전극(1)과 하부 전극(3) 사이에 전류가 흐를 수 있다.
한편, 도 2b를 참고하면, 상 변화 저항 소자(4)에 임계값 이상의 전류가 흐르면 상 변화 물질(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 상 변화 물질(2)이 녹아 비결정 상태(Amorphous Phase)가 되면 고 저항인 물질이 된다. 그 결과 상부 전극(1)과 하부 전극(3) 사이에 전류가 흐르기 어렵게 된다.
따라서, 상 변화 저항 소자(4)는 위와 같은 두 가지 상태에 서로 다른 데이터를 대응시킬 수 있게 된다. 예를 들어, 상 변화 저항 소자(4)는 저 저항 상태를 데이타 "1"에 대응시키고, 고 저항 상태를 데이터 “0”에 대응시킬 수 있다.
또한, 상 변화 저항 물질(2)의 상태는 상 변화 메모리 장치에 전원이 오프되더라도 변화하지 않기 때문에, 위 데이터는 불휘발성으로 저장 가능하다.
도 3은 종래 기술에 따른 상 변화 저항 셀의 라이트 동작을 설명하기 위한 그래프이다.
도 3을 참고하면, 상 변화 저항 소자(4)의 상부 전극(1)과 하부 전극(3) 사이에 일정 시간 동안 전류를 흘리면 열이 발생하게 된다.
일정 시간 동안 임계치 이하의 전류를 흘리게 되면 저온 가열 상태에 의해 상 변화 물질(2)이 결정화 상태가 된다. 그 결과, 상 변화 저항 소자(4)가 세트(Set) 상태가 된다.
반대로, 일정 시간 동안 임계치 이상의 전류를 흘리게 되면 고온 가열 상태에 의해 상 변화 물질(2)이 비결정화 상태가 된다. 그 결과, 상 변화 저항 소자(4)가 리셋(Reset) 상태가 된다.
이러한 성질을 이용하여, 라이트 동작에서 세트 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다.
반대로, 라이트 동작에서 리셋 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
상 변화 저항 메모리는 센싱 동작시에 상 변화 저항 소자(4)에 센싱 전류를 인가하여, 상 변화 저항 소자(4)에 라이트 된 데이터를 센싱한다.
한편, 이러한 비휘발성 메모리 장치는 검증 리드 동작을 통하여 원하는 저항에 도달하였는지를 판단하여 프로그램 동작을 계속 진행할지 진행하지 않을지의 여부를 결정하게 된다.
그런데, 실제 테스트 동작시 프로그램 및 검증 리드 동작이 정확히 이루어지지 않을 때, 이것이 검증 리드 동작의 문제인지 프로그램 동작의 문제인지를 구분하기 어렵다. 이때, 검증 리드 값이 무엇인지 알 수 있다면 문제의 원인을 쉽게 알 수 있다.
도 4는 종래의 비휘발성 메모리 장치에서의 리드 동작을 설명하기 위한 동작 타이밍도이다.
일반적으로 프로그램 및 검증 리드 동작(PNV; Program and Verify read)은 처음에 프로그램 동작을 수행하기 전에 검증 리드 동작을 수행한다. 그래서 셀에 쓰고자 하는 데이터와 현재 셀에 써 있는 데이터를 비교한다.
그리고, 쓰고자 하는 데이터와 셀에 써 있는 데이터가 동일한 경우 프로그램 플래그 신호가 디스에이블 되어 프로그램 스테이트 머신(PSM; Program State Machine)에 의해 프로그램 동작이 수행되지 않도록 한다.
반대로, 쓰고자 하는 데이터와 셀에 써 있는 데이터가 동일하지 않은 경우 프로그램 플래그 신호를 인에이블 시켜 프로그램 스테이트 머신에 의해 프로그램 동작이 수행된다.
각각의 센스앰프의 출력 S/A<0>~S/A<X>은 리드 글로벌 입출력 라인 RGIO에 출력된다. 그리고, 노말 리드 동작시 래치 인에이블 LEN<0>~LEN<X>가 순차적으로 인에이블 되면, 데이터 래치 D_Lat<0> ~ 데이터 래치 D_Lat<X>에 해당하는 리드 데이터가 순차적으로 래치된다.
그런데, 이러한 종래의 비휘발성 메모리 장치에서는 여러 개의 센스앰프의 출력 데이터 S/A<0>~S/A<X>가 데이터 래치 D_Lat<0> ~ 데이터 래치 D_Lat<X>에 순서대로 저장될 뿐, 검증 리드 동작으로 리드한 데이터 값이 무엇인지 외부에서 알 수 있는 방법이 없다.
따라서, 실제 프로그램 및 검증 리드 동작시 불량이 발생했을 때 불량의 원인이 프로그램인지 검증 리드인지 알 수 있는 방법이 없다. 더욱이 노말 리드와 검증 리드 동작을 구분하기 어렵다.
본 발명은 테스트 모드를 이용하여 검증 리드시의 데이터 값을 외부로 출력하고 이 검증 리드 데이터 값을 판별하여 프로그램 및 검증 동작시 불량 발생의 원인을 명확히 판단할 수 있도록 하는 특징을 갖는다.
그리고, 본 발명은 여러 번의 검증 리드 동작을 수행하는 경우 하나의 센스앰프에서 출력되는 검증 리드 데이터를 리드 데이터 래치부에 순차적으로 저장하여 원하는 검증 리드 데이터를 외부에서 읽을 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 테스트 신호에 따라 센스앰프에서 인가되는 검증 리드 데이터를 글로벌 입출력 라인에 순차적으로 출력하는 검증 리드 제어부; 및 테스트 신호의 활성화시 래치 인에이블 신호에 따라 글로벌 입출력 라인에 인가된 검증 리드 데이터를 순차적으로 저장하는 리드 데이터 래치부를 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치의 센싱 방법은, 센스앰프에 인가된 데이터를 검증하여 검증 리드 데이터를 출력하는 단계; 테스트 신호가 활성화되는 구간 동안 검증 리드 데이터가 글로벌 입출력 라인에 출력되는 단계; 및 테스트 신호의 활성화 구간 동안 래치 인에이블 신호에 따라 글로벌 입출력 라인에 인가된 검증 리드 데이터를 리드 데이터 래치부에 순차적으로 저장하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 테스트 모드를 이용하여 검증 리드시의 데이터 값을 외부로 출력하고 이 검증 리드 데이터 값을 판별하여 프로그램 및 검증 동작시 불량 발생의 원인을 명확히 판단할 수 있도록 한다.
그리고, 본 발명은 검증 리드 데이터가 바뀌는 시점에서 프로그램 동작이 중단되므로 프로그램 및 검증 동작이 몇 번 수행되었는지의 여부를 쉽게 판단할 수 있는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 종래 기술에 따른 상 변화 저항 소자를 나타낸 도면.
도 2a 및 도 2b는 종래 기술에 따른 상 변화 저항 소자의 데이터 저장 원리를 설명하기 위한 도면.
도 3은 종래 기술에 따른 상 변화 저항 셀의 라이트 동작을 설명하기 위한 그래프.
도 4는 종래의 비휘발성 메모리 장치에서의 리드 동작을 설명하기 위한 동작 타이밍도.
도 5는 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 6은 도 5의 리드 데이터 제어부에 관한 상세 구성도.
도 7은 도 6의 리드 데이터 제어부에 관한 동작 타이밍도.
도 8은 인에이블 신호 발생부에 관한 상세 구성도.
도 9는 본 발명의 실시예에 따른 반도체 장치의 검증 리드 동작을 설명하기 위한 도면.
도 10은 본 발명의 실시예에 따른 반도체 장치의 센싱 방법을 설명하기 위한 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예는 프로그램 및 검증 제어부(100), 스위칭부(200), 테스트 신호 입력부(300), 리드 데이터 제어부(400), 래치 제어부(500) 및 리드 데이터 래치부(600)를 포함한다.
여기서, 프로그램 및 검증 제어부(100)는 센스앰프(110), 라이트 데이터 래치부(120), 비교부(130), 프로그램 스테이트 머신(PSM; Program State Machine)(140) 및 라이트 구동부(150)를 포함한다.
그리고, 위의 구성에서 스위칭부(200), 테스트 신호 입력부(300)의 구성을 합하여 "테스트 제어부"로 명명한다. 그리고, 위의 구성에서 스위칭부(200), 테스트 신호 입력부(300), 리드 데이터 제어부(400) 및 래치 제어부(500)의 구성을 합하여 "검증 리드 제어부"로 명명한다.
센스앰프(110)는 메모리 셀 어레이로부터 인가되는 데이터를 센싱 및 증폭한다. 특히, 본 발명의 실시예에서는 여러 개의 센스앰프(110)로부터 인가되는 데이터를 스위칭부(200)에 출력하고, 리드 데이터 제어부(400)에 따라 하나의 센스앰프(110)에서 인가되는 데이터를 여러 번의 검증 리드 동작을 통해 센싱하게 된다.
예를 들어, 종래 기술에서는 다수의 센스앰프 S/A<0>~S/A<X>의 리드 데이터를 각각 센싱하여 리드 데이터 래치에 순서대로 저장하였다. 하지만, 본 발명의 실시예에서는 복수의 검증 리드 데이터 S/A<0>~S/A<X> 중 하나의 센스앰프(110)의 출력인 검증 리드 데이터, 예를 들면, S/A<0>만 이용하게 된다.
프로그램 및 검증 리드(PNV; Program and Verify read) 동작은 처음에 프로그램 동작을 수행하기 전에 검증 리드 동작을 수행한다.
그래서 비교부(130)를 통해 셀에 쓰고자 하는 라이트 데이터와 현재 셀에 써 있는 데이터를 비교한다. 즉, 비교부(130)는 라이트 글로벌 입출력 라인 WGIO을 통해 라이트 데이터 래치부(120)로부터 라이트 데이터가 입력되고, 센스앰프(110)로부터 검증 리드 데이터 S/A<0:X>를 입력받는다.
그리고, 비교부(130)는 쓰고자 하는 라이트 데이터와 셀에 써 있는 검증 리드 데이터 S/A<0:X>가 동일한 경우 프로그램 플래그 신호 PGMFLAG를 디스에이블시킨다.
그러면, 프로그램 동작을 제어하기 위한 프로그램 스테이트 머신(140)은 라이트 제어신호 WDEN를 디스에이블시킨다. 라이트 제어신호 WDEN가 디스에이블 되면 라이트 구동부(150)가 동작하지 않게 되어 프로그램 동작이 수행되지 않는다.
여기서, 라이트 구동부(150)는 라이트 제어신호 WDEN에 의해 동작이 제어되며, 프로그램 동작시 메모리 셀 어레이에 공급되는 구동 전압을 제어한다.
반대로, 비교부(130)는 쓰고자 하는 라이트 데이터와 셀에 써 있는 검증 리드 데이터 S/A<0:X>가 동일하지 않은 경우 프로그램 플래그 신호 PGMFLAG를 인에이블시킨다.
그러면, 프로그램 스테이트 머신(140)은 라이트 제어신호 WDEN를 인에이블시킨다. 라이트 제어신호 WDEN가 인에이블 되면 라이트 구동부(150)가 동작하게 되어 프로그램 동작이 수행된다.
그리고, 스위칭부(200)는 전송게이트 T1와 인버터 IV1를 포함한다. 여기서, 전송게이트 T1는 테스트 신호 입력부(300)의 출력에 따라 스위칭 되어 검증 리드 데이터 S/A<0:X>를 리드 데이터 제어부(400)에 선택적으로 출력한다.
또한, 테스트 신호 입력부(300)는 인버터 IV2와 노아게이트 NOR1를 포함한다. 여기서, 인버터 IV2는 프로그램 인에이블 신호 PEN를 반전하여 출력한다. 그리고, 노아게이트 NOR1는 인버터 IV2의 출력과 테스트 신호 TM를 노아연산한다.
이때, "검증 리드" 동작시에는 테스트 신호 TM가 하이 레벨이 된다. 이 경우 프로그램 인에이블 신호 PEN의 활성화 상태와 상관없이 테스트 신호 입력부(300)의 출력인 스위칭 신호 SW가 로우 레벨이 되어 전송게이트 T1가 턴 온 상태가 된다.
그리고, "프로그램" 동작시에는 프로그램 인에이블 신호 PEN가 하이 레벨이 된다. 이 경우 테스트 신호 TM가 하이 레벨인 경우 노아게이트 NOR1의 출력인 스위칭 신호 SW가 로우 레벨이 되어 스위칭부(200)가 턴 온 상태가 된다. 반면에, 테스트 신호 TM가 로우 레벨인 경우 노아게이트 NOR1의 출력인 스위칭 신호 SW가 하이 레벨이 되어 스위칭부(200)가 턴 오프 상태가 된다.
또한, 리드 데이터 제어부(400)는 라이트 어드레스 WADD<0:X>, 테스트 신호 TM, 인에이블 신호 EN<0:X> 및 검증 리드 데이터 S/A<0:X>를 입력받는다.
이러한 리드 데이터 제어부(400)는 테스트 신호 TM의 활성화 구간 동안 라이트 어드레스 WADD<0:X>에 따라 스위칭부(200)를 통해 인가되는 검증 리드 데이터 S/A<0:X> 중 하나의 검증 리드 데이터 S/A<0>를 선택한다. 그리고, 리드 데이터 제어부(400)는 인에이블 신호 EN<0:X>에 따라 검증 리드 데이터 S/A<0>를 여러 번 센싱하여 글로벌 입출력 라인 RGIO에 순차적으로 출력한다.
또한, 래치 제어부(500)는 테스트 신호 TM의 활성화 구간 동안 글로벌 입출력 라인 RGIO에 인가된 데이터에 대응하여 래치 인에이블 신호 LEN를 리드 데이터 래치부(600)에 순차적으로 출력한다.
또한, 리드 데이터 래치부(600)는 래치 인에이블 신호 LEN에 따라 글로벌 입출력 라인 RGIO에 인가된 검증 리드 데이터 S/A<0>를 다수의 데이터 래치에 순차적으로 저장한다. 그리고, 리드 데이터 래치부(600)에 저장된 검증 리드 데이터는 리드 명령 RD에 따라 외부의 데이터 출력부 DQ에 출력된다.
도 6은 도 5의 리드 데이터 제어부(400)에 관한 상세 구성도이다.
리드 데이터 제어부(400)는 선택 스위칭부(410), 구동부(420)를 포함한다.
여기서, 선택 스위칭부(410)는 테스트 신호 TM의 활성화 구간 동안 라이트 어드레스 WADD<0:X>에 따라 복수의 검증 리드 데이터 S/A<0:X> 중 하나의 검증 리드 데이터 S/A<0>를 선택한다.
그리고, 구동부(420)는 복수의 인에이블 신호 EN<0:X>에 따라 검증 리드 데이터 S/A<0>를 여러 번 센싱하여 글로벌 입출력 라인 RGIO에 순차적으로 출력한다. 여기서, 복수의 인에이블 신호 EN<0:X>는 클록(CLK)에 따라 순차적으로 인에이블 되는 신호이다.
도 7은 도 6의 리드 데이터 제어부(400)에 관한 동작 타이밍도이다.
선택 스위칭부(410)는 테스트 신호 TM가 하이 레벨로 활성화되는 구간 동안에 라이트 어드레스 WADD<0:X>를 입력받는다. 그리고, 라이트 어드레스 WADD<0:X> 중 선택된 하나의 라이트 어드레스에 따라 복수의 검증 리드 데이터 S/A<0:X> 중 하나의 검증 리드 데이터 S/A<0>를 선택한다.
구동부(420)에 입력되는 복수의 인에이블 신호 EN<0:X>는 클록 CLK에 동기하여 순차적으로 활성화되는 신호이다. 구동부(420)는 순차적으로 활성화되는 복수의 인에이블 신호 EN<0:X>에 동기하여 검증 리드 데이터 S/A<0>를 센싱하고 글로벌 입출력 라인 RGIO에 순차적으로 출력한다.
도 8은 도 7에서 복수의 인에이블 신호 EN<0:X>를 생성하는 인에이블 신호 발생부(430)에 관한 상세 구성도이다.
인에이블 신호 발생부(430)는 펄스 발생부(431), 업카운터(432) 및 디코더(433)를 포함한다.
여기서, 펄스 발생부(431)는 특정 주기를 갖는 클록 CLK를 발생한다. 그리고, 업카운터(432)는 클록 CLK에 동기하여 카운터 시작신호 CS를 업카운트 하여 출력한다. 이때, 카운터 시작신호 CS는 "0"부터 시작하는 것을 가정한다.
그리고, 디코더(433)는 업카운터(432)의 출력을 디코딩하여 복수의 인에이블 신호 EN<0:X>를 출력한다.
도 9는 본 발명의 실시예에 따른 반도체 장치의 검증 리드 동작을 설명하기 위한 도면이다.
본 발명의 실시예에서는 하나의 센스앰프(110)에서 센싱된 검증 리드 데이터 S/A<0>를 (B)와 같이 여러 번 검출하게 된다. 즉, 프로그램 펄스 (A)의 전압 레벨을 점차적으로 상승시키면서 검증 리드 데이터 S/A<0>를 센싱하게 된다.
그리고, 테스트 신호 TM의 활성화시 검출된 검증 리드 데이터 S/A<0>를 리드 데이터 래치부(600)의 복수의 데이터 래치에 순차적으로 저장하게 된다.
이때, 데이터 래치부(600)에 저장된 데이터 래치의 값을 외부의 데이터 출력부 DQ를 통해 출력할 수 있으므로 검증 리드 동작시에 센싱된 데이터 값을 외부에서 판별할 수 있게 된다.
도 10은 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 10에서 T1 구간은 노말 프로그램 구간을 나타내고, T2 구간은 테스트 모드 구간을 나타낸다.
프로그램 동작 구간인 T1 구간에서는 프로그램 인에이블 신호 PEN가 하이 레벨이 되고, 테스트 신호 TM가 로우 레벨이 된다. 그러면, 테스트 신호 입력부(300)의 출력인 스위칭 신호 SW가 하이 레벨이 되어 스위칭부(200)가 턴 오프 상태가 된다.
이에 따라, 프로그램 동작시 검증 리드 데이터 S/A<0>가 리드 데이터 제어부(400)에 출력되지 않게 되어 리드 동작이 이루어지지 않는다.
이때, 글로벌 입출력 라인 RGIO에는 데이터가 전달되지 않아 하이 레벨 상태를 유지하게 된다. 그리고, 래치 인에이블 신호 LEN는 모두 로우 레벨 상태를 유지하게 된다.
이후에, 테스트 모드 구간인 T2 구간에서는 프로그램 인에이블 신호 PEN가 로우 레벨이 되고, 테스트 신호 TM가 하이 레벨이 된다. 그러면, 테스트 신호 입력부(300)의 출력인 스위칭 신호 SW가 로우 레벨이 되어 스위칭부(200)가 턴 온 상태가 된다.
이에 따라, 검증 리드 동작시 센스앰프(110)에서 출력된 검증 리드 데이터 S/A<0>가 리드 데이터 제어부(400)에 출력되어 검증 리드 동작이 이루어지게 된다.
이때, 하나의 센스앰프(110)에서 센싱된 검증 리드 데이터 S/A<0>를 여러 번 검출하게 된다. 즉, 프로그램 펄스의 전압 레벨을 점차 적으로 상승시키면서 검증 리드 데이터 S/A<0>를 센싱하게 된다.
리드 데이터 제어부(400)는 테스트 모드 TM의 활성화 구간에서 검증 리드 데이터 S/A<0>를 글로벌 입출력 라인 RGIO에 순차적으로 출력하게 된다.
이때, 노말 리드 동작시에는 기존에 저장되어 있던 여러 개의 센싱 데이터를 글로벌 입출력 라인 RGIO에 출력하는 것이므로 타이밍에 상관없이 글로벌 입출력 라인 RGIO에 데이터를 전송할 수 있다.
하지만, 본 발명의 실시예에서는 하나의 센스앰프(110)에 대한 복수의 검증 리드 데이터 S/A<0>를 글로벌 입출력 라인 RGIO에 출력하는 경우, 검증 리드 동작을 수행할 때마다 검증 리드 데이터가 바뀔 수 있으므로 타이밍 제어가 필요하다.
즉, 래치 제어부(500)는 테스트 신호 TM의 활성화시 복수의 검증 리드 데이터 S/A<0>가 글로벌 입출력 라인 RGIO에 출력되는 시점에 동기하여 래치 인에이블 신호 LEN<0>~LEN<Y>를 순차적으로 출력하게 된다.
리드 데이터 래치부(600)는 래치 인에이블 신호 LEN<0>~LEN<Y>에 따라 글로벌 입출력 라인 RGIO에 인가된 데이터를 데이터 래치에 검증 리드 된 순서대로 저장한다.
이러한 본 발명의 실시예는 테스트 모드를 사용하여 프로그램 및 검증 동작시 검증 리드 데이터 값을 외부로 출력할 수 있도록 한다.
이에 따라, 본 발명의 실시예는 프로그램 및 검증 동작시 외부에서 검증 리드 데이터를 판단하여 검증 리드 동작의 불량 여부를 쉽게 판단할 수 있다. 그리고, 본 발명의 실시예는 검증 리드 데이터가 바뀌는 시점에서 프로그램 동작이 중단되므로 프로그램 및 검증 동작이 몇 번 수행되었는지의 여부를 쉽게 판단할 수 있는 장점이 있다.

Claims (18)

  1. 테스트 신호에 따라 센스앰프에서 인가되는 검증 리드 데이터를 글로벌 입출력 라인에 순차적으로 출력하는 검증 리드 제어부; 및
    상기 테스트 신호의 활성화시 래치 인에이블 신호에 따라 상기 글로벌 입출력 라인에 인가된 상기 검증 리드 데이터를 순차적으로 저장하는 리드 데이터 래치부를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 검증 리드 제어부는
    상기 테스트 신호의 활성화 여부에 따라 상기 센스앰프에서 인가되는 상기 검증 리드 데이터를 선택적으로 출력하는 테스트 제어부;
    상기 테스트 신호의 활성화 구간 동안 상기 검증 리드 데이터를 상기 글로벌 입출력 라인에 출력하는 리드 데이터 제어부; 및
    상기 테스트 신호의 활성화 구간 동안 상기 래치 인에이블 신호를 순차적으로 출력하는 래치 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서, 상기 테스트 제어부는 상기 테스트 신호의 활성화시 프로그램 인에이블 신호의 활성화 여부와 상관없이 상기 검증 리드 데이터를 상기 리드 데이터 제어부에 출력하는 것을 특징으로 하는 반도체 장치.
  4. 제 2항에 있어서, 상기 리드 데이터 제어부는 하나의 센스앰프에서 인가되는 복수의 검증 리드 데이터를 상기 글로벌 입출력 라인에 순차적으로 출력하는 것을 특징으로 하는 반도체 장치.
  5. 제 2항에 있어서, 상기 리드 데이터 제어부는
    상기 테스트 신호의 활성화 구간에서 라이트 어드레스에 따라 복수의 검증 리드 데이터 중 어느 하나를 선택하는 선택 스위칭부; 및
    순차적으로 활성화되는 복수의 인에이블 신호에 동기하여 상기 선택 스위칭부의 출력 데이터를 상기 글로벌 입출력 라인에 순차적으로 출력하는 구동부를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 5항에 있어서, 상기 복수의 인에이블 신호를 생성하여 상기 리드 데이터 제어부에 공급하는 인에이블 신호 발생부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서, 상기 인에이블 신호 발생부는
    일정 주기를 갖는 클록을 생성하는 펄스 발생부;
    상기 클록에 동기하여 업카운트 동작을 수행하는 업카운터; 및
    상기 업카운터의 출력을 디코딩하여 상기 복수의 인에이블 신호를 생성하는 디코더를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 2항에 있어서, 상기 래치 제어부는 상기 검증 리드 데이터가 상기 글로벌 입출력 라인에 출력되는 시점에 동기하여 상기 래치 인에이블 신호를 순차적으로 출력하는 것을 특징으로 하는 반도체 장치.
  9. 제 1항 또는 제 2항에 있어서, 상기 리드 데이터 래치부는 리드 명령에 따라 저장된 데이터를 데이터 출력부에 출력하는 것을 특징으로 하는 반도체 장치.
  10. 제 2항에 있어서, 상기 테스트 제어부는
    상기 테스트 신호의 활성화시 프로그램 인에이블 신호의 활성화 여부와 상관없이 스위칭 신호를 인에이블 시키는 테스트 신호 입력부; 및
    상기 스위칭 신호의 인에이블시 상기 검증 리드 데이터를 상기 리드 데이터 제어부에 출력하는 스위칭부를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 센스앰프에 인가된 데이터를 검증하여 검증 리드 데이터를 출력하는 단계;
    테스트 신호가 활성화되는 구간 동안 상기 검증 리드 데이터가 글로벌 입출력 라인에 출력되는 단계; 및
    상기 테스트 신호의 활성화 구간 동안 래치 인에이블 신호에 따라 상기 글로벌 입출력 라인에 인가된 상기 검증 리드 데이터를 리드 데이터 래치부에 순차적으로 저장하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 센싱 방법.
  12. 제 11항에 있어서, 리드 명령에 따라 상기 리드 데이터 래치부에 저장된 데이터를 데이터 출력부에 출력하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 센싱 방법.
  13. 제 11항에 있어서, 상기 테스트 신호의 활성화시 프로그램 인에이블 신호의 활성화 여부와 상관없이 상기 검증 리드 데이터를 상기 글로벌 입출력 라인에 출력하는 것을 특징으로 하는 반도체 장치의 센싱 방법.
  14. 제 11항에 있어서, 상기 테스트 신호의 활성화시 하나의 센스앰프에서 인가되는 복수의 검증 리드 데이터를 상기 글로벌 입출력 라인에 순차적으로 출력하는 것을 특징으로 하는 반도체 장치의 센싱 방법.
  15. 제 11항에 있어서,
    상기 테스트 신호의 활성화 구간에서 라이트 어드레스에 따라 복수의 검증 리드 데이터 중 어느 하나를 선택하는 단계; 및
    순차적으로 활성화되는 복수의 인에이블 신호에 동기하여 선택된 검증 리드 데이터를 센싱하여 상기 글로벌 입출력 라인에 순차적으로 출력하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 센싱 방법.
  16. 제 15항에 있어서,
    일정 주기를 갖는 클록을 생성하는 단계; 및
    상기 클록에 동기하여 업카운트 동작을 수행하는 단계; 및
    상기 업카운터의 출력을 디코딩하여 상기 복수의 인에이블 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 센싱 방법.
  17. 제 11항에 있어서, 상기 래치 인에이블 신호는 상기 검증 리드 데이터가 상기 글로벌 입출력 라인에 출력되는 시점에 동기하여 순차적으로 활성화되는 것을 특징으로 하는 반도체 장치의 센싱 방법.
  18. 제 11항에 있어서, 상기 검증 리드 데이터가 글로벌 입출력 라인에 출력되는 단계는
    상기 테스트 신호의 활성화시 프로그램 인에이블 신호의 활성화 여부와 상관없이 스위칭 신호를 인에이블 시키는 단계; 및
    상기 스위칭 신호의 인에이블시 상기 검증 리드 데이터를 상기 글로벌 입출력 라인에 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 센싱 방법.
KR1020110143937A 2011-12-27 2011-12-27 반도체 장치 및 그 센싱 방법 KR20130075541A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110143937A KR20130075541A (ko) 2011-12-27 2011-12-27 반도체 장치 및 그 센싱 방법
US13/474,653 US8861286B2 (en) 2011-12-27 2012-05-17 Verification read data output circuit of a semiconductor device and method for operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110143937A KR20130075541A (ko) 2011-12-27 2011-12-27 반도체 장치 및 그 센싱 방법

Publications (1)

Publication Number Publication Date
KR20130075541A true KR20130075541A (ko) 2013-07-05

Family

ID=48654399

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110143937A KR20130075541A (ko) 2011-12-27 2011-12-27 반도체 장치 및 그 센싱 방법

Country Status (2)

Country Link
US (1) US8861286B2 (ko)
KR (1) KR20130075541A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160025927A (ko) * 2014-08-28 2016-03-09 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20170029927A (ko) * 2015-09-08 2017-03-16 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20190061957A (ko) * 2017-11-28 2019-06-05 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 시스템
CN111489773B (zh) * 2019-01-29 2023-04-07 合肥格易集成电路有限公司 一种读取数据的电路、非易失存储器以及读取数据的方法
US11915752B2 (en) * 2022-03-31 2024-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory with enhanced redundancy writing

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6295618B1 (en) * 1998-08-25 2001-09-25 Micron Technology, Inc. Method and apparatus for data compression in memory devices

Also Published As

Publication number Publication date
US20130163348A1 (en) 2013-06-27
US8861286B2 (en) 2014-10-14

Similar Documents

Publication Publication Date Title
US8891323B2 (en) Semiconductor memory device capable of measuring write current and method for measuring write current
JP5520522B2 (ja) 相変化メモリ装置及びその読み出し方法
JP5549956B2 (ja) 不揮発性メモリ用のリフレッシュアーキテクチャおよびアルゴリズム
CN102779553B (zh) 非易失性存储器件及其感测方法
US8644061B2 (en) Variable resistance memory device performing program and verification operation
KR20110107190A (ko) 저항성 메모리의 마모 셀 관리 방법 및 장치
JP2005100617A (ja) リセット状態での相変化物質の抵抗値の範囲を均一に維持する相変化メモリ装置及びその方法
JP2006228414A (ja) 相変化半導体メモリ装置
KR20080011080A (ko) 상 변화 메모리용 판독 방해 센서
KR20100055105A (ko) 상 변화 메모리 장치
JP2005093044A (ja) 半導体メモリでのデータリード回路及びデータリード方法
US8837211B2 (en) Robust initialization with phase change memory cells in both configuration and array
KR20080024918A (ko) 프로그램 루프 동작을 수행하는 상 변화 메모리 장치 및그것의 프로그램 방법
KR101095736B1 (ko) 비휘발성 메모리 장치
US8861286B2 (en) Verification read data output circuit of a semiconductor device and method for operating the same
KR20140029814A (ko) 비휘발성 메모리 장치 및 그 구동 방법
KR20170044347A (ko) 메모리 장치 및 메모리 장치의 동작 방법
KR20120063395A (ko) 비휘발성 메모리 장치
KR101921101B1 (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
US8854907B2 (en) Semiconductor device for supplying and measuring electric current through a pad
US8369138B2 (en) Semiconductor memory device for reading out data stored in memory
KR20160044847A (ko) 저항변화 메모리 장치, 이를 위한 읽기쓰기 회로부 및 동작 방법
KR101416878B1 (ko) 파워 공급 회로 및 이를 구비하는 상 변화 메모리 장치
KR20140029734A (ko) 반도체 장치
KR100934853B1 (ko) 상 변화 메모리 장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid