JP2005093044A

JP2005093044A - 半導体メモリでのデータリード回路及びデータリード方法

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Publication number: JP2005093044A
Application number: JP2004170353A
Authority: JP
Inventors: Hyung-Rok Oh; 呉▲ひゅんぐ▼録; Woo-Yeong Cho; 趙佑榮; Choong-Keun Kwak; 郭忠根
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-09-19
Filing date: 2004-06-08
Publication date: 2005-04-07
Also published as: US20060034112A1; US6982913B2; US7245543B2; KR100541816B1; US20050030814A1; KR20050029013A

Abstract

【課題】単位セルの内部に流れる電流を補償するためにバイアス電流供給部を備えたデータリード回路及びデータリード方法。
【解決手段】アドレス信号に応じて単位セルを選択する選択部と、クランピン制御信号に応じて前記選択された単位セルのビットラインに一定レベルのクランプ電圧を供給するクランピング部と、プリチャージモードの間は印加される第１状態の制御信号に応じて前記センシングノードを一定レベルの電圧でプリチャージさせ、データセンシング動作モードの間は印加される第２状態の制御信号に応じて前記選択された単位セルに連結されたビットラインの電流減少分を前記センシングノードを通じて補償するためのプリチャージ部と、前記プリチャージ部に第２状態の制御信号が印加されるとき、前記センシングノードのレベルと基準レベルを比較して前記選択された単位セルに保持されたデータをセンシングするセンスアンプ部とを備える。
【選択図】図３

Description

本発明は、半導体メモリにおけるデータリード回路及びデータリード方法に係るもので、詳しくは、一つのアクセストランジスタと一つの可変抵抗体とを含んで構成される単位セルが複数個配列されたメモリセルアレイにおいてデータをリードする場合に単位セルの内部に流れる電流を補償するためにバイアス電流供給部を備えたデータリード回路及びデータリード方法に関する。

半導体メモリ装置の高性能化及び低電力化の趨勢に合わせて、たいていの半導体メモリ製造業者は次世代記憶素子の一つとして相変換物質を用いたPRAM（Phase change Random Access Memory）を開発しつつある。PRAMは温度変化に従って相が変換され抵抗が変化するGexSbyTe2（以下‘GST’のような物質を用いてデータを保持する不揮発性メモリ素子である。

図７に示すように、PRAMの単位セルは、一つのトランジスタM1と一つの可変抵抗体とを含んで構成される。可変抵抗体は、上部電極１２、上部電極１２の下部と下部電極１０に連結された下部電極コンタクト１６の上部との間に位置する相変化膜１４、及び下部電極１０を含んで構成され、相変化膜１４は、温度に従って抵抗が変化する物質、例えば、GSTで構成される。

PRAMは、相変化膜１４の相が温度に従って非晶質化(amorphous)状態または結晶化
(crystalline)状態に変わることを応用したもので、非晶質状態の抵抗値は高抵抗状態となり、結晶化状態の抵抗値は低抵抗状態となる。従って、相変化膜１４が結晶化状態から非晶質化状態に変わることがリセット(RESET)と定義されると、相変化膜１４が非晶質化状態から結晶化状態に変わることはセット(SET)と定義されることになる。

相変化膜１４の温度を変化させる手段には、レーザービームを用いる方法と、ヒーターに電流を加えて発生するジュール(joule)熱を用いる方法とがある。電流を用いる方法は、ヒーターに加えられる電流量及び電流の印加時間に従ってヒーターの温度及び加熱時間が異なっていくことを用いて相変化膜１４を結晶化または非晶質化させるものである。これにより情報を保持可能なメモリ素子としてのメカニズムを有することになる。

図８はPRAMを構成する単位セルの等価回路図を示す。図８に示すように、ワードラインWLにN型トランジスタM1のゲートが連結され、可変抵抗体Cの上部電極はビットラインBLと連結され、下部電極はアクセストランジスタM1のドレインに連結される。また、トランジスタM1のソースは接地される。ここで、可変抵抗体CにはアクセストランジスタM1のソース上部電極が連結され、下部電極は接地されて構成されることもできる。

図９はPRAMにおけるリード及びライト動作を具体的に説明する図で、相変化膜の温度の時間的な変化を示したグラフである。まず、PRAMでのライト動作を説明する。グラフ１のように、相変化膜を溶融点（melting temperature;Tm）以上に加熱した後に特定時間ｔ１内に急速に冷却すると、相変化膜が非晶質化状態に変化して高抵抗状態を有する。のような状態をリセット状態またはデータ“１”と定義することができる。一方、グラフ２のように、変化膜を溶融点（Tm）より低く、結晶化温度（crystallization temperature;Tx）よりは高い温度で加熱して一定時間ｔ２だけ経過した後に冷却すると、相変化膜は結晶化状態に変化して低抵抗状態を保持する。このような状態をセット状態またはデータ“０”と定義することができる。

次いで、リード動作を説明する。リード動作は、ビットラインとワードラインをイネーブルして特定メモリセルを選択した後、外部から電流を印加すると、相変化膜の抵抗に依存するセル貫通電流が発生する。リード動作では、基準電流と比較して選択されたセルのビットラインを通じた電流変化を感知する電流センスアンプを駆動させるか、または基準電圧と比較して、ビットラインの電圧変化を感知する電圧センスアンプを駆動させることにより、データ“１”とデータ“０”を区分する。

図１０はPRAMの単位セル内部の相変化膜の電流対電圧の特性曲線を示す。図１０に示すように、グラフSETは、セット状態における電流と電圧に従う相変化膜の抵抗値を示し、グラフRESETは、リセット（RESET）状態における電流と電圧に従う相変化膜の抵抗値を示す。図１０に示すように、リード領域Aは、セット状態とリセット状態の抵抗差が大きい領域、即ち、相変化膜の臨界電圧Vth領域内である。大略的に相変化膜の臨界電圧は１．２V程度に設定される。通常は、ビットラインレベルがリード領域Aの電圧レベルよりも高いため、リード動作は、ビットラインレベルを所定のレベルにクラピングして行うことになる。

図１１は従来技術によるデータリード回路の回路図であり、図１２は図１１によるデータリード回路の動作タイミング図である。以下、図１２を参照して図１１の動作を説明する。

図１１に示すように、従来技術によるデータリード回路はプリチャージ制御信号VPREをゲートで受け、ソースが電源電圧に連結され、ドレインがセンスアンプVSAの入力端及びクランピング用トランジスタMN1のドレインに連結されるプリチャージ用ｐ型トランジスタMP1と、プリチャージ用トランジスタMP1のドレイン及びセンスアンプVSAの入力端にドレインが連結され、セレクタトランジスタMN2のドレインにソースが連結され、ゲートでクランピング制御信号CCMPを受けるクランピング用N型トランジスタMN1と、ドレインがクランピング用トランジスタMN1のソースに連結され、ソースが単位セルのビットラインBLに連結され、ゲートでセレクト信号を受けるN型セレクタトランジスタMN2と、ビットラインBLがセレクタトランジスタMN2のソースと連結され、ワードラインアドレス信号VWLをアクセストランジスタのゲートで受ける単位セルと、を備えて形成される。

このようなデータリード回路は、メモリセルアレイ内の単位セルからデータをリードするために以下のような動作をする。図１２に示すように、リード命令信号READが印加される前にプリチャージ用トランジスタMP1がターンオンされてセンシングノードVDLを電源電圧VCCにプリチャージさせる。アドレス信号VWL、VYにより単位セルが選択され、リード命令信号READが印加されると、プリチャージ制御信号VPREがローからハイに遷移する。プリチャージ制御信号VPREがローからハイに遷移すると、プリチャージトランジスタMP1がターオンオフされる。従って、プリチャージ用トランジスタMP1によりセンシングノードVDLを電源電圧にプリチャージさせる動作が停止される。これと同時にクランプ用トランジスタMN1のゲートに一定の直流レベルを有するクランプ制御信号VCMPが印加される。クランプ制御信号VCMPにより相変化膜の臨界電圧Vthを超えない範囲内でリード動作に適合するように一定したレベルでビットラインBLレベルがクランピングされる。よって、供給された電流は単位セル内部の相変化膜を通じて流れる。即ち、相変化膜に依存する貫通電流（ICELL）が流れる。貫通電流ICELLは、単位セルの状態、即ち、セット状態またはリセット状態に応じた異なった量の電流となる。単位セル内部の相変化膜がリセット状態であれば、単位セルは高抵抗値を有して、一定したレベルのビットラインBLから少量の貫通電流ICELLが流れ、反対にセット状態であれば、単位セルは低抵抗値を有して、相対的に多量の貫通電流ICELLが発生する。従って、センスアンプVSAの入力端のセンシングノードVDLも単位セルの状態に応じた相異なるレベルとなる。センスアンプVSAは、入力端VDLのレベルと基準電圧VREFとを比較して、単位セルの状態がハイ状態であるかロー状態であるかを判別する。センスアンプVSAの入力端のセンシングノードVDLの電圧が基準電圧VREFよりも高いと、ハイとして判定されて出力され、センシングノードVDLの電圧が基準電圧VREFよりも低いと、ローとして判定されて出力される。

上記の従来技術による半導体メモリにおけるデータリード回路は、センシングノードが電源電圧にプリチャージされた後にプリチャージトランジスタMP1がターンオフされ、データリード動作が開始されると、リード動作によりセンシングノードVDLの電荷が単位セルの貫通リードICELLとして消耗される。単位セルの状態がセット状態、即ち、低抵抗状態を有する場合には問題がないが、単位セルの状態がリセット状態、即ち、高抵抗状態を有する場合にはセンシングノードVDLの電圧が電源電圧のレベル（VCC）を維持せず、図１２に示すように減少されるに従い、誤動作の誘発可能性が存在し、高速動作に適合でないという問題点があった。

そこで、本発明の目的は、従来技術の問題点を克服できる半導体メモリにおけるデータリード回路及びデータリード方法を提供することにある。

本発明の他の目的は、データセンシング動作モードにおけるセンスアンプの誤動作を防止または最小化できる半導体メモリにおけるデータリード回路及びデータリード方法を提供することにある。

本発明のまた他の目的は、高速動作に有利な半導体メモリにおけるデータリード回路及びデータリード方法を提供することにある。

このような目的を達成するため本発明による半導体メモリにおけるデータリード回路は、１つのアクセストランジスタと１つの可変抵抗体を含んで構成される単位セルを複数個備えるメモリセルアレイを有する半導体メモリにおけるデータリード回路において、印加されるアドレス信号に応じて前記メモリセルアレイ内の単位セルを選択する選択部と、前記単位セルが連結されたビットラインとセンシングノードとの間に連結され、クランピング制御信号に応じて前記選択された単位セルのビットラインに一定レベルのクランプ電圧を供給するクランピング部と、プリチャージモードの間は印加される第１状態の制御信号に応じて前記センシングノードを一定レベルの電圧にプリチャージさせ、データセンシング動作モードの間は印加される第２状態の制御信号に応じて前記選択された単位セルに連結されたビットラインの電流減少分を前記センシングノードを通じて補償するためのプリチャージ部と、前記プリチャージ部に印加される前記制御信号が第２状態であるとき、前記センシングノードのレベルと基準レベルとを比較して前記選択された単位セルに保持されたデータをセンシングするセンスアンプ部と、を備えることを特徴とする。

本発明の好適な実施形態によれば、前記プリチャージ部がP型MOSトランジスタを含んで構成される場合において、前記第２状態の制御信号は前記第１状態の制御信号よりも高いレベルを有し、前記プリチャージ部に印加される第２状態の制御信号のレベルは前記P型MOSトランジスタが微弱にターンオンされる程度の電圧、即ち、前記トランジスタのしきい電圧に近接した電圧レベルである。また、本発明の好適な実施形態によれば、前記プリチャージ部は、プリチャージモードの間は第１状態の制御信号を有し、センシング動作モードの間は第２状態の制御信号を有する１つの制御信号により制御されるトランジスタで構成されるか、或いは、プリチャージモードの間は第１状態を有する独立的な制御信号に応じて制御されるように構成され前記センシングノードと電源電圧との間に連結されたプリチャージ用トランジスタと、センシング動作モードの間は第２状態を有する独立的な制御信号に応じ制御されるように構成され前記センシングノードを共有する補償用トランジスタとを含んで構成される。前記プリチャージ部の制御信号は、例えば、パルス形態であり、前記第２状態は所定の直流レベルであることができる。そして、前記クランピング制御信号は、所定の直流レベルまたはパルス形態を有することができ、前記センスアンプ部は、電圧センスアンプまたは電流センスアンプで構成されることができる。

また、本発明による半導体メモリ装置におけるデータセンシングノード制御方法は、１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される単位セルを複数個備えるメモリセルアレイと、前記メモリセルアレイに保持されたデータをセンシングするセンスアンプと、前記センスアンプのセンシングノードと電源電圧との間に連結されたトランジスタと、を備えた半導体メモリ装置における前記センシングノードを制御するための方法であって、前記トランジスタをプリチャージモード及びセンシング動作モードに拘わらずターンオン状態で継続して動作されるようにすることにより、前記センシングノードに前記トランジスタから提供される電圧を常時受けることを特徴とする。

好ましくは、前記トランジスタは、プリチャージモードの間は前記センスアンプのセンシングノードを一定レベルにプリチャージさせ、データセンシング動作モードの間は単位セルに連結されたビットラインの電流減少分を補償するバイアス電流を前記センシングノードに供給するように制御され、前記制御信号は、例えばパルス形態であることができる。

また、本発明による半導体メモリでのデータリード方法は、１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される単位セルを複数個備えるメモリセルアレイを有する半導体メモリにおいてデータをリードする方法であって、印加される第１状態の制御信号に応じてセンシングノードを一定レベルにプリチャージさせる段階と、印加されるアドレスに応じて前記メモリセルアレイで単位セルを選択する段階と、前記プリチャージ終了と共に印加されるクランピング制御信号に応じて前記選択された単位セルのビットラインのレベルを予め設定された任意のクランプレベルにクランピングし、プリチャージ終了と共に印加される第２状態の制御信号に応じて前記選択された単位セルに連結されたビットラインの電流減少分を補償するため、バイアス電流をセンシングノードに供給する段階と、前記センシングノードレベルと基準レベルを比較することにより前記選択されたセルのデータをセンシングして出力する段階と、を含むことを特徴とする。

好ましくは、前記第１状態及び第２状態の制御信号に応じるトランジスタがP型MOSトランジスタで構成される場合において、前記第２状態の制御信号は前記第１状態の制御信号よりも高いレベルを有し、前記第２状態のレベルは前記トランジスタが微弱にターンオンされる程度のしきい電圧に近接した電圧レベルである。

前記データリード回路及びデータリード方法によると、データセンシングに際して誤動作を防止または最小化し、データセンシング速度の向上に基因した高速動作の具現において一層有利になる。

本発明によると、例えば、単位セル内部に流れる貫通電流を補償するためのバイアスを印加することにより、データセンシングのときに誤動作を防止または最小化し、データセンシング速度の向上に従った高速動作の具現を有利にすることができる。

以下、本発明の好ましい実施形態が、本発明が属する技術分野で通常の知識を有したものに本発明の徹底した理解を提供する意図の他には別の意図はなく、図１乃至図６を参照して説明される。

図１は本発明の一実施形態としての半導体メモリにおけるデータリード回路の回路図である。図２は図１のデータリード回路の各ノード及び印加される信号の動作タイミング図を示す。また、図３は図１のメモリセルアレイでのリード回路図である。

図１及び図３に示すように、本発明の一実施形態としてのデータリード回路は、プリチャージ部１００、クランピング部１１０、選択部１３０、メモリセルアレイ（図３の１４０）、及びセンスアンプ部１２０を含んで構成される。

プリチャージ部１００は、印加される制御信号VCTRLをゲートで受け、ソースが電源電圧に連結され、ドレインがクランピング部１１０のクランピングトランジスタMN101のドレイン及びセンスアンプ部１２０の入力端のセンシングノードVDLに連結されるP型コントロールトランジスタMP101で構成されて、プリチャージモードの間にはセンシングノードVDLを電源電圧でプリチャージし、センシング動作モードの間にはセンシングノードVDLを補償する。

クランピング部１１０は、クランピング制御信号VCMPをゲートで受け、ドレインがセンシングノードVDL及びプリチャージ部１００のコントロールトランジスタMP101のドレインに連結され、ソースが選択部１３０のコラムアドレス信号VYを受信するトランジスタNM102のドレインに連結されるN型クランピングトランジスタMN101で構成されて、ビットラインレベルをリード動作の実行に適合した所定レベルにクランピングする。

選択部１３０は、コラムアドレス信号VYをゲートで受信し、クランピングトランジスタNM101のソースにドレインが連結され、単位セル１４０aのビットラインBLにソースが連結されるコラムアドレス信号VY受信用トランジスタMN１０２を含んで構成され、ワードラインアドレス信号VWLに応答するアクセストランジスタを備えるメモリセルアレイ（図３の１４０）中の該当する単位セル１４０aを選択する。

メモリセルアレイ（図３の１４０）は、ワードラインにゲートが連結され、可変抵抗体の下部電極にドレインが連結され、ソースが接地される一つのアクセストランジスタと、下部電極がアクセストランジスタのドレインと連結され、上部電極がビットラインBLと連結される可変抵抗体とを含んで構成される単位セル１４０aを複数個具備して構成される。また、可変抵抗体は、アクセストランジスタのソースに上部電極が連結され、下部電極は接地されて構成されることもできる。

センスアンプ部１２０は、センシングノードVDLのレベルと基準レベルVREFとを入力として受けて、基準レベルVREFと比較して、単位セル１４０aのレベル状態がハイ状態であるかロー状態であるかを判別するセンスアンプVSAを備えて構成される。センスアンプＶＳＡは、既に発生した基準電流に対比して、選択された単位セル１４０aのビットラインを通じた電流変化を感知する電流センスアンプ、または既に発生した基準電圧に対比して、電圧変化を感知する電圧センスアンプから構成されることもできる。

上記のように構成されたデータリード回路は、従来のデータリード回路に比べ、以下に説明されるように、誤動作を予防できるとともに高速動作に適合する。以下、図２を参照して図１及び図３のデータリード回路の動作を説明する。

図２に示すように、まずリード命令信号READが印加される前は、プリチャージモードであり、プリチャージ部１００の第１状態の制御信号VCTRLがロー状態を維持するため、プリチャージ部１００のコントロールトランジスタMP101はターンオンされた状態としてセンシングノードVDLを電源電圧でプリチャージする。リード命令信号READが印加されると、センシング動作モードに移行し、選択部１３０が、データをセンシングするためにメモリセルアレイ（図３の１４０）内の単位セル１４０aを選択する。コラムアドレス信号VY及びワードラインローアドレス信号VWLが印加されて選択部１３０のコラムアドレス信号VYに対応するセレクタトランジスタMN102がターンオンされ、ローアドレス信号VWLを受ける単位セル１４０aを構成するアクセストランジスタがターンオンされて、単位セル１４０aが選択される。

リード命令信号READが印加されると、これと同時にプリチャージ部１００のパルス形態の制御信号VCTRLはコントロールトランジスタMP101のしきい電圧に近接したレベルに上昇されて第２状態の制御信号となる。このしきい電圧に近接したレベルの第２状態の制御信号VCTRLに応答して、コントロールトランジスタMP101は続いてターンオンされた状態に維持され、センシングノードVDLのプリチャージを終了し、センシングノードVDLにバイアス電流を印加する。バイアス電流をセンシングノードVDLに印加することにより、選択された単位セル１４０aがリセット状態である場合において、単位セル１４０a内部に流れる貫通電流により減少するビットラインBLの電流減少分を補償することができる。また、リード命令信号READが印加されると同時にクランピング部１１０のクランピングトランジスタMN101のゲートにパルス形態のクランピング制御信号VCMPが印加される。ここで、クランピング制御信号VCMPは、所定の直流レベルを有する制御信号であってもよい。このように印加されたクランピング制御信号VCMPにより、単位セル１４０aの可変抵抗体内部に存在する相変化膜の臨界電圧を超えない範囲内でビットラインレベルBL nodeをクランピングする。ビットラインのノードレベルBL nodeを所定レベルにクランピングすることにより、リード領域（図１０のA）内で安定したリード動作を進行することができる。上記のクランピングされるビットラインBLのノードレベルBL nodeは、可変抵抗体内部の相変化膜の臨界電圧Vthを超えない範囲内でクランピングされ、クランピング制御信号VCMPからクランピングトランジスタMN101のしきい電圧を引いた分だけのレベルを有することになる。相変化膜の臨界電圧が１．２V程度と仮定すると、ノードレベルBL nodeは０．５乃至１．０V程度にクランピングされる。リード動作時に発生する単位セル１４０aの貫通電流ICELLは単位セル１４０aの相変化膜の抵抗に依存する大きさを有する。このようにして供給される電流により単位セル１４０aのアクセストランジスタを通じて貫通電流ICELLが発生し、セルの状態に従ってセンスアンプ部の入力端VDLは相異なるレベルになる。このとき、単位セル１４０a内部に流れる貫通電流量は単位セル１４０aの状態がリセット状態である場合、高抵抗に基因して少量の貫通電流ICELLが流れ、センシングノードVDLは基準レベルVREFと対比する場合に相対的にハイレベルを維持する。これと反対に、単位セル１４０aの状態がセット状態である場合、単位セル１４０aの抵抗が低抵抗となるに従い、リセット状態である場合と比べて相対的に大きい貫通電流ICELLが流れ、センシングノードVDLのレベルは基準レベルVREFと対比される場合に相対的にローレベルを維持する。

センスアンプ部１２０では既に発生した基準電流に比較して電圧変化を感知する電圧センスアンプVSAを動作させることにより、センシングノードVDLのレベルと基準レベルとを比較して、単位セル１４０aのデータ状態がリセット状態であるかセット状態であるかを判断する。基準レベルVREFは、普通は、電源電圧の１/２程度として発生し、センシングノードVDLのレベル状態が基準レベルよりも高い場合にはリセット状態と判定され、センシングノードVDLのレベル状態が基準電圧よりも低い場合にはセット状態と判定される。データリード回路は、単位セル１４０aの状態がリセット状態である場合、プリチャージ部１００で発生されるバイアス電流により単位セル１４０aの内部に流れる貫通電流ICELLを補償する。従って、図２に示すように、センシングノードVDLのレベルが一定に維持される。

図４は本発明の他の実施形態としての半導体メモリでのデータリード回路の回路図である。図５は図４のデータリード回路の各ノード及び印加される信号の動作タイミングを示す。図６は図４のメモリセルアレイにおけるデータリード回路図である。図４に示すように、本発明の他の実施形態におけるデータリード回路は、プリチャージ部２００、クランピング部２１０、選択部２３０、メモリセルアレイ（図６の２４０）及びセンスアンプ部２２０を含んで構成される。

プリチャージ部２００は、印加されるプリチャージ制御信号VPREをゲートで受け、ソースが電源電圧に連結され、ドレインがクランピング部２１０のクランピングトランジスタMN201のドレイン及びセンスアンプ部２２０の入力端のセンシングノードと連結されるP型プリチャージ用トランジスタMP201と、印加される補償用制御信号VCOMをゲートで受け、ソースが電源電圧に連結され、ドレインがクランピング部２１０のクランピングトランジスタMN201のドレイン及びセンスアンプ部１２０の入力端のセンシングノードVDLと連結されるP型補償用トランジスタMP202とを含んで構成されて、プリチャージモードの間は第１状態の制御信号VPREに応答してプリチャージ用トランジスタMP201によりセンシングノードVDLを電源電圧でプリチャージし、センシング動作モードの間は第２状態の制御信号VCMOに応答して補償用トランジスタMP202によりセンシングノードVDLのレベル低下を防止する。

クランピング部２１０は、クランピング制御信号VCMPをゲートで受け、ドレインがセンシングノードVDL及びプリチャージ部２００プリチャージ用トランジスタMP201のドレイン及び補償用トランジスタMP200のドレインに連結され、ソースが選択部２３０のコラムアドレス信号VYを受信するトランジスタMN202のドレインに連結されるN型クランピングトランジスタMN201を含んで構成されて、ビットラインレベルをリード動作実行に適合した所定レベルにクランピングする。

選択部２３０は、コラムアドレス信号VYをゲートで受け、ドレインがクランピングトランジスタMN201のソースに連結され、ソースが単位セル２４０aのビットラインBLにソースが連結されるコラムアドレス信号VY受信用トランジスタMN202とを含んで構成され、ワードレインローアドレス信号VWLに応答するアクセストランジスタを備えるメモリセルアレイ（図６の２４０）中の該当する単位セル２４０aを選択する。

メモリセルアレイ（図６の２４０）は、ワードラインにゲートが連結され、可変抵抗体の下部電極にドレインが連結され、ソースが接地される一つのアクセストランジスタと、下部電極がアクセストランジスタのドレインと連結され、上部電極がビットラインBLと連結される可変抵抗体とを含んで構成される単位セル２４０aを複数個備えて構成される。また、可変抵抗体は、アクセストランジスタのソースに上部電極が連結され、下部電極は接地されて構成されることもできる。

センスアンプ部２２０は、センシングノードVDLのレベルと基準レベルVREFとを入力として受けて、基準レベルVREFと比較して、単位セル２４０aのレベル状態がハイ状態であるかロー状態であるかを判別するセンスアンプVSAを備えて構成される。センスアンプVSAは、既に発生した基準電流に対比して、選択された単位セル２４０aのビットラインBLを通じた電流変化を感知する電流センスアンプ、または既に発生した基準電圧に対比して、電圧変化を感知する電圧センスアンプから構成されることもできる。

上記のように構成されたデータリード回路は、従来のデータリード回路に比べ、以下に説明されるように、誤動作を予防し、高速動作に適合する。以下、図５を参照して図４及び図６のデータリード回路の動作を説明する。

図５に示すように、まずリード命令信号READが印加される前は、プリチャージモードであり、プリチャージ部２００の第１状態の制御信号VPREがロー状態を維持するため、プリチャージ部２００のプリチャージ用トランジスタMP201はターンオンされる状態でセンシングノードVDLを電源電圧でプリチャージする。リード命令信号READが印加されると、センシング動作モードに移行し、選択部２３０が、データをセンシングするためにメモリセルアレイ内（図６の２４０）の単位セル２４０aを選択する。コラムアドレス信号VY及びローアドレス信号VWLが印加されて選択部２３０のコラムアドレス信号VYに対応するセレクタトランジスタMN202がターンオンされ、ローアドレス信号VWLに応答する単位セル２４０aのアクセストランジスタがターンオンされて単位セル２４０aが選択される。

リード命令信号READが印加されると、これと同時にプリチャージ部２００の第１状態の制御信号VREFはロー状態からハイ状態に変化し、プリチャージ用トランジスタMP201はターンオフされてセンシングノードVDLのプリチャージを終了する。プリチャージモード終了後のセンシング動作モードの間は補償用トランジスタMP201のしきい電圧に近接したレベルで印加される第２状態の制御信号VCOMにより補償用トランジスタMP202がターンオンされて、センシングノードVDLにバイアス電流を印加する。バイアス電流をセンシングノードVDLに印加することにより、選択された単位セル２４０aがリセット状態である場合において、単位セル２４０a内部に流れる貫通電流ICELLにより減少されるビットラインBLの電流減少分をバイアス電流が補償する。プリチャージ制御信号VPREはパルス形態を有し、第２状態の制御信号VCOMは補償用トランジスタMP202のしきい電圧に近接した所定の直流レベルを有するが、パルス形態に印加されることもできる。また、リード命令信号READが印加されると同時に、クランピング部２１０のクランピングトランジスタMN201のゲートに一定の直流レベルを有するクランピング制御信号VCMPが印加され、このように印加されたクランピング制御信号VCMPにより、単位セル２４０aの可変抵抗体内部に存在する相変化膜の臨界電圧を超えない範囲内でビットラインレベルをクランピングする。ビットラインレベルBL nodeを所定のレベルにクランピングすることにより、リード領域（図１０のA）内で安定したセンシング動作を進行することができる。上記のようにクランピングされるビットラインBLのレベル BL nodeは、可変抵抗体内部の相変化膜の臨界電圧Vthを超えない範囲内でクランピングされ、クランピング制御信号VCMPからクランピングトランジスタMN201のしきい電圧を引いた分だけのレベルを有する。相変化膜の臨界電圧が１．２V程度と仮定すると、ノードレベルBL nodeは０．５乃至１．０V程度にクランピングされる。リード動作時に発生する単位セル２４０aの貫通電流ICELLは、単位セル２４０aの相変化膜の抵抗に依存した電流の大きさを有する。クランピング制御信号VCMPは、所定の電流レベルを有するように印加され、リード命令信号READと同時にパルス形態に印加されることもできる。相変化膜の抵抗に依存して供給される電流の流れにより、単位セル２４０aのアクセストランジスタを通じて貫通電流ICELLが発生し、単位セル２４０aの状態に従ってセンスアンプ部２２０の入力端のセンシングノードVDLは、相異なるレベルを有する。このとき、単位セル２４０a内部に流れる貫通電流量ICELLは、単位セル２４０aの状態がリセット状態である場合、高抵抗に基因して少量の貫通電流が流れ、センシングノードVDLは基準レベルVREFと対比する場合に相対的にハイレベルを維持する。これと反対に、単位セル２４０aの状態がセット状態である場合は、単位セル２４０aの抵抗が仮抵抗となることに従って、リセット状態の場合と比較して相対的に多くの貫通電流が流れ、センシングノードVDLのレベルは基準レベルVREFと対比する場合にローレベルを維持する。

センスアンプ部２２０では、既に発生した基準電流に対比して電圧変化を感知する電圧センスアンプVSAを動作させることにより、センシングノードVDLのレベルと基準レベルVREFとを比較して、単位セル２４０aのデータ状態がリセット状態であるかセット状態であるかを判断する。基準レベルVREFは、普通は、電源電圧の１/２程度として発生し、センシングノードVDLのレベル状態が基準レベルVREFよりも高い場合はリセット状態と判定され、センシングノードVDLのレベル状態が基準電圧よりも低い場合は‘セット’と発生される。上記のようなデータリード回路は、単位セル２４０aの状態がリセット状態である場合、プリチャージ部２００で発生するバイアス電流により単位セル２４０aの内部に流れる貫通電流ICELLを補償する。従って、センシングノードVDLのレベルが一定に維持される。

以上の説明では、半導体メモリにおけるデータリード回路及びそれによるデータリード方法がPRAMに適用されているが、本発明は、例えばMRAM（Magnetic Random Access Memory）にも適用され、その他のFLASHメモリにも適用されることができる。

上記の特定の実施形態の説明は、本発明の徹底した理解を助けるために図面を参照として例示したものに過ぎないため、本発明を限定する意味として解釈してはならない。また、本発明が属する技術分野で通常の知識を有したものにおいて、本発明の基本的原理を逸脱しない範囲内で多様な修正や変更が可能なことは明白である。例えば、仕様に応じて回路の内部構成を変更したり、回路の内部構成素子を他の等価的素子によって置換したりしうることは明白である。

本発明の一実施形態におけるデータリード回路図である。図１のデータリード回路の各ノード及び印加信号の動作タイミング図である。図６のメモリセルアレイでのデータリード回路図である。本発明の他の実施形態におけるデータリード回路図である。図４のデータリード回路の各ノード及び印加信号の動作タイミング図である。図４のメモリセルアレイでのデータリード回路図である。可変抵抗体内部の相変化膜の変化を示す概略図である。 PRAM単位セルの等価回路図である。相変化膜の時間と温度に従う変化を示すグラフである。 PRAM単位セル内部の相変化膜の電流対電圧の特性曲線である。従来技術のデータリード回路図である。図１１のデータリード回路の各ノード及び印加信号のタイミング図である。

符号の説明

VCTRL：プリチャージ部制御信号
VCMP：クランピング制御信号
VY：コラムアドレス信号
VWL：アドレス信号
VDL：センシングノード
BL：ビットライン
VREF：基準レベル
VSA：センスアンプ
１００：プリチャージ部
１１０：クランピング部
１２０：センスアンプ部
１３０：選択部
１４０：メモリセルアレイ
１４０a：単位セル
ICELL：貫通電流

Claims

１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される単位セルを複数個備えるメモリセルアレイを有する半導体メモリにおけるデータリード回路であって、
印加されるアドレス信号に応じて前記メモリセルアレイ内の単位セルを選択する選択部
と、
前記単位セルが連結されたビットラインとセンシングノードとの間に連結され、クランピング制御信号に応じて前記選択された単位セルのビットラインに一定レベルのクランプ電圧を供給するクランピング部と、
プリチャージモードの間は、印加される第１状態の制御信号に応じて前記センシングノードを一定レベルの電圧でプリチャージさせ、データセンシング動作モードの間は、印加される第２状態の制御信号に応じて前記選択された単位セルに連結されたビットラインの電流減少分を前記センシングノードを通じて補償するためのプリチャージ部と、
前記プリチャージ部に前記第２状態の制御信号が印加されるとき、前記センシングノードのレベルと基準レベルとを比較して、前記選択された単位セルに保持されたデータをセンシングするセンスアンプ部と、
を備えることを特徴とする半導体メモリでのデータリード回路。
前記プリチャージ部がP型MOSトランジスタを含んで構成される場合において、前記第２状態の制御信号は前記第１状態の制御信号よりも高いレベルを有することを特徴とする請求項１に記載の半導体メモリでのデータリード回路。
前記プリチャージ部に印加される第２状態の制御信号のレベルは、前記P型MOSトランジスタが微弱にターンオンされる程度のしきい電圧に近接した電圧レベルであることを特徴とする請求項２に記載の半導体メモリでのデータリード回路。
前記プリチャージ部は、プリチャージモードの間は前記第１状態であり、センシング動作モードの間は前記第２状態である１つの制御信号により制御されるトランジスタを含むことを特徴とする請求項３に記載の半導体メモリでのデータリード回路。
前記プリチャージ部は、
プリチャージモード時に前記第１状態を有する独立的な制御信号に応答するように構成され、前記センシングノードと電源電圧との間に連結されたプリチャージ用トランジスタと、
センシング動作モード時に前記第２状態を有する独立的な制御信号に応答するように構成され、前記センシングノードを共有する補償用トランジスタと、
を有することを特徴とする請求項３に記載の半導体メモリでのデータリード回路。
前記プリチャージ部の制御信号はパルス形態であることを特徴とする請求項４または５に記載の半導体メモリでのデータリード回路。
前記補償用トランジスタに印加される制御信号は所定の直流レベルを有することを特徴とする請求項４または５に記載の半導体メモリでのデータリード回路。
前記クランピング制御信号は所定の直流レベルまたはパルス形態を有することを特徴とする請求項４または５に記載の半導体メモリでのデータリード回路。
前記センスアンプ部は電圧センスアンプまたは電流センスアンプ部を含むことを特徴とする請求項４または５に記載の半導体メモリでのデータリード回路。
１つのアクセストランジスタと１つの可変抵抗体とを含んで構成された単位セルを複数個備えるメモリセルアレイと、前記メモリセルアレイに保持されたデータをセンシングするセンスアンプと、前記センスアンプのセンシングノードと電源電圧との間に連結されたトランジスタと、を備えた半導体メモリ装置において前記センシングノードを制御するための方法であって、
前記トランジスタをプリチャージモード及びセンシング動作モードに関係なくターンオン状態で継続的に動作させることにより、前記センシングノードが前記トランジスタから継続的に電位を印加される状態を維持することを特徴とする半導体メモリ装置におけるデータセンシングノード制御方法。
前記トランジスタを、プリチャージモードの間は前記センスアンプのセンシングノードを一定レベルにプリチャージさせ、データセンシング動作モードの間は単位セルに連結されたビットランの電流減少分を補償するバイアス電流を前記センシングノードに供給するように動作させることを特徴とする請求項１０に記載の半導体メモリ装置におけるデータセンシングノード制御方法。
前記制御信号はパルス形態であることを特徴とする請求項１０に記載の半導体メモリ装置におけるデータセンシングノード制御方法。
１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される単位セルを複数備えるメモリセルアレイを有する半導体メモリにおいてデータをリードする方法であって、
印加される第１状態の制御信号に応答してセンシングノードを一定レベルにプリチャージさせる段階と、
印加されるアドレス信号に応答して前記メモリセルアレイ中の単位セルを選択する段階と、
前記プリチャージ終了と同時に印加されるクランピング制御信号に応答して、前記選択された単位セルのビットラインのレベルを予め設定された任意のクランプレベルにクランピングし、プリチャージ終了と同時に印加される第２状態の制御信号に応じて、前記選択された単位セルに連結されたビットラインの電流減少分を補償するためにバイアス電流をセンシングノードに供給する段階と、
前記センシングノードレベルと基準レベルを比較することにより、前記選択されたセルのデータをセンシングして出力する段階と、
を含むことを特徴とする半導体メモリにおけるデータリード方法。
前記第１状態及び第２状態の制御信号に応答するトランジスタがP型MOSトランジスタを含んで構成される場合において、前記第２状態の制御信号は前記第１状態の制御信号よりも高いレベルを有することを特徴とする請求項１３に記載の半導体メモリにおけるデータリード方法。
前記第２状態のレベルは前記トランジスタが微弱にターンオンされる程度のしきい電圧に近接した電圧レベルであることを特徴とする請求項１４に記載の半導体メモリにおけるデータリード方法。