KR20050046041A - 상변화 메모리 소자에서의 라이트 드라이버 회로 및 그에따른 상변화 방법. - Google Patents

상변화 메모리 소자에서의 라이트 드라이버 회로 및 그에따른 상변화 방법. Download PDF

Info

Publication number
KR20050046041A
KR20050046041A KR1020030080008A KR20030080008A KR20050046041A KR 20050046041 A KR20050046041 A KR 20050046041A KR 1020030080008 A KR1020030080008 A KR 1020030080008A KR 20030080008 A KR20030080008 A KR 20030080008A KR 20050046041 A KR20050046041 A KR 20050046041A
Authority
KR
South Korea
Prior art keywords
current
phase change
level
change memory
signal
Prior art date
Application number
KR1020030080008A
Other languages
English (en)
Inventor
조백형
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030080008A priority Critical patent/KR20050046041A/ko
Publication of KR20050046041A publication Critical patent/KR20050046041A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에서는 상변화 메모리 셀의 상태를 결정화시키기 위한 일정 레벨의 전류를 발생시킨 후, 상기 발생된 일정 레벨의 전류를 점차적으로 감소시켜 상기 상변화 메모리 셀에 제공함으로써 상변화 메모리 셀의 결정화 확률을 높이고, 상변화 메모리 소자의 수율을 증가시킬 수 있는 상변화 메모리 소자에서의 라이트 드라이버 회로 및 그에 따른 상변화 방법이 개시된다. 상기 라이트 드라이버 회로는 라이트 데이터의 논리 상태에 응답하여 상기 셀 소자의 결정 상태를 변화시키기 위한 제1 또는 제2 선택신호를 발생하는 신호발생부와; 상기 제1 선택신호에 응답하여 제1 레벨의 전류를 상기 셀 소자에 제공하며, 상기 제2 선택신호에 응답하여 제2 레벨의 전류를 발생시킨 후, 상기 발생된 제2 레벨의 전류를 점차적으로 감소시켜 상기 셀 소자에 제공하는 라이트 제어부를 구비한다.

Description

상변화 메모리 소자에서의 라이트 드라이버 회로 및 그에 따른 상변화 방법.{Write driver circuits for use in phase change memory device and phase change method thereof}
본 발명은 상변화 메모리 소자에 관한 것으로, 보다 상세하게는 라이트 동작을 수행하는 상변화 메모리 소자에서의 라이트 드라이버 회로에 관한 것이다.
반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, 많은 반도체 생산업자들은 차세대 기억소자의 하나로 상변화(phase change) 물질을 이용한 상변화 메모리 소자(Phase change memory device, 이하 '상변화 메모리')의 개발에 박차를 가하고 있다. 상변화 메모리는 온도 및 가열시간에 따라 상(phase)이 결정화(crystalline) 또는 비정질화(amorphous)됨으로써 저항이 변화하는 GexSbyTez(이하 'GST')을 이용하여 데이터를 저장하는 불휘발성 메모리(non-volatile memory) 소자이다. 특히, 상변화 메모리는 기록, 소거, 재생속도, 재기록 회수 등에서 디램급의 성능을 가질 뿐만 아니라 단위 셀을 하나의 트랜지스터로 구현할 수 있어 고집적에 용이하며, 소자구조 및 제작공정이 단순하다는 장점이 있다. 또한, 동작 속도가 빠르고 전원이 끊어져도 데이터를 잃지 않는 불휘발성 메모리 소자라는 장점도 가지고 있다.
도 1은 상변화 메모리 셀을 구성하는 가변저항체 내부의 상변화막 변화를 도시한 개략도이다.
도 1을 참조하면, 상변화 메모리의 단위 셀은 하나의 트랜지스터(110)와 하나의 가변저항체로 구성되며, 상기 가변저항체는 상부전극(104)과 하부전극(102), 상기 상부전극(106)의 저면에 위치하는 상변화막(106) 및 상기 상변화막(106)과 하부전극(102)을 연결하는 하부전극 콘택(108)으로 구성된다. 상기 상변화막(106)은 온도 및 가열시간에 따라 저항이 변하는 상변화 물질(phase change material), 예컨대 GST 등과 같은 물질로 구성된다.
상기 상변화막(106)을 용융점(Tm: melting temperature) 이상으로 가열한 후, 급속히 냉각시키면 상기 상변화막(106)이 비정질화 상태가 되고, 상기 상변화막(106)을 결정화 온도(Tc: crystallization temperature) 이상으로 가열한 후, 일정 시간을 유지한 뒤 냉각시키면 상기 상변화막(106)이 결정화 상태가 된다. 여기서, 상기 상변화막(106)이 결정화 상태에서 비정질화 상태로 바뀌는 경우가 '리셋(RESET)'으로 정의되면, 상기 상변화막(106)이 비정질화 상태에서 결정화 상태로 바뀌는 경우는 '셋(SET)'으로 정의된다. 또한, 상기 상변화막(106)이 비정질화 상태가 되면 고 저항상태가 되며, 상기 상변화막(106)이 결정화 상태가 되면 저 저항 상태가 된다.
상기 상변화막(106)의 온도변화는 레이저빔을 이용하는 방법과 전류를 이용하는 방법 등이 있는데, 상기 전류를 이용하는 방법은 상변화막(106)에 가해지는 전류의 레벨 및 전류의 인가시간에 따라 주울열(joule heating)을 발생시켜 상변화막(14)을 결정화 또는 비정질화 상태로 변화시킨다. 이와 같이, 상변화 메모리 셀은 상변화 물질을 이용하여 상변화막(106)을 형성하고, 상변화막(106)의 결정 상태의 변화에 따라 데이터를 저장할 수 있는 특징이 있다.
도 2는 하나의 트랜지스터(110)와 하나의 가변저항체(100)로 구성되는 상변화 메모리 단위 셀의 등가회로도를 나타내고 있다.
도 2를 참조하면, 상기 가변저항체(100)의 상부전극은 비트라인(BL)과 연결되며, 상기 가변저항체(100)의 하부전극은 N형의 액세스 트랜지스터(110)의 드레인영역(112)과 연결된다. 또한, 상기 트랜지스터(110)의 게이트(114)는 워드라인(WL)과 연결되고, 상기 트랜지스터(110)의 소오스영역(116)은 그라운드(ground)와 연결된다. 반면, 상기 트랜지스터(110)의 드레인영역(112)을 비트라인(BL)과 연결되도록 하고, 상기 트랜지스터(110)의 소오스영역(116)을 상기 가변저항체(100)의 상부전극과 연결되도록 하며, 상기 가변저항체(100)의 하부전극은 그라운드와 연결되도록 배치할 수 있다. 이 경우에도, 상기 트랜지스터(110)의 게이트(114)는 워드라인(WL)과 연결되도록 한다.
도 3은 상변화 메모리 셀의 리드(read) 및 라이트(write)동작을 구체적으로 설명하기 위하여 시간과 온도에 따른 상변화막(106)의 변화를 도시한 그래프가 보여진다.
먼저, 도 3을 참조하여 상변화 메모리 셀의 라이트 또는 프로그래밍(progamming) 동작을 설명하면 다음과 같다. 그래프 1에서 보여지는 바와 같이, 도 1에서 설명한 상변화막(106)을 용융점(Tm) 이상으로 가열한 후, 일정 시간(t1) 내에 급속히 냉각시키면 상기 상변화막(106)이 비정질화 상태로 변화하여 데이터 "1"이 저장된다. 그리고, 그래프 2에서 보여지는 바와 같이, 상기 상변화막을 상기 용융점(Tm)보다는 낮고 결정화 온도(Tc)보다는 높은 온도로 가열한 후, 일정 시간(t2)을 유지한 뒤 냉각시키면 상기 상변화막(106)이 결정화 상태로 변화하여 데이터 "0"이 저장된다.
다음으로, 상변화 메모리 셀의 리드동작을 설명하면, 비트라인과 워드라인을 인에이블(enable)하여 읽고자 하는 특정 메모리 셀을 선택한 후, 외부에서 전류를 인가하면 상변화막의 저항에 의존적인 셀 관통 전류를 발생시킨다. 이 후, 상기 셀 관통 전류에 의한 전류변화를 감지하는 전류 센스앰프를 구동시키거나, 상기 셀 관통 전류에 의한 전압변화를 감지하는 전압 센스앰프를 구동시켜 데이터 "1" 및 데이터 "0"을 구분하여 읽어낸다.
도 4는 종래의 기술에 따른 라이트 동작을 수행하기 위하여 상변화 메모리 셀에 인가되는 셋 및 리셋 전류를 도시한 그래프가 보여진다. 상기 도 4에 도시된 그래프의 X축은 시간축(T)을 나타내며, Y축은 전류축(I)을 나타낸다. 상기 '리셋 전류'는 상변화막을 비정질화 상태로 변화시키기 위하여 상변화 메모리 셀에 인가되는 전류를 의미하며, 상기 '셋 전류'는 상변화막을 비정질화 상태에서 결정화 상태로 변화시키기 위하여 상변화 메모리 셀에 인가되는 전류를 의미한다.
도 4를 참조하면, 라이트 동작을 수행하기 위하여 상변화 메모리 셀에 인가되는 리셋 전류(I1, 3)의 레벨이 셋 전류(I2, 4)의 레벨 보다 높고, 리셋 전류(3)의 인가시간(t3)이 셋 전류(I2)의 인가시간(t4) 보다 짧은 모습이 보여진다. 리셋 전류를 상변화 메모리 셀에 인가하여 상변화 메모리 셀을 비정질화시키는 경우에는, 상변화막을 용융점(Tm) 이상으로 충분히 가열시키기 위하여 일정 크기 이상의 리셋 전류를 상변화 메모리 셀에 인가하면 된다. 따라서, 상기 셋 전류(I2) 보다는 일정 이상의 레벨(I1)을 갖는 상기 리셋 전류(3)를 상기 셋 전류의 인가시간(t4) 보다 짧은 시간(t3) 동안 인가하면 상변화 메모리 셀을 비정질화시킬 수 있다. 반면, 셋 전류를 상변화 메모리 셀에 인가하여 상변화 메모리 셀을 결정화시키는 경우에는, 상변화막을 용융점(Tm)보다는 낮고 결정화 온도(Tc)보다는 높은 온도를 갖도록 가열시키기 위하여 상기 리셋 전류(3) 보다는 매우 제한되고, 특정된 범위를 갖는 셋 전류(4)를 상변화 메모리 셀에 공급하여야 하고, 일정 시간을 유지한 뒤 냉각시키기 위하여 상기 리셋 전류(3) 보다는 긴 시간(t4) 동안 셋 전류(4)를 공급하여야 한다.
이와 같이, 상기 리셋 전류의 크기를 조절하여 상변화 메모리 셀에 공급하는 것은 용이하나 상기 셋 전류의 크기를 조절하여 상변화 메모리 셀에 공급하는 것은 상당히 어려운 문제가 있다. 특히, 종래의 기술과 같이 매우 제한되고, 특정된 범위를 갖는 셋 전류만을 상변화 메모리 셀에 공급하는 경우에는 상변화 메모리 셀의 결정화 확률을 낮추고, 상변화 메모리 소자의 수율을 저감시키는 문제점이 발생된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결할 수 있는 상변화 메모리 소자에서의 라이트 드라이버 회로 및 그에 따른 상변화 방법을 제공함에 있다.
본 발명의 다른 목적은 상변화 메모리 셀의 상태를 결정화시키기 위한 일정 레벨의 전류를 발생시킨 후, 상기 발생된 전류를 점차적으로 감소시킬 수 있는 상변화 메모리 소자에서의 라이트 드라이버 회로를 제공함에 있다.
본 발명의 또 다른 목적은 발생된 일정 레벨의 전류를 점차적으로 감소시켜 상기 상변화 메모리 셀에 제공함으로써 상변화 메모리 셀의 결정화 확률을 높이고, 상변화 메모리 소자의 수율을 증가시킬 수 있는 상변화 메모리 소자에서의 라이트 드라이버 회로 및 그에 따른 상변화 방법을 제공함에 있다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 상변화 메모리 소자에서의 라이트 드라이버 회로는, 라이트 데이터의 논리 상태에 응답하여 상기 셀 소자의 결정 상태를 변화시키기 위한 제1 또는 제2 선택신호를 발생하는 신호발생부와; 상기 제1 선택신호에 응답하여 제1 레벨의 전류를 상기 셀 소자에 제공하며, 상기 제2 선택신호에 응답하여 제2 레벨의 전류를 발생시킨 후, 상기 발생된 제2 레벨의 전류를 점차적으로 감소시켜 상기 셀 소자에 제공하는 라이트 제어부를 구비한다.
상기 신호발생부는 제1 논리 상태의 라이트 데이터에 응답하여 상기 메모리 셀을 비정질화시키기 위한 라이트 선택신호를 발생하고, 제1 논리 상태의 라이트 데이터에 응답하여 상기 메모리 셀을 결정화시키기 위한 라이트 선택신호를 발생한다. 상기 제1 논리 상태가 “1”인 경우 상기 제2 논리 상태는 “0”이 되고, 상기 제1 논리 상태가 “0”인 경우 상기 제2 논리 상태는 “1”이 된다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 상변화 메모리 소자에서의 라이트 드라이버 회로는, 라이트 데이터의 논리 상태에 응답하여 상기 셀 소자의 결정 상태를 변화시키기 위한 제1 또는 제2 선택신호를 발생하는 신호발생부와; 상기 제1 선택신호에 응답하여 제1 레벨의 게이트 노드 전압을 유지시키고, 상기 제2 선택신호에 응답하여 제2 레벨의 게이트 노드 전압을 점차적으로 상승시키는 전류제어부와; 상기 전류제어부에서 공급되는 노드 전압에 응답하여 전류를 생성하는 전류구동부를 구비한다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 상변화 메모리 소자에서의 상변화 방법은, 라이트 동작모드의 초기에 상변화 전류를 발생시키는 초기 발생단계와; 상기 초기에 발생된 상변화 전류를 점차적으로 감소시켜 상기 상변화 메모리의 셀에 제공하는 감소 제공단계를 포함한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.
도 5는 본 발명에 따른 라이트 드라이버 회로의 동작을 설명하기 위하여 도시한 블록도로서, 첨부된 도 5를 참조하여 구체적으로 살펴보면 다음과 같다.
도 5를 참조하면, 본 발명의 실시예에 따른 라이트 동작을 수행하기 위한 상변화 메모리 장치는 데이터 입력 버퍼(120)와, 제어펄스 발생부(130) 및 라이트 드라이버 회로(140)를 구비한다. 상기 데이터 입력 버퍼(120)는 입력된 데이터를 가공하여 상기 제어펄스 발생부(130) 및 라이터 드라이버 회로(140)에 제공한다. 상기 제어펄스 발생부(130)는 상기 데이터 입력 버퍼에서 천이(transition)된 데이터에 대응하여 복수 개의 펄스신호를 일정 간격에 따라 순차적으로 발생시키고, 상기 발생된 복수 개의 펄스신호를 상기 라이트 드라이버 회로(140)에 제공한다. 상기 라이트 드라이버 회로(140)는 상기 데이터 입력 버퍼(120)에서 인가되는 데이터 논리상태 및 상기 제어펄스 발생부(130)에서 인가되는 복수 개의 펄스신호에 응답하여, 라이트 동작을 수행하기 위한 제1 레벨의 전류를 상변화 메모리 셀에 제공하며, 라이트 동작을 수행하기 위한 제2 레벨의 전류를 발생시킨 후, 상기 발생된 제2 레벨의 전류를 점차적으로 감소시켜 상변화 메모리 셀에 제공한다. 상기 라이트 드라이버 회로에 대한 구체적인 내용은 후속되는 설명에서 보다 자세히 설명될 것이다.
도 6은 본 발명의 실시예에 따라 라이트 동작을 수행하기 위하여 상변화 메모리 소자 셀에 인가되는 제1 및 제2 레벨의 전류(I3, I4)를 도시한 그래프이다. 상기 도 6에 도시된 그래프의 X축은 시간축(T)을 나타내며, Y축은 전류축(I)을 나타낸다. 상기 '제1 레벨(I3)의 전류(5)'는 상변화막을 비정질화 상태로 변화시키기 위하여 상변화 메모리 셀에 인가되는 전류를 의미하며, 상기 '제2 레벨(I4)의 전류(6)'는 상변화막을 결정화 상태로 변화시키기 위하여 상변화 메모리 셀에 인가되는 전류를 의미한다.
도 6을 참조하면, 제1 레벨(I3)의 전류(5)는 제1 인가시간(t5) 동안 상변화 메모리 셀에 제공되고, 제2 레벨(I4)의 전류(6)는 상기 제2 레벨(I4)에서 일정 시간(t7)에 따라 일정 비율(I4)로 점차 감소되면서 제2 인가시간(t6) 동안 상변화 메모리 셀에 제공되는 모습이 보여진다. 상기 제2 레벨(I4)의 전류(6)는 상기 제1 레벨(I3)의 전류(5)의 80% 정도로 인가될 수 있고, 상기 제2 레벨(I4)의 전류(6)는 상기 제1 레벨(I3)의 전류(5)의 50% 정도까지 감소될 수 있다. 또한, 상기 제2 레벨(I4)의 전류(6)의 감소는 다양한 디자인 룰에 따라 달라질 수 있으며, 복수 개의 단계에 따라 순차적으로 감소될 수 있고, 일정 경사를 가지면서 점차적으로 감소될 수 있다.
도 7은 본 발명의 제1 실시예에 따른 라이트 드라이버 회로를 도시한 회로도이고, 도 8은 도 7의 라이트 드라이버 회로의 각 노드 및 인가신호의 동작 타이밍도로서, 상기 도 7 및 도 8을 참조하여 구체적으로 살펴보면 다음과 같다.
먼저, 도 7을 참조하면, 본 발명의 제1 실시예에 따른 라이트 드라이버 회로(200)는 제1 또는 제2 선택신호를 발생하는 신호발생부(210)와, 상기 제1 선택신호에 응답하여 제1 레벨의 전류를 상변화 메모리 셀에 제공하며, 상기 제2 선택신호에 응답하여 제2 레벨의 전류를 발생시킨 후, 상기 발생된 제2 레벨의 전류를 점차적으로 감소시켜 상변화 메모리 셀에 제공하는 라이트 제어부(220)를 구비한다.
상기 신호발생부(210)는 라이트 데이터 신호(DATA)와 연결된 인버터(214)와, 상기 인버터(214)의 출력단과 연결되고, 상기 라이트 데이터 신호(DATA)와 연결되며, 제1 및 제2 입력신호(P_RESET, P_SET)와 각각 연결된 2개의 패스 게이트(212a, 212b)로 구성된다. 상기 제1 입력신호(P_RESET, 이하 'P_RESET')는 메모리 셀의 상변화막을 비정질화시키기 위한 신호를 나타내고, 상기 제2 입력신호(P_SET, 이하 'P_SET')는 메모리 셀의 상변화막을 결정화시키기 위한 신호를 나타낸다. 상기 패스 게이트들(212a, 212b)은 각각 하나의 N형 트랜지스터와 하나의 P형 트랜지스터로 구성되며, 상기 P_RESET 신호와 P_SET 신호 중 하나의 신호만을 통과시켜 선택신호를 발생시키는 역할을 담당한다.
상기 신호발생부(210)는 제1 또는 제2 논리 상태의 라이트 데이터 신호가 인가되는 경우 상기 P_RESET 신호에 연결된 패스 게이트(212a)의 트랜지스터를 턴 온(trun-on)시켜 제1 선택신호(PRESET, 이하 'PRESET')를 발생시키거나, 상기 P_SET 신호에 연결된 패스 게이트(212b)의 트랜지스터를 턴 온(trun-on)시켜 제2 선택신호(PSET, 이하 'PSET')를 발생시킨다. 상기 제1 논리 상태가 “1”인 경우 상기 제2 논리 상태는 “0”이 되고, 상기 제1 논리 상태가 “0”인 경우 상기 제2 논리 상태는 “1”으로 정의될 수 있다. 또한, 상기 제1 선택신호(PRESET, 이하 'PRESET')는 메모리 셀의 상변화막을 비정질화시키기 위한 신호를 나타내고, 상기 제2 선택신호(PSET, 이하 'PSET')는 메모리 셀의 상변화막을 결정화시키기 위한 신호를 나타낸다. 상기 신호발생부(210)에서 발생된 PRESET 또는 PSET 신호는 상기 라이트 제어부(220)에 인가된다.
계속해서 도 7을 참조하면, 상기 라이트 제어부(220)는 제1 레벨의 전류를 제어하는 제1 레벨 전류제어부(230)와 제2 레벨의 전류를 제어하는 제2 레벨 전류제어부(240)를 포함하는 전류제어부와, 제1 또는 제2 레벨의 전류를 발생시켜 상변화 메모리 셀에 제공하는 전류구동부(250)를 구비한다.
상기 제1 레벨 전류제어부(230)는 복수 개의 N형 트랜지스터들(231, 232, 233, 234)이 직렬로 연결되고, 상기 N형 트랜지스터들(231, 232, 233, 234)의 게이트와 상기 신호발생부(210)에서 발생된 PRESET 신호가 공통연결된다. 상기 직렬로 연결된 N형 트랜지스터 중 제1 트랜지스터(231)의 드레인영역과, P형 액세스 트랜지스터(235)의 소오스영역 및 게이트가 공통연결된다. 또한, 상기 P형 액세스 트랜지스터(235)의 드레인영역은 전원라인(Vcc)과 연결되고, 상기 직렬로 연결된 N형 트랜지스터들 중 제4 트랜지스터(234)의 소오스영역은 그라운드(Vss)와 연결된다. 본 실시예에서는 4개의 N형 트랜지스터(231, 232, 233, 234)가 직렬로 연결되어 있으나, 다양한 디자인 룰에 따라 복수 개의 N형 트랜지스터가 연결될 수 있다.
상기 제2 레벨 전류제어부(240)는 복수 개의 N형 트랜지스터(241, 242, 243, 244)가 직렬로 연결되고, 상기 N형 트랜지스터(241, 242, 243, 244)들의 게이트와 상기 신호발생부(210)에서 발생된 PSET 신호가 공통연결된다. 상기 직렬로 연결된 N형 트랜지스터 중 제1 트랜지스터(241)의 드레인영역과 상기 제1 레벨 전류제어부의 상기 직렬로 연결된 N형 트랜지스터 중 제1 트랜지스터(231)의 드레인영역과 공통연결되고, 상기 직렬로 연결된 N형 트랜지스터 중 제4 트랜지스터(244)의 소오스영역은 그라운드(Vss)와 연결된다. 또한, 상기 직렬로 연결된 N형 트랜지스터 중 제1 트랜지스터(241)의 드레인영역과 복수 개의 N형 액세스 트랜지스터들(245a, 245b, 245c)의 소오스영역과 공통연결된다. 상기 복수 개의 N형 액세스 트랜지스터들(245a, 245b, 245c)의 드레인영역은 전원라인과 각각 연결되고, 게이트는 일정 간격에 따라 순차적으로 입력되는 복수 개의 제어 펄스신호(PA1, PA2, PA3)와 각각 연결된다. 본 실시예에서는 3개의 제어 펄스신호(PA1, PA2, PA3)와 각각 연결되어 있으나, 다양한 디자인 룰에 따라 복수 개의 제어 펄스신호와 각각 연결될 수 있다.
상기 전류구동부(250)는 하나의 P형 트랜지스터(252)를 포함하며, 상기 P형 트랜지스터(252)의 게이트는 상기 제1 레벨 및 제2 레벨 전류제어부의 N형 트랜지스터 중 제1 트랜지스터(231, 241)의 드레인영역과, 상기 전원라인과 연결된 P형 트랜지스터(235)의 소오스영역과, 상기 일정 간격에 따라 순차적으로 인가되는 제어 펄스신호와 각각 연결된 N형 트랜지스터들(245a, 245b, 245c)의 소오스영역과 공통연결된다. 또한, 상기 P형 트랜지스터(252)의 드레인영역은 전원라인과 연결되고, 소오스영역은 상변화 메모리 셀들에 연결된다.
계속해서 상기 라이트 제어부(220)의 동작을 설명하면, 상기 신호발생부(210)에서 PRESET 신호가 발생되면, 상기 PRESET 신호와 연결된 복수 개의 N형 트랜지스터들(231, 232, 233, 234)이 턴 온되어 전원라인(Vcc)으로부터 전류가 인가된다. 상기 인가된 전류에 의하여 상기 P형 트랜지스터(252)의 게이트 노드 전압이 일정 레벨로 상승되어 상기 P형 트랜지스터(252)를 턴 온시킴에 의해 제1 레벨의 전류를 발생시키고, 상기 발생된 제1 레벨의 전류를 상변화 메모리 셀에 제공한다.
상기 신호발생부(210)에서 PSET 신호가 발생되면, 상기 PSET 신호와 연결된 복수 개의 N형 트랜지스터들(241, 242, 243, 244)이 턴 온되어 전원라인(Vcc)으로부터 전류가 인가된다. 상기 인가된 전류에 의하여 상기 P형 트랜지스터(252)의 게이트 노드 전압이 일정 레벨로 상승되어 상기 P형 트랜지스터(252)를 턴 온시킴에 의해 제2 레벨의 전류를 발생시키고, 상기 발생된 제2 레벨의 전류를 상변화 메모리 셀에 제공한다. 이어서, 제1 제어 펄스신호(PA1)가 “H”로 인가되어 상기 제1 제어 펄스신호와 연결된 N형 액세스 트랜지스터(245a)를 턴 온시키고, 상기 P형 트랜지스터(252)의 게이트 노드 전압을 상승시켜 제2 레벨의 전류 보다 감소된 전류를 상변화 메모리 셀에 제공한다. 계속해서, 일정 간격에 따라 순차적으로 제어 펄스신호(PA2, PA3)가 “H”로 인가되어 상기 제어 펄스신호와 연결된 N형 액세스 트랜지스터(245b, 245c)를 순차적으로 턴 온시키고, 상기 P형 트랜지스터(252)의 게이트 노드 전압을 상승시켜 제2 레벨의 전류와 비교하여 점차적으로 감소된 전류를 상변화 메모리 셀에 제공한다. 따라서, 상기 제2 레벨의 전류는 일정 시간에 따라 일정 비율로 감소되어 상변화 메모리 셀에 제공된다. 또한, 상기 제2 레벨의 전류는 상기 제1 레벨의 전류의 80% 정도가 될 수 있고, 상기 제2 레벨의 전류는 상기 제1 레벨의 전류의 50% 정도까지 감소될 수 있다. 또한, 상기 제2 레벨의 전류의 감소는 다양한 디자인 룰에 따라 달라질 수 있으며, 일정 경사를 가지면서 점차적으로 감소될 수 있다.
도 8을 참조하면, 본 발명의 제1 실시예에 따른 라이트 드라이버 회로는 라이트 데이터 신호 “1”을 라이트(write) 또는 프로그래밍(programming)하는 경우, 상기 신호발생부(210)에 인가되는 P_RESET 신호와 P_SET 중 P_RESET 신호를 선택하여 PRESET 신호를 발생하고, 상기 발생한 PRESET 신호에 의하여 상기 라이트 제어부(220)에서 제1 레벨의 전류(7)를 발생한다. 라이트 데이터 신호 “0”을 라이트(write) 또는 프로그래밍(programming)하는 경우, 상기 신호발생부(210)에 인가되는 P_RESET 신호와 P_SET 중 P_SET 신호를 선택하여 PSET 신호를 발생하고, 상기 발생한 PSET 신호에 의하여 상기 라이트 제어부(220)에서 제2 레벨의 전류(8)를 발생하고, 일정 간격에 따라 순차적으로 제어 펄스신호(PA1, PA2, PA3)가 “H”로 인가되어 상기 발생한 제2 레벨의 전류를 점차적으로 감소시키는 모습이 보여진다.
이와 같이, 본 발명의 제1 실시예에 의하면, 상변화 메모리 셀의 상태를 결정화시키기 위한 일정 레벨의 전류를 발생시킨 후, 상기 발생된 일정 레벨의 전류을 점차적으로 감소시켜 상기 상변화 메모리 셀에 제공함으로써 상변화 메모리 셀의 결정화 확률을 높이고, 상변화 메모리 소자의 수율을 증가시킬 수 있는 특징이 있다.
도 9는 본 발명의 제2 실시예에 따른 라이트 드라이버 회로를 도시한 회로도로서, 도 9를 참조하여 살펴보면 다음과 같다.
도 9를 참조하면, 본 발명의 제2 실시예에 따른 라이트 드라이버 회로는 제1 또는 제2 선택신호를 발생하는 신호발생부(210)와, 상기 제1 선택신호에 응답하여 제1 레벨의 전류를 상변화 메모리 셀에 제공하며, 상기 제2 선택신호에 응답하여 제2 레벨의 전류를 발생시킨 후, 상기 발생된 제2 레벨의 전류를 점차적으로 감소시켜 상변화 메모리 셀에 제공하는 라이트 제어부(220a)를 구비한다. 또한, 상기 라이트 제어부(220a)는 제1 레벨의 전류를 제어하는 제1 레벨 전류제어부(230)와 제2 레벨의 전류를 제어하는 제2 레벨 전류제어부(240a)를 포함하는 전류제어부와, 제1 또는 제2 레벨의 전류를 발생시켜 상변화 메모리 셀에 제공하는 전류구동부(250)를 구비한다. 상기 신호발생부(210), 제1 레벨 전류제어부(230) 및 전류구동부(250)는 상술한 본 발명의 제1 실시예에서 설명된 것과 동일 또는 유사하므로 본 발명의 제2 실시예를 명확히 하기 위하여 별도의 설명은 생략된다.
상기 제2 레벨 전류제어부(240a)는 복수 개의 N형 트랜지스터(241, 242, 243, 244)가 직렬로 연결되고, 상기 N형 트랜지스터(241, 242, 243, 244)들의 게이트와 상기 신호발생부(210)에서 발생된 PSET 신호가 공통연결된다. 상기 직렬로 연결된 N형 트랜지스터 중 제1 트랜지스터(241)의 드레인영역과 제1 레벨 전류제어부의 상기 직렬로 연결된 N형 트랜지스터 중 제1 트랜지스터(231)의 드레인영역과 공통연결되고, 상기 직렬로 연결된 N형 트랜지스터 중 제4 트랜지스터(244)의 소오스영역은 그라운드(Vss)와 연결된다. 또한, 상기 직렬로 연결된 N형 트랜지스터 중 제1 트랜지스터(241)의 드레인영역과 복수 개의 N형 액세스 트랜지스터들(246a, 246b … 246c)의 소오스영역과 공통연결된다. 상기 복수 개의 N형 액세스 트랜지스터들(246a, 246b … 246c)의 드레인영역은 전원라인과 각각 연결되고, 게이트는 일정 간격에 따라 순차적으로 입력되는 복수 개의 제어 펄스신호(PA1, PA2 … PAn)와 각각 연결된다.
계속해서 상기 라이트 제어부(220a)의 동작을 설명하면, 상기 신호발생부(210)에서 PRESET 신호가 발생되면, 상기 PRESET 신호와 연결된 복수 개의 N형 트랜지스터들(231, 232, 233, 234)이 턴 온되어 전원라인(Vcc)으로부터 전류가 인가된다. 상기 인가된 전류에 의하여 상기 P형 트랜지스터(252)의 게이트 노드 전압이 일정 레벨로 상승되어 상기 P형 트랜지스터(252)를 턴 온시킴에 의해 제1 레벨의 전류를 발생시키고, 상기 발생된 제1 레벨의 전류를 상변화 메모리 셀에 제공한다.
상기 신호발생부(210)에서 PSET 신호가 발생되면, 상기 PSET 신호와 연결된 복수 개의 N형 트랜지스터들(241, 242, 243, 244)이 턴 온되어 전원라인(Vcc)으로부터 전류가 인가된다. 상기 인가된 전류에 의하여 상기 P형 트랜지스터(252)의 게이트 노드 전압이 일정 레벨로 상승되어 상기 P형 트랜지스터(252)를 턴 온시킴에 의해 제2 레벨의 전류를 발생시키고, 상기 발생된 제2 레벨의 전류를 상변화 메모리 셀에 제공한다. 이어서, 일정 간격에 따라 순차적으로 제어 펄스신호(PA1, PA2 … PAn)가 “H”로 인가되어 상기 제어 펄스신호와 연결된 N형 액세스 트랜지스터(246a, 246b … 245c)를 순차적으로 턴 온시키고, 상기 P형 트랜지스터(252)의 게이트 노드 전압을 상승시켜 제2 레벨의 전류와 비교하여 점차적으로 감소된 전류를 상변화 메모리 셀에 제공한다. 따라서, 상기 제2 레벨의 전류는 일정 시간에 따라 일정 비율로 감소되어 상변화 메모리 셀에 제공된다. 마찬가지로, 상기 제2 레벨의 전류는 상기 제1 레벨의 전류의 80% 정도가 될 수 있고, 상기 제2 레벨의 전류는 상기 제1 레벨의 전류의 50% 정도까지 감소될 수 있다. 또한, 상기 제2 레벨의 전류의 감소는 다양한 디자인 룰에 따라 달라질 수 있으며, 일정 경사를 가지면서 점차적으로 감소될 수 있다.
도 10은 본 발명의 제3 실시예에 따른 라이트 드라이버 회로를 도시한 회로도이고, 도 11은 도 10의 라이트 드라이버 회로의 각 노드 및 인가신호의 동작 타이밍도로서, 상기 도 10 및 도 11을 참조하여 살펴보면 다음과 같다.
도 10을 참조하면, 본 발명의 제3 실시예에 따른 라이트 드라이버 회로는 제1 또는 제2 선택신호를 발생하는 신호발생부(310)와, 상기 제1 선택신호에 응답하여 제1 레벨의 전류를 상변화 메모리 셀에 제공하며, 상기 제2 선택신호에 응답하여 제2 레벨의 전류를 발생시킨 후, 상기 발생된 제2 레벨의 전류를 점차적으로 감소시켜 상변화 메모리 셀에 제공하는 라이트 제어부(320)를 구비한다. 또한, 상기 라이트 제어부(320)는 제1 레벨의 전류를 제어하는 제1 레벨 전류제어부(330)와 제2 레벨의 전류를 제어하는 제2 레벨 전류제어부(340)를 포함하는 전류제어부와, 제1 또는 제2 레벨의 전류를 발생시켜 상변화 메모리 셀에 제공하는 전류구동부(350)를 구비한다. 상기 신호발생부(310), 제1 레벨 전류제어부(330) 및 전류구동부(350)는 상술한 본 발명의 제1 실시예에서 설명된 것과 동일 또는 유사하므로 본 발명의 제3 실시예를 명확히 하기 위하여 별도의 설명은 생략된다.
상기 제2 레벨 전류제어부(340)는 복수 개의 N형 트랜지스터(341, 342, 343, 344)가 직렬로 연결되고, 상기 N형 트랜지스터(341, 342, 343, 344)들의 게이트와 상기 신호발생부(310)에서 발생된 PSET 신호가 공통연결된다. 상기 직렬로 연결된 N형 트랜지스터 중 제1 트랜지스터(341)의 드레인영역과 제1 레벨 전류제어부의 상기 직렬로 연결된 N형 트랜지스터 중 제1 트랜지스터(331)의 드레인영역과 공통연결되고, 상기 직렬로 연결된 N형 트랜지스터 중 제4 트랜지스터(344)의 소오스영역은 그라운드(Vss)와 연결된다. 또한, 상기 직렬로 연결된 N형 트랜지스터 중 제1 트랜지스터(341)의 드레인영역과 복수 개의 P형 액세스 트랜지스터들(346a, 346b, 346c)의 소오스영역과 공통연결된다. 상기 복수 개의 P형 액세스 트랜지스터들(346a, 346b, 346c)의 드레인영역은 전원라인과 각각 연결되고, 게이트는 일정 간격에 따라 순차적으로 입력되는 복수 개의 제어 펄스신호(PB1, PB2, PB3)와 각각 연결된다.
계속해서 상기 라이트 제어부(320)의 동작을 설명하면, 상기 신호발생부(310)에서 PRESET 신호가 발생되면, 상기 PRESET 신호와 연결된 복수 개의 N형 트랜지스터들(331, 332, 333 334)이 턴 온되어 전원라인(Vcc)으로부터 전류가 인가된다. 상기 인가된 전류에 의하여 상기 P형 트랜지스터(352)의 게이트 노드 전압이 일정 레벨로 상승되어 상기 P형 트랜지스터(352)를 턴 온시킴에 의해 제1 레벨의 전류를 발생시키고, 상기 발생된 제1 레벨의 전류를 상변화 메모리 셀에 제공한다.
상기 신호발생부(310)에서 PSET 신호가 발생되면, 상기 PSET 신호와 연결된 복수 개의 N형 트랜지스터들(341, 342, 343, 344)이 턴 온되어 전원라인(Vcc)으로부터 전류가 인가된다. 상기 인가된 전류에 의하여 상기 P형 트랜지스터(352)의 게이트 노드 전압이 일정 레벨로 상승되어 상기 P형 트랜지스터(352)를 턴 온시킴에 의해 제2 레벨의 전류를 발생시키고, 상기 발생된 제2 레벨의 전류를 상변화 메모리 셀에 제공한다. 이어서, 일정 간격에 따라 순차적으로 제어 펄스신호(PB1, PB2, PB3)가 “L”로 인가되어 상기 제어 펄스신호와 연결된 P형 액세스 트랜지스터(345a, 345b, 345c)를 순차적으로 턴 온시키고, 상기 P형 트랜지스터(352)의 게이트 노드 전압을 상승시켜 제2 레벨의 전류와 비교하여 점차적으로 감소된 전류를 상변화 메모리 셀에 제공한다. 따라서, 상기 제2 레벨의 전류는 일정 시간에 따라 일정 비율로 감소되어 상변화 메모리 셀에 제공된다. 마찬가지로, 상기 제2 레벨의 전류는 상기 제1 레벨의 전류의 80% 정도가 될 수 있고, 상기 제2 레벨의 전류는 상기 제1 레벨의 전류의 50% 정도까지 감소될 수 있다. 또한, 상기 제2 레벨의 전류의 감소는 다양한 디자인 룰에 따라 달라질 수 있으며, 일정 경사를 가지면서 점차적으로 감소될 수 있다.
도 11을 참조하면, 본 발명의 제3 실시예에 따른 라이트 드라이버 회로는 라이트 데이터 신호 “1”을 라이트(write) 또는 프로그래밍(programming)하는 경우, 상기 신호발생부(310)에 인가되는 P_RESET 신호와 P_SET 중 P_RESET 신호를 선택하여 PRESET 신호를 발생하고, 상기 발생한 PRESET 신호에 의하여 상기 라이트 제어부(320)에서 제1 레벨의 전류(9)를 발생한다. 라이트 데이터 신호 “0”을 라이트(write) 또는 프로그래밍(programming)하는 경우, 상기 신호발생부(310)에 인가되는 P_RESET 신호와 P_SET 중 P_SET 신호를 선택하여 PSET 신호를 발생하고, 상기 발생한 PSET 신호에 의하여 상기 라이트 제어부(320)에서 제2 레벨의 전류(10)를 발생하고, 일정 간격에 따라 순차적으로 제어 펄스신호(PB1, PB2, PB3)가 “L”로 인가되어 상기 발생한 제2 레벨의 전류를 점차적으로 감소시키는 모습이 보여진다.
이와 같이, 본 발명의 제3 실시예에 의하면, 상변화 메모리 셀의 상태를 결정화시키기 위한 일정 레벨의 전류를 발생시킨 후, 상기 발생된 일정 레벨의 전류을 점차적으로 감소시켜 상기 상변화 메모리 셀에 제공함으로써 상변화 메모리 셀의 결정화 확률을 높이고, 상변화 메모리 소자의 수율을 증가시킬 수 있다.
도 12는 본 발명의 제4 실시예에 따른 라이트 드라이버 회로를 도시한 회로도로서, 도 12를 참조하여 살펴보면 다음과 같다.
도 12를 참조하면, 본 발명의 제4 실시예에 따른 라이트 드라이버 회로는 제1 또는 제2 선택신호를 발생하는 신호발생부(310)와, 상기 제1 선택신호에 응답하여 제1 레벨의 전류를 상변화 메모리 셀에 제공하며, 상기 제2 선택신호에 응답하여 제2 레벨의 전류를 발생시킨 후, 상기 발생된 제2 레벨의 전류를 점차적으로 감소시켜 상변화 메모리 셀에 제공하는 라이트 제어부(320a)를 구비한다. 또한, 상기 라이트 제어부(320a)는 제1 레벨의 전류를 제어하는 제1 레벨 전류제어부(330)와 제2 레벨의 전류를 제어하는 제2 레벨 전류제어부(340a)를 포함하는 전류제어부와, 제1 또는 제2 레벨의 전류를 발생시켜 상변화 메모리 셀에 제공하는 전류구동부(350)를 구비한다. 상기 신호발생부(310), 제1 레벨 전류제어부(330) 및 전류구동부(350)는 상술한 본 발명의 제1 실시예에서 설명된 것과 동일 또는 유사하므로 본 발명의 제4 실시예를 명확히 하기 위하여 별도의 설명은 생략된다.
상기 제2 레벨 전류제어부(340a)는 복수 개의 N형 트랜지스터(341, 342, 343, 344)가 직렬로 연결되고, 상기 N형 트랜지스터(341, 342, 343, 344)들의 게이트와 상기 신호발생부(310)에서 발생된 PSET 신호가 공통연결된다. 상기 직렬로 연결된 N형 트랜지스터 중 제1 트랜지스터(341)의 드레인영역과 제1 레벨 전류제어부의 상기 직렬로 연결된 N형 트랜지스터 중 제1 트랜지스터(331)의 드레인영역과 공통연결되고, 상기 직렬로 연결된 N형 트랜지스터 중 제4 트랜지스터(344)의 소오스영역은 그라운드(Vss)와 연결된다. 또한, 상기 직렬로 연결된 N형 트랜지스터 중 제1 트랜지스터(341)의 드레인영역과 복수 개의 P형 액세스 트랜지스터들(346a, 346b … 346c)의 소오스영역과 공통연결된다. 상기 복수 개의 P형 액세스 트랜지스터들(346a, 346b … 346c)의 드레인영역은 전원라인과 각각 연결되고, 게이트는 일정 간격에 따라 순차적으로 입력되는 복수 개의 제어 펄스신호(PB1, PB2 … PB3)와 각각 연결된다.
계속해서 상기 라이트 제어부(320a)의 동작을 설명하면, 상기 신호발생부(310)에서 PRESET 신호가 발생되면, 상기 PRESET 신호와 연결된 복수 개의 N형 트랜지스터들(331, 332, 333, 334)이 턴 온되어 전원라인(Vcc)으로부터 전류가 인가된다. 상기 인가된 전류에 의하여 상기 P형 트랜지스터(352)의 게이트 노드 전압이 일정 레벨로 상승되어 상기 P형 트랜지스터(352)를 턴 온시킴에 의해 제1 레벨의 전류를 발생시키고, 상기 발생된 제1 레벨의 전류를 상변화 메모리 셀에 제공한다.
상기 신호발생부(310)에서 PSET 신호가 발생되면, 상기 PSET 신호와 연결된 복수 개의 N형 트랜지스터들(341, 342, 343, 344)이 턴 온되어 전원라인(Vcc)으로부터 전류가 인가된다. 상기 인가된 전류에 의하여 상기 P형 트랜지스터(352)의 게이트 노드 전압이 일정 레벨로 상승되어 상기 P형 트랜지스터(352)를 턴 온시킴에 의해 제2 레벨의 전류를 발생시키고, 상기 발생된 제2 레벨의 전류를 상변화 메모리 셀에 제공한다. 이어서, 일정 간격에 따라 순차적으로 제어 펄스신호(PB1, PB2 … PBn)가 “L”로 인가되어 상기 제어 펄스신호와 연결된 N형 액세스 트랜지스터(346a, 346b … 346c)를 순차적으로 턴 온시키고, 상기 P형 트랜지스터(352)의 게이트 노드 전압을 상승시켜 제2 레벨의 전류와 비교하여 점차적으로 감소된 전류를 상변화 메모리 셀에 제공한다. 따라서, 상기 제2 레벨의 전류는 일정 시간에 따라 일정 비율로 감소되어 상변화 메모리 셀에 제공된다. 마찬가지로, 상기 제2 레벨의 전류는 상기 제1 레벨의 전류의 80% 정도가 될 수 있고, 상기 제2 레벨의 전류는 상기 제1 레벨의 전류의 50% 정도까지 감소될 수 있다. 또한, 상기 제2 레벨의 전류의 감소는 다양한 디자인 룰에 따라 달라질 수 있으며, 일정 경사를 가지면서 점차적으로 감소될 수 있다.
도 13은 본 발명의 제5 실시예에 따른 라이트 드라이버 회로를 도시한 회로도이고, 도 14는 도 13의 라이트 드라이버 회로의 각 노드 및 인가신호의 동작 타이밍도로서, 상기 도 13 및 도 14를 참조하여 구체적으로 살펴보면 다음과 같다.
도 13을 참조하면, 본 발명의 제5 실시예에 따른 라이트 드라이버 회로는 제1 또는 제2 선택신호를 발생하는 신호발생부(410)와, 상기 제1 선택신호에 응답하여 제1 레벨의 전류를 상변화 메모리 셀에 제공하며, 상기 제2 선택신호에 응답하여 제2 레벨의 전류를 발생시킨 후, 상기 발생된 제2 레벨의 전류를 점차적으로 감소시켜 상변화 메모리 셀에 제공하는 라이트 제어부(420)를 구비한다. 또한, 상기 라이트 제어부(420)는 제1 레벨의 전류를 제어하는 제1 레벨 전류제어부(430)와 제2 레벨의 전류를 제어하는 제2 레벨 전류제어부(440)를 포함하는 전류제어부와, 제1 또는 제2 레벨의 전류를 발생시켜 상변화 메모리 셀에 제공하는 전류구동부(450)를 구비한다. 상기 신호발생부(410) 및 전류구동부(450)는 상술한 본 발명의 제1 실시예에서 설명된 것과 동일 또는 유사하므로 본 발명의 제5 실시예를 명확히 하기 위하여 별도의 설명은 생략된다.
상기 제1 레벨 전류제어부(430)는 하나의 N형 트랜지스터(431)의 게이트와 상기 신호발생부(410)에서 발생된 PRESET 신호가 연결되고, 상기 N형 트랜지스터의 드레인영역과, P형 액세스 트랜지스터(432)의 소오스영역 및 게이트가 공통연결된다. 또한, 상기 P형 액세스 트랜지스터(432)의 드레인영역은 전원라인(Vcc)과 연결되고, 상기 N형 트랜지스터(431)의 소오스영역은 그라운드(Vss)와 연결된다. 본 실시예에서는 하나의 N형 트랜지스터(431)가 상기 PRESET 신호와 연결되어 있으나, 다양한 디자인 룰에 따라 복수 개의 N형 트랜지스터가 연결될 수 있다.
상기 제2 레벨 전류제어부(440)는 복수 개의 N형 트랜지스터(441, 442, 443, 444)가 병렬로 연결되고, 상기 N형 트랜지스터(441, 442, 443, 444)들의 게이트와 상기 신호발생부(410)에서 발생된 PSET 신호가 공통연결된다. 상기 병렬로 연결된 N형 트랜지스터들 중 제1, 제2 및 제3 트랜지스터(441, 442, 443)의 각 소오스영역은 또 다른 N형 트랜지스터들(445a, 445b, 445c)의 드레인영역과 각각 연결되고, 상기 N형 트랜지스터들(445a, 445b, 445c)의 소오스영역은 그라운드와 연결되며, 상기 N형 트랜지스터들(445a, 445b, 445c)의 게이트는 일정 간격에 따라 순차적으로 입력되는 제어 펄스신호(PC1, PC2, PC3)와 각각 연결된다. 또한, 상기 병렬로 연결된 N형 트랜지스터들(441, 442, 443, 444)의 드레인영역과 상기 P형 액세스 트랜지스터(432)의 소오스영역 및 게이트가 공통연결되며, 상기 병렬로 연결된 N형 트랜지스터들 중 제4 트랜지스터(444)는 그라운드와 연결된다.
계속해서 상기 라이트 제어부(420)의 동작을 설명하면, 상기 신호발생부(410)에서 PRESET 신호가 발생되면, 상기 PRESET 신호와 연결된 N형 트랜지스터(431)가 턴 온되어 전원라인(Vcc)으로부터 전류가 인가된다. 상기 인가된 전류에 의하여 상기 P형 트랜지스터(452)의 게이트 노드 전압이 일정 레벨로 상승되어 상기 P형 트랜지스터(452)를 턴 온시킴에 의해 제1 레벨의 전류를 발생시키고, 상기 발생된 제1 레벨의 전류를 상변화 메모리 셀에 제공한다.
상기 신호발생부(410)에서 PSET 신호가 발생되면, 상기 PSET 신호와 연결된 복수 개의 N형 트랜지스터들(441, 442, 443, 444)이 턴 온되어 전원라인(Vcc)으로부터 전류가 인가된다. 상기 인가된 전류에 의하여 상기 P형 트랜지스터(452)의 게이트 노드 전압이 일정 레벨로 상승되어 상기 P형 트랜지스터(452)를 턴 온시킴에 의해 제2 레벨의 전류를 발생시키고, 상기 발생된 제2 레벨의 전류를 상변화 메모리 셀에 제공한다. 이어서, 일정 간격에 따라 순차적으로 제어 펄스신호(PC1, PC2, PC3)가 “H”에서 “L”로 인가되어 상기 제어 펄스신호와 연결된 N형 트랜지스터(445a, 445b, 445c)를 순차적으로 턴 온시키고, 상기 P형 트랜지스터(452)의 게이트 노드 전압을 상승시켜 제2 레벨의 전류와 비교하여 점차적으로 감소된 전류를 상변화 메모리 셀에 제공한다. 따라서, 상기 제2 레벨의 전류는 일정 시간에 따라 일정 비율로 감소되어 상변화 메모리 셀에 제공된다. 마찬가지로, 상기 제2 레벨의 전류는 상기 제1 레벨의 전류의 80% 정도가 될 수 있고, 상기 제2 레벨의 전류는 상기 제1 레벨의 전류의 50% 정도까지 감소될 수 있다. 또한, 상기 제2 레벨의 전류의 감소는 다양한 디자인 룰에 따라 달라질 수 있으며, 일정 경사를 가지면서 점차적으로 감소될 수 있다.
도 14를 참조하면, 본 발명의 제5 실시예에 따른 라이트 드라이버 회로는 라이트 데이터 신호 “1”을 라이트(write) 또는 프로그래밍(programming)하는 경우, 상기 신호발생부(410)에 인가되는 P_RESET 신호와 P_SET 중 P_RESET 신호를 선택하여 PRESET 신호를 발생하고, 상기 발생한 PRESET 신호에 의하여 상기 라이트 제어부(420)에서 제1 레벨의 전류(11)를 발생한다. 라이트 데이터 신호 “0”을 라이트(write) 또는 프로그래밍(programming)하는 경우, 상기 신호발생부(410)에 인가되는 P_RESET 신호와 P_SET 중 P_SET 신호를 선택하여 PSET 신호를 발생하고, 상기 발생한 PSET 신호에 의하여 상기 라이트 제어부(420)에서 제2 레벨의 전류(12)를 발생하고, 일정 간격에 따라 순차적으로 제어 펄스신호(PC1, PC2, PC3)가 “H”에서 “L”로 인가되어 상기 발생한 제2 레벨의 전류를 점차적으로 감소시키는 모습이 보여진다.
이와 같이, 본 발명의 제5 실시예의 경우에도, 상변화 메모리 셀의 상태를 결정화시키기 위한 일정 레벨의 전류를 발생시킨 후, 상기 발생된 일정 레벨의 전류을 점차적으로 감소시켜 상기 상변화 메모리 셀에 제공함으로써 상변화 메모리 셀의 결정화 확률을 높이고, 상변화 메모리 소자의 수율을 증가시킬 수 있다.
도 15는 본 발명의 제6 실시예에 따른 라이트 드라이버 회로를 도시한 회로도로서, 도 15를 참조하여 살펴보면 다음과 같다.
도 15를 참조하면, 본 발명의 제6 실시예에 따른 라이트 드라이버 회로는 제1 또는 제2 선택신호를 발생하는 신호발생부(410)와, 상기 제1 선택신호에 응답하여 제1 레벨의 전류를 상변화 메모리 셀에 제공하며, 상기 제2 선택신호에 응답하여 제2 레벨의 전류를 발생시킨 후, 상기 발생된 제2 레벨의 전류를 점차적으로 감소시켜 상변화 메모리 셀에 제공하는 라이트 제어부(420a)를 구비한다. 또한, 상기 라이트 제어부(420a)는 제1 레벨의 전류를 제어하는 제1 레벨 전류제어부(430)와 제2 레벨의 전류를 제어하는 제2 레벨 전류제어부(440a)를 포함하는 전류제어부와, 제1 또는 제2 레벨의 전류를 발생시켜 상변화 메모리 셀에 제공하는 전류구동부(450)를 구비한다. 상기 신호발생부(410) 및 전류구동부(450)는 상술한 본 발명의 제1 실시예에서 설명된 것과 동일 또는 유사하고, 상기 제1 레벨 전류제어부(430)는 상술한 본 발명의 제5 실시예와 동일 또는 유사하므로 본 발명의 제6 실시예를 명확히 하기 위하여 별도의 설명은 생략된다.
상기 제2 레벨 전류제어부(440a)는 복수 개의 N형 트랜지스터(441, 442, 443 … 444)가 병렬로 연결되고, 상기 N형 트랜지스터(441, 442, 443 … 444)들의 게이트와 상기 신호발생부(410)에서 발생된 PSET 신호가 공통연결된다. 상기 병렬로 연결된 N형 트랜지스터들 중 제1, 제2 및 제n-1 트랜지스터(441, 442 … 443)의 각 소오스영역은 또 다른 N형 트랜지스터들(445a, 445b … 445c)의 드레인영역과 각각 연결되고, 상기 N형 트랜지스터들(445a, 445b … 445c)의 소오스영역은 그라운드와 연결되며, 상기 N형 트랜지스터들(445a, 445b … 445c)의 게이트는 일정 간격에 따라 순차적으로 입력되는 제어 펄스신호(PC1, PC2 … PCn)와 각각 연결된다. 또한, 상기 병렬로 연결된 N형 트랜지스터들(441, 442, 443 … 444)의 드레인영역과 상기 P형 액세스 트랜지스터(432)의 소오스영역 및 게이트가 공통연결되며, 상기 병렬로 연결된 N형 트랜지스터들 중 제n 트랜지스터(444)는 그라운드와 연결된다.
계속해서 상기 라이트 제어부(420a)의 동작을 설명하면, 상기 신호발생부(410)에서 PRESET 신호가 발생되면, 상기 PRESET 신호와 연결된 N형 트랜지스터(431)가 턴 온되어 전원라인(Vcc)으로부터 전류가 인가된다. 상기 인가된 전류에 의하여 상기 P형 트랜지스터(452)의 게이트 노드 전압이 일정 레벨로 상승되어 상기 P형 트랜지스터(452)를 턴 온시킴에 의해 제1 레벨의 전류를 발생시키고, 상기 발생된 제1 레벨의 전류를 상변화 메모리 셀에 제공한다.
상기 신호발생부(410)에서 PSET 신호가 발생되면, 상기 PSET 신호와 연결된 복수 개의 N형 트랜지스터들(441, 442, 443 … 444)이 턴 온되어 전원라인(Vcc)으로부터 전류가 인가된다. 상기 인가된 전류에 의하여 상기 P형 트랜지스터(452)의 게이트 노드 전압이 일정 레벨로 상승되어 상기 P형 트랜지스터(452)를 턴 온시킴에 의해 제2 레벨의 전류를 발생시키고, 상기 발생된 제2 레벨의 전류를 상변화 메모리 셀에 제공한다. 이어서, 일정 간격에 따라 순차적으로 제어 펄스신호(PC1, PC2, PC3)가 “H”에서 “L”로 인가되어 상기 제어 펄스신호와 연결된 N형 트랜지스터(445a, 445b … 445c)를 순차적으로 턴 온시키고, 상기 P형 트랜지스터(452)의 게이트 노드 전압을 상승시켜 제2 레벨의 전류와 비교하여 점차적으로 감소된 전류를 상변화 메모리 셀에 제공한다. 따라서, 상기 제2 레벨의 전류는 일정 시간에 따라 일정 비율로 감소되어 상변화 메모리 셀에 제공된다. 마찬가지로, 상기 제2 레벨의 전류는 상기 제1 레벨의 전류의 80% 정도가 될 수 있고, 상기 제2 레벨의 전류는 상기 제1 레벨의 전류의 50% 정도까지 감소될 수 있다. 또한, 상기 제2 레벨의 전류의 감소는 다양한 디자인 룰에 따라 달라질 수 있으며, 일정 경사를 가지면서 점차적으로 감소될 수 있다.
본 발명의 실시예에 따른 상변화 메모리 소자에서의 라이트 드라이버 회로는상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이, 본 발명은 상변화 메모리 셀의 상태를 결정화시키기 위한 일정 레벨의 전류를 발생시킨 후, 상기 발생된 전류를 점차적으로 감소시키는 효과를 갖는다.
본 발명의 또 다른 목적은 발생된 일정 레벨의 전류를 점차적으로 감소시켜 상기 상변화 메모리 셀에 제공함으로써 상변화 메모리 셀의 결정화 확률을 높이고, 상변화 메모리 소자의 수율을 증가시키는 효과를 갖는다.
도 1은 상변화 메모리 소자 단위 셀을 구성하는 가변저항체 내부의 상변화막 변화를 도시한 개략도
도 2는 상변화 메모리 소자 단위 셀의 등가회로도
도 3은 시간과 온도에 따른 상변화막의 변화를 도시한 그래프
도 4는 종래의 기술에 따른 라이트 동작을 수행하기 위하여 상변화 메모리 소자 셀에 인가되는 리셋 및 셋 전류를 도시한 그래프
도 5는 본 발명의 실시예에 따른 라이트 드라이버 회로의 동작을 설명하기 위하여 도시한 블록도
도 6은 본 발명의 실시예에 따른 라이트 동작을 수행하기 위하여 상변화 메모리 소자 셀에 인가되는 제1 및 제2 레벨의 전류를 도시한 그래프
도 7은 본 발명의 제1실시예에 따른 라이트 드라이버 회로를 도시한 회로도
도 8은 도 7의 라이트 드라이버 회로의 각 노드 및 인가신호의 동작 타이밍도
도 9는 본 발명의 제2실시예에 따른 라이트 드라이버 회로를 도시한 회로도
도 10은 본 발명의 제3실시예에 따른 라이트 드라이버 회로를 도시한 회로도
도 11은 도 10의 라이트 드라이버 회로의 각 노드 및 인가신호의 동작 타이밍도
도 12는 본 발명의 제4실시예에 따른 라이트 드라이버 회로를 도시한 회로도
도 13은 본 발명의 제5실시예에 따른 라이트 드라이버 회로를 도시한 회로도
도 14는 도 13의 라이트 드라이버 회로의 각 노드 및 인가신호의 동작 타이밍도
도 15는 본 발명의 제6실시예에 따른 라이트 드라이버 회로를 도시한 회로도
<도면의 주요부분들에 대한 참조 부호들의 설명>
200 : 라이트 드라이버 회로 210 : 신호발생부
212 : 패스 게이트 214 : 인버터
220 : 라이트 제어부 230 : 제1 레벨 전류제어부
235 : P형 액세스 트랜지스터 240 : 제2 레벨 전류제어부
245 : N형 액세스 트랜지스터 250 : 전류구동부

Claims (11)

  1. 메모리 셀에 전류를 인가하여 셀 소자의 결정 상태를 변화시킴에 의해 라이트 동작을 수행하는 상변화 메모리 소자에서의 라이트 드라이버 회로에 있어서:
    라이트 데이터의 논리 상태에 응답하여 상기 셀 소자의 결정 상태를 변화시키기 위한 제1 또는 제2 선택신호를 발생하는 신호발생부와;
    상기 제1 선택신호에 응답하여 제1 레벨의 전류를 상기 셀 소자에 제공하며, 상기 제2 선택신호에 응답하여 제2 레벨의 전류를 발생시킨 후, 상기 발생된 제2 레벨의 전류를 점차적으로 감소시켜 상기 셀 소자에 제공하는 라이트 제어부를 구비함을 특징으로 하는 상변화 메모리 소자에서의 라이트 드라이버 회로.
  2. 제 1항에 있어서,
    상기 신호발생부는 제1 논리 상태의 라이트 데이터에 응답하여 상기 메모리 셀을 비정질화시키기 위한 라이트 선택신호를 발생하는 것을 특징으로 하는 상변화 메모리 소자에서의 라이트 드라이버 회로.
  3. 제 1항에 있어서,
    상기 신호발생부는 제2 논리 상태의 라이트 데이터에 응답하여 상기 메모리 셀을 결정화시키기 위한 라이트 선택신호를 발생하는 것을 특징으로 하는 상변화 메모리 소자에서의 라이트 드라이버 회로.
  4. 제 2항 또는 제 3항에 있어서,
    상기 제1 논리 상태가 “1”인 경우 상기 제2 논리 상태는 “0”이 되고, 상기 제1 논리 상태가 “0”인 경우 상기 제2 논리 상태는 “1”이 됨을 특징으로 하는 상변화 메모리 소자에서의 라이트 드라이버 회로.
  5. 제 1항에 있어서,
    상기 제2 레벨의 전류는 상기 제1 레벨의 전류의 80% 정도임을 특징으로 하는 상변화 메모리 소자에서의 라이트 드라이버 회로.
  6. 제 1항에 있어서,
    상기 제2 레벨의 전류 감소는 상기 제1 레벨의 전류의 50% 정도까지 점차적으로 감소됨을 특징으로 하는 상변화 메모리 소자에서의 라이트 드라이버 회로.
  7. 제 1항에 있어서,
    상기 제2 레벨의 전류의 감소는 일정 시간에 따라 일정 비율로 감소됨을 특징으로 하는 상변화 메모리 소자에서의 라이트 드라이버 회로.
  8. 라이트 데이터의 논리 상태에 응답하여 상기 셀 소자의 결정 상태를 변화시키기 위한 제1 또는 제2 선택신호를 발생하는 신호발생부와;
    상기 제1 선택신호에 응답하여 제1 레벨의 게이트 노드 전압을 유지시키고, 상기 제2 선택신호에 응답하여 제2 레벨의 게이트 노드 전압을 점차적으로 상승시키는 전류제어부와;
    상기 전류제어부에서 공급되는 노드 전압에 응답하여 전류를 생성하는 전류구동부를 구비함을 특징으로 하는 상변화 메모리 소자에서의 라이트 드라이버 회로.
  9. 상변화 메모리 소자에서의 상변화를 행하는 방법에 있어서:
    라이트 동작모드의 초기에 상변화 전류를 발생시키는 초기 발생단계와;
    상기 초기에 발생된 상변화 전류를 점차적으로 감소시켜 상기 상변화 메모리의 셀에 제공하는 감소 제공단계를 포함함을 특징으로 하는 상변화 메모리 소자에서의 상변화 방법.
  10. 제 9항에 있어서,
    상기 초기에 발생된 상변화 전류의 감소는 일정 시간에 따라 일정 비율로 감소됨을 특징으로 하는 상변화 메모리 소자에서의 상변화 방법.
  11. 제 9항에 있어서,
    상기 발생된 상변화 전류는 상기 상변화 메모리의 셀 상태를 결정화시키기 위하여 상기 상변화 메모리의 셀에 제공됨을 특징으로 하는 상변화 메모리 소자에서의 상변화 방법.
KR1020030080008A 2003-11-13 2003-11-13 상변화 메모리 소자에서의 라이트 드라이버 회로 및 그에따른 상변화 방법. KR20050046041A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030080008A KR20050046041A (ko) 2003-11-13 2003-11-13 상변화 메모리 소자에서의 라이트 드라이버 회로 및 그에따른 상변화 방법.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030080008A KR20050046041A (ko) 2003-11-13 2003-11-13 상변화 메모리 소자에서의 라이트 드라이버 회로 및 그에따른 상변화 방법.

Publications (1)

Publication Number Publication Date
KR20050046041A true KR20050046041A (ko) 2005-05-18

Family

ID=37245488

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030080008A KR20050046041A (ko) 2003-11-13 2003-11-13 상변화 메모리 소자에서의 라이트 드라이버 회로 및 그에따른 상변화 방법.

Country Status (1)

Country Link
KR (1) KR20050046041A (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100735525B1 (ko) * 2006-01-04 2007-07-04 삼성전자주식회사 상변화 메모리 장치
KR100827703B1 (ko) * 2006-12-14 2008-05-07 삼성전자주식회사 상변화메모리 장치의 테스트 방법
KR100895400B1 (ko) * 2007-12-03 2009-05-06 주식회사 하이닉스반도체 상 변화 메모리 장치
KR100907018B1 (ko) * 2008-01-22 2009-07-08 주식회사 하이닉스반도체 라이트 제어 회로를 포함하는 반도체 집적 회로
WO2009120275A3 (en) * 2008-03-26 2009-12-23 Micron Technology, Inc. Phase change memory
US7672156B2 (en) 2006-09-11 2010-03-02 Samsung Electronics Co., Ltd. Phase change random access memory device
US8111545B2 (en) 2006-09-26 2012-02-07 Samsung Electronics Co., Ltd. Phase-change memory device and firing method for the same

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100735525B1 (ko) * 2006-01-04 2007-07-04 삼성전자주식회사 상변화 메모리 장치
US7986551B2 (en) 2006-09-11 2011-07-26 Samsung Electronics Co., Ltd. Phase change random access memory device
US7672156B2 (en) 2006-09-11 2010-03-02 Samsung Electronics Co., Ltd. Phase change random access memory device
US8248844B2 (en) 2006-09-26 2012-08-21 Samsung Electronics Co., Ltd. Phase-change memory device
US8111545B2 (en) 2006-09-26 2012-02-07 Samsung Electronics Co., Ltd. Phase-change memory device and firing method for the same
KR100827703B1 (ko) * 2006-12-14 2008-05-07 삼성전자주식회사 상변화메모리 장치의 테스트 방법
KR100895400B1 (ko) * 2007-12-03 2009-05-06 주식회사 하이닉스반도체 상 변화 메모리 장치
KR100907018B1 (ko) * 2008-01-22 2009-07-08 주식회사 하이닉스반도체 라이트 제어 회로를 포함하는 반도체 집적 회로
US7848162B2 (en) 2008-01-22 2010-12-07 Hynix Semiconductor Inc. Semiconductor integrated circuit having write controlling circuit
CN101978427A (zh) * 2008-03-26 2011-02-16 美光科技公司 相变存储器
US7729163B2 (en) 2008-03-26 2010-06-01 Micron Technology, Inc. Phase change memory
US8233318B2 (en) 2008-03-26 2012-07-31 Micron Technology, Inc. Phase change memory
WO2009120275A3 (en) * 2008-03-26 2009-12-23 Micron Technology, Inc. Phase change memory
TWI423263B (zh) * 2008-03-26 2014-01-11 Micron Technology Inc 相變化記憶體

Similar Documents

Publication Publication Date Title
KR101126846B1 (ko) 반도체 기억 장치 및 반도체 장치
KR100541816B1 (ko) 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법
JP4718134B2 (ja) 相変化メモリ装置におけるライトドライバ回路及びライト電流の印加方法
US7215592B2 (en) Memory device with reduced word line resistance
US7436693B2 (en) Phase-change semiconductor memory device and method of programming the same
US7471553B2 (en) Phase change memory device and program method thereof
US7511993B2 (en) Phase change memory device and related programming method
US7864619B2 (en) Write driver circuit for phase-change memory, memory including the same, and associated methods
JP2006318635A (ja) 相変化メモリ装置の駆動方法及び相変化メモリ装置
US20170092355A1 (en) Semiconductor storage device
TWM480148U (zh) 相變記憶體再新技術
US8374024B2 (en) System for handling data in a semiconductor memory apparatus
US8395934B2 (en) Phase-change memory device
KR20050046041A (ko) 상변화 메모리 소자에서의 라이트 드라이버 회로 및 그에따른 상변화 방법.
US7317655B2 (en) Memory cell array biasing method and a semiconductor memory device
US8134858B2 (en) Semiconductor device for supplying stable voltage to control electrode of transistor
US7710767B2 (en) Memory cell array biasing method and a semiconductor memory device
KR100895400B1 (ko) 상 변화 메모리 장치
KR100934852B1 (ko) 상 변화 메모리 장치
KR100560657B1 (ko) 상변환 기억소자의 셀 어레이 및 그 동작 방법
KR100919583B1 (ko) 상 변화 메모리 장치
KR20130015925A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination