KR100907018B1 - 라이트 제어 회로를 포함하는 반도체 집적 회로 - Google Patents

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Abstract

라이트 제어 회로를 포함하는 반도체 집적 회로를 개시한다. 개시된 본 발명의 반도체 집적 회로는, 테스트 모드의 신호 레벨에 따라, 라이트시 활성화되는 내부 라이트 활성화 신호에 응답하여 내부적으로 생성된 고정 펄스 또는 외부에서 인가된 가변 펄스를 선택적으로 제공함으로써, 이들 펄스에 응답하여 내부 메모리 셀을 구동시키는 전류 펄스인 내부 라이트 펄스의 펄스폭을 제어하는 라이트 제어 회로를 포함한다.
라이트, 펄스폭, 가변, 테스트 모드

Description

라이트 제어 회로를 포함하는 반도체 집적 회로{Semiconductor Integrated Circuit With Write Controlling Circuit}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로는 라이트 제어 회로를 포함하는 반도체 집적 회로에 관한 것이다.
일반적으로, 반도체 집적 회로의 고성능화 및 저전력화 추세에 맞추어, 대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 상 변환(phase change) 물질을 이용한 PRAM(Phase change Random Access Memory)을 개발하고 있다. PRAM은 온도 변화에 따라 상(phase)이 변환됨으로 인하여 저항이 변화하는 GexSbyTez(이하'GST')와 같은 물질을 이용하여 데이터를 저장하는 비휘발성 메모리(non-volatile memory) 소자이다.
보다 구체적으로, PRAM의 단위 메모리 셀은 가변 저항체(GST)의 비저항 차이를 이용하여 두 물리적 상태들 중의 하나로 셋팅하는 것에 의해, 메모리 셀 내에 데이터가 저장될 수 있다. 즉, 가변 저항체(GST)의 저항이 높은 저항 상태이면 ‘1’의 값을 나타내고, 낮은 저항 상태이면 ‘0’의 값을 나타내어 디지털 정보를 기 입할 수 있다. 이러한 PRAM의 가변 저항체(GST)의 가역적인 상변화는 외부에서 인가한 전기적 펄스(electrical pulse)의 전압과 시간을 조절하는 것으로 가능하다. 그리하여, 가변 저항체(GST)의 전기적 저항 상태가 인위적으로 제어되어 데이터를 저장할 수 있다. 한편, 고집적된 PRAM 셀 어레이의 상을 변화시키려면 라이트시 적절한 전압과 적절한 시간동안 활성화되는 펄스가 요구된다.
본 발명의 기술적 과제는 라이트시 상변이를 제어하는 고정 펄스 외에 가변 펄스를 수신하여 서로 다른 펄스폭을 갖는 내부 라이트 펄스를 제공하는 라이트 제어 회로를 포함하는 반도체 집적 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 집적 회로는, 테스트 모드의 신호 레벨에 따라, 라이트시 활성화되는 내부 라이트 활성화 신호에 응답하여 내부적으로 생성된 고정 펄스 또는 외부에서 인가된 가변 펄스를 선택적으로 제공함으로써, 이들 펄스에 응답하여 내부 메모리 셀을 구동시키는 전류 펄스인 내부 라이트 펄스의 펄스폭을 제어하는 라이트 제어 회로를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 라이트시, 내부에서 생성되는 펄스 또는 외부에서 인가되는 펄스가 테스트 모드의 신호 레벨에 따라 선택적으로 제공되어 이들 펄스의 활성화 구간 동안 내부 메모리 셀을 구동시키는 전류가 공급되도록 내부 라이트 펄스가 활성화되는 라이트 제어 회로를 포함한다.
본 발명의 일 실시예에 따르면 고정된 펄스 외에 외부에서 펄스를 인가함으로써, 라이트시 필요한 내부 라이트 펄스의 펄스폭을 가변시킴으로써 적절히 제어할 수 있다. 즉, 라이트시 충분한 펄스폭을 갖는 펄스가 요구되면 소정 펄스폭의 내부 라이트 펄스보다 긴 활성화 구간을 갖는 가변 펄스를 외부에서 인가한다. 또는, 라이트시 필요 이상 긴 펄스폭을 갖는 신호가 인가되면, 전류 소모를 방지하도록 소정 펄스폭보다 짧은 활성화 구간을 갖는 가변 펄스를 외부에서 인가한다. 간단한 스위칭부를 구비하여 이를 테스트 모드 신호에 따라 선택적으로 제공함으로써 라이트시 필요한 내부 라이트 펄스의 펄스폭을 제어할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 집적 회로에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 라이트 제어 회로(10)를 포함하는 반도체 집적 회로(1)의 개념적인 블록도이다.
도 1을 참조하면, 반도체 집적 회로(1)는 라이트 제어 회로(10)를 포함한다.
라이트 제어 회로(10)는 스위칭부(300)를 포함한다.
스위칭부(300)는 테스트 모드 신호(TM)에 응답하여 내부 라이트 활성화 신호(WTEN) 또는 외부 라이트 활성화 신호(EXWTEN)에 따른 신호의 경로를 선택적으로 스위칭한다.
그리하여, 라이트 제어 회로(10)는 테스트 모드 신호(TM)에 따라, 내부 라이트 활성화 신호(WTEN) 및 외부 라이트 활성화 신호(EXWTE)에 응답함으로써 서로 다른 펄스폭을 갖는 내부 라이트 펄스 (IWTP)를 제공할 수 있다. 이에 대한 자세한 설명은 도 2에서 설명하기로 한다.
도 2는 도 1에 따른 라이트 제어 회로(10)의 상세한 블록도이다.
도 2를 참조하면, 라이트 제어 회로(10)는 펄스 생성부(100), 입력 버퍼부(200), 스위칭부(300) 및 전류 구동부(400)를 포함한다.
펄스 생성부(100)는 내부 라이트 활성화 신호(WTEN)에 응답하여 제 1 펄스(WTP1)를 생성한다. 내부 라이트 활성화 신호(WTEN)는 라이트 명령이 활성화되면, 라이트계 회로들을 구동하도록 소정 시간동안 활성화되는 신호로 예시한다. 즉, 내부 라이트 활성화 신호(WTEN)는 외부의 라이트 명령에 의해 반도체 집적 회로의 내부에서 생성되는 내부 신호이다. 이러한 내부 라이트 활성화 신호(WTEN)에 응답하여 펄스 생성부(100)에서는 소정 펄스폭을 갖는 제 1 펄스(WTP1)를 생성한다.
입력 버퍼부(200)는 외부 라이트 활성화 신호(EXWTEN)에 응답하여 제 2 펄스(WTP2)를 제공한다. 외부 라이트 활성화 신호(EXWTEN)는 외부에서 인가시키는 라이트계 활성화 신호로서, 제 1 펄스(WTP1)에 비해 가변적인 펄스폭을 갖는 신호로서 예시한다. 즉, 외부 라이트 활성화 신호(EXWTEN)는 외부의 라이트 명령시, 외부에서 가변적인 펄스폭을 갖는 신호를 직접 패드(미도시)에 인가하는 신호로서 예시한다. 그리하여, 입력 버퍼부(200)는 패드(미도시)로부터 인가되는 외부 라이트 활성화 신호(EXWTEN)를 버퍼링하여 내부 신호인 제 2 펄스(WTP2)를 제공한다.
본 발명의 일 실시예에 따른 스위칭부(300)는 전술한 바와 같이, 테스트 모드 신호(TM)에 응답하여 제 1 펄스(WTP1) 또는 제 2 펄스(WTP2)를 선택적으로 제공한다. 보다 구체적으로, 테스트 모드 신호(TM)의 신호 레벨에 따라 제 1 펄스(WTP1) 또는 제 2 펄스(WTP2)를 선택적으로 제공할 수 있다.
전류 구동부(400)는 스위칭부(300)로부터 수신된 활성화 신호(EN)의 펄스폭에 따라 내부 메모리 셀(미도시)에 상변이를 유도하는 라이트 펄스 신호(IWTP)를 생성한다. 즉, 전류 구동부(400)는 활성화 신호(EN)의 펄스폭에 따라 라이트 펄스 신호(IWTP)의 활성화 구간의 폭이 다르게 제어되어 내부 메모리 셀(미도시)에 구동되는 전류의 양을 제어할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
도 3은 도 2에 따른 펄스 생성부(100)의 회로도이다.
도 3을 참조하면, 펄스 생성부(100)는 지연부(110), 제 1 내지 제 2 인버터(IV1, IV2) 및 낸드 게이트(ND)를 포함한다.
펄스 생성부(100)는 내부 라이트 활성화 신호(WTEN)를 수신하여 소정 펄스폭을 갖는 제 1 펄스(WTP1)를 생성한다. 펄스 생성부(100)는 통상의 펄스 생성기이므로, 당업자라면 주지하는 회로부이므로 이에 대한 구성 설명 및 동작 설명은 생략하기로 한다. 다만, 펄스 생성부(100)는 내부 라이트 활성화 신호(WTEN)가 활성화되면 지연부(110)의 복수의 지연 소자의 지연 시간에 따라 소정 길이의 펄스폭을 갖는 제 1 펄스(WTP1)를 생성할 수 있다. 이때, 지연부(110)는 라이트 시 내부 메모리 셀(미도시)의 상을 변화시킬 수 있는 소정 시간을 만족하는 시간으로 설계하도록 한다. 따라서, 제 1 펄스(WTP1)는 지연부(110)에서 이미 지연량이 결정된 고정 펄스폭을 갖는 신호이다.
도 4는 도 2에 따른 스위칭부(300)의 회로도이다.
도 4를 참조하면, 스위칭부(300)는 제 1 전송부(310) 및 제 2 전송부(320)를 포함한다.
제 1 전송부(310)는 테스트 모드 신호(TM)에 응답하여 턴온되면 제 1 펄스(WTP1)를 제공한다. 제 1 전송부(310)는 제 1 패스 게이트(TR1)를 포함한다. 제 1 패스 게이트(TR1)는 테스트 모드 신호(TM)의 로우 레벨에 응답하여 턴온된다.
제 2 전송부(320)는 테스트 모드 신호(TM)에 응답하여 턴온되면 제 2 펄스(WTP2)를 제공한다. 제 2 전송부(320)는 제 2 패스 게이트(TR2)를 포함한다. 제 2 패스 게이트(TR2)는 테스트 모드 신호(TM)의 하이 레벨에 응답하여 턴온된다.
우선, 테스트 모드 신호(TM)가 비활성화된 경우의 스위칭부(300)의 동작을 설명하기로 한다. 테스트 모드 신호(TM)가 비활성화되면 로우 레벨이므로, 제 1 패스 게이트(TR1)가 턴온되어 제 1 펄스(WTP1)가 활성화 신호(EN)로서 제공된다.
반면, 테스트 모드 신호(TM)가 활성화되면 하이 레벨이므로 제 2 패스 게이트(TR2)가 턴온되어 제 2 펄스(WTP2)가 활성화 신호(EN)로서 제공된다.
이미 전술한 바와 같이, 제 1 펄스(WTP1)는 내부 라이트 활성화 신호(WTEN)에 응답하여 소정 길이 펄스폭을 갖는 신호이며, 이 신호는 설계된(designed) 지연부(110)의 지연량에 따라 고정된 길이를 갖는다. 하지만, 제 2 펄스(WTP2)는 외부에서 인가하는 신호이므로 설계자의 의도에 따라 가변적인 펄스폭을 가질 수 있다. 따라서, 테스트 모드 신호(TM)의 레벨에 따라 서로 다른 펄스폭을 갖는 활성화 신호(EN)가 제공될 수 있다.
도 5는 도 2에 따른 전류 구동부(400)의 회로도이다.
도 5를 참조하면, 전류 구동부(400)는 제어부(410) 및 구동부(420)를 포함한다. 전류 구동부(400)는 활성화 신호(EN)에 응답하여 내부 라이트 펄스 (IWTP)를 생성한다. 바꾸어 말하면, 전류 구동부(400)는 활성화 신호(EN)가 활성화되는 동안 내부 메모리 셀(미도시)에 전류를 공급하도록 내부 라이트 펄스 (IWTP)를 활성화시킨다.
보다 구체적으로, 제어부(410)는 제 1 PMOS 트랜지스터(P1), 인버터(INV) 및 제 2 NMOS 트랜지스터(N2)를 포함한다. 제어부(410)는 비활성화된 활성화 신호(EN)를 수신하면 비활성화된 내부 라이트 펄스 (IWTP)를 제공한다.
제 1PMOS 트랜지스터(P1)는 활성화 신호(EN)를 수신하는 게이트, 외부 전압(VDD)과 연결된 소스 및 노드 a와 연결된 드레인을 포함한다. 제 2 NMOS 트랜지스터(N2)는 인버터(INV)에 의해 반전된 활성화 신호(EN)를 수신하는 게이트, 내부 라이트 펄스 (IWTP)를 출력시키는 출력 노드와 연결된 드레인 및 접지 전압(VSS)과 연결된 소스를 포함한다.
구동부(420)는 제 1 NMOS 트랜지스터(N1), 제 2 내지 제 3 PMOS 트랜지스터(P2-P3)를 포함한다.
우선, 제 1 NMOS 트랜지스터(N1)는 활성화 신호(EN)를 수신하는 게이트, 노드 a 와 연결된 드레인, 접지 전압(VSS)과 연결된 소스를 포함한다. 제 1 NMOS 트랜지스터(N1)는 활성화 신호(EN)가 활성화되는 구간동안 활성화되어 노드 a의 신호를 싱크시킨다(sinking).
제 2 PMOS 트랜지스터(P2)와 제 3 PMOS 트랜지스터(P3)는 서로 커런트 미러 타입(mirror type)으로 연결된다. 제 2 PMOS 트랜지스터(P2)와 제 3 PMOS 트랜지스터(P3)는 공통 노드 b와 연결된 게이트, 외부 전압(VDD)과 공통으로 연결된 소스를 포함한다. 한편, 제 2 PMOS 트랜지스터(P2)의 드레인은 노드 a와 연결되고, 제 3 PMOS 트랜지스터(P3)의 드레인은 출력 노드와 연결된다.
특히, 전류 구동부(400)의 제 1 NMOS 트랜지스터(N1)와 제 3 PMOS 트랜지스터(P3)는 전류를 구동시키는 트랜지스터로서, 이들 트랜지스터의 사이즈 비로써 전류 구동량을 결정할 수 있다. 예컨대, 제 1 NMOS 트랜지스터(N1)의 사이즈를 기준으로 제 3 PMOS 트랜지스터(P3)의 사이즈를 변화시킴으로써 전류 구동량을 증가시키거나 감소시킬 수 있다.
다음으로 전류 구동부(400)의 동작을 설명하기로 한다.
비활성화된 로우 레벨의 활성화 신호(EN)를 수신되면 제 1 PMOS 트랜지스터(P1) 및 제 2 NMOS 트랜지스터(N2)가 턴온된다. 따라서, 내부 라이트 펄스(IWTP)가 출력되는 노드의 전압을 싱크시켜 내부 라이트 펄스 (IWTP)는 로우 레벨이 된다.
한편, 활성화된 하이 레벨의 활성화 신호(EN)가 수신되면 제 1 NMOS 트랜지스터(N1)가 턴온되어 노드 a는 로우 레벨이 된다. 노드 a와 노드 b가 연결되므로 제 2 및 제 3 PMOS 트랜지스터(P2, P3)가 턴온된다. 그리하여, 내부 라이트 펄스(IWTP)는 외부 전압(VDD) 레벨의 활성화 구간을 갖는다. 이로써, 활성화 신호(EN)가 하이 레벨인 구간 동안 내부 라이트 펄스(IWTP)는 하이 레벨의 활성화 구간을 갖게 되므로 내부 메모리 셀(미도시)에 라이트시 필요한 전류를 공급할 수 있다. 즉, 활성화 신호(EN)의 활성화 구간에 따라 내부 라이트 펄스(IWTP)의 활성화 구간이 결정된다.
종래에는, 이와 같은 활성화 신호(EN)가 미리 설계된 지연량의 지연부(도 3의 110 참조)에 의해 고정된 펄스폭을 갖는 신호였다. 그리하여, 고정된 펄스폭을 갖는 활성화 신호(EN)의 활성화 구간에 응답하여 내부 라이트 펄스(IWTP)도 소정 정해진 활성화 구간을 가지면서 내부 메모리 셀(미도시)에 전류를 공급할 수 있었다. 그러나, 고집적된 메모리 셀에서는 경우에 따라 상변이를 유도해야 하는 내부 라이트 펄스(IWTP)의 전류 구동 시간이 부족할 수 있다.
하지만, 본 발명의 일 실시예에서는 테스트 모드 신호(TM, 도 1 참조)의 활성화 구간동안 외부에서 직접 소정 시간의 활성화 구간을 갖는 펄스 신호를 인가할 수 있으며 이를 활성화 신호(EN)로서 제공할 수 있다. 따라서, 경우에 따라 라이트 마진이 부족할 경우 소정 긴 활성화구간을 갖는 펄스를 외부에서 인가하면, 이에 응답하여 내부 라이트 펄스(IWTP)의 활성화구간도 길어짐에 따라 라이트시 충분한 상변이를 유도할 수 있다.
또는, 제 1 펄스(도 2의 WTP1 참조)가 필요이상 긴 활성화 구간을 갖는다면 전류 소모가 클 것이다. 이 경우에는 전술한 방법을 이용하여, 테스트 모드 신호(TM)가 활성화되는 동안 외부에서 소정 제 1 펄스(도 2의 WTP1 참조)의 펄스폭보다 짧은 활성화구간을 갖는 펄스 신호를 인가하고 이로써 라이트시 상변이가 유도되는지 검증할 수 있다. 따라서, 라이트시 필요한 내부 라이트 펄스(IWTP)를 적정화(optimize)할 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면 테스트 모드에서는 외부에서 가변 펄스 신호를 인가하고 이를 스위칭부에서 선택적으로 제공함으로써 라이트시 적정 화된 내부 라이트 펄스(IWTP)를 제공할 수 있다. 따라서, 내부 회로에서 라이트시 필요한 전류 펄스의 펄스폭을 검증할 수 있다. 또한, 별도의 테스트 프로그램을 수행하지 않아도 라이트시 필요한 전류 펄스를 수득할 수 있으므로 셀의 신뢰 특성이 제고될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 라이트 제어 회로를 포함하는 반도체 집적 회로의 블록도,
도 2는 도 1에 따른 라이트 제어 회로의 상세한 블록도,
도 3은 도 2에 따른 펄스 생성부의 회로도,
도 4는 도 2에 따른 스위칭부의 회로도, 및
도 5는 도 2에 따른 전류 구동부의 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 라이트 제어 회로 100 : 펄스 생성부
200 : 입력 버퍼부 300 : 스위칭부
400 : 전류 구동부

Claims (10)

  1. 테스트 모드의 신호 레벨에 따라, 라이트시 활성화되는 내부 라이트 활성화 신호에 응답하여 내부적으로 생성된 고정 펄스 또는 외부에서 인가된 가변 펄스를 선택적으로 제공함으로써, 이들 펄스에 응답하여 내부 메모리 셀을 구동시키는 전류 펄스인 내부 라이트 펄스의 펄스폭을 제어하는 라이트 제어 회로를 포함하는 반도체 집적 회로.
  2. 제 1항에 있어서,
    상기 라이트 제어 회로는,
    상기 고정 펄스인 제 1 펄스를 생성하는 펄스 생성부;
    상기 가변 펄스를 버퍼링하여 제 2 펄스로서 제공하는 입력 버퍼부;
    상기 테스트 모드의 신호 레벨에 따라 상기 제 1 펄스 또는 상기 제 2 펄스를 선택적으로 제공하는 스위칭부; 및
    상기 스위칭부의 출력 신호에 응답하여 상기 내부 라이트 펄스를 생성하는 전류 구동부를 포함하는 반도체 집적 회로.
  3. 제 2항에 있어서,
    상기 펄스 생성부는 복수의 지연 소자를 포함하는 지연부를 포함하여,
    상기 펄스 생성부는 상기 지연 소자의 수에 따라 소정 펄스폭을 갖는 상기 제 1 펄스를 생성하는 반도체 집적 회로.
  4. 제 2항에 있어서,
    상기 스위칭부는,
    상기 테스트 모드 신호가 비활성화되면 턴온되어 상기 제 1 펄스를 전송하는 제 1 전송부; 및
    상기 테스트 모드 신호가 활성화되면 턴온되어 상기 제 2 펄스를 전송하는 제 2 전송부를 포함하는 반도체 집적 회로.
  5. 제 2항에 있어서,
    상기 전류 구동부는,
    상기 스위칭부의 출력 신호가 활성화되는 동안 상기 내부 라이트 펄스를 활성화시키는 반도체 집적 회로.
  6. 라이트시, 내부에서 생성되는 펄스 또는 외부에서 인가되는 펄스가 테스트 모드의 신호 레벨에 따라 선택적으로 제공되어 이들 펄스의 활성화 구간 동안 내부 메모리 셀을 구동시키는 전류가 공급되도록 내부 라이트 펄스가 활성화되는 라이트 제어 회로를 포함하며,
    상기 라이트 제어 회로는,
    라이트시 활성화되는 내부 라이트 활성화 신호에 응답하여 상기 내부에서 생성되는 펄스인 고정된 펄스폭을 갖는 제 1 펄스를 생성하는 펄스 생성부;
    라이트시, 상기 외부에서 인가되는 펄스인 가변되는 펄스를 버퍼링하여 제 2 펄스로서 제공하는 입력 버퍼부;
    상기 테스트 모드의 신호 레벨에 따라 상기 제 1 펄스 또는 상기 제 2 펄스를 선택적으로 제공하는 스위칭부; 및
    상기 스위칭부의 출력 신호에 응답하여 상기 내부 라이트 펄스를 생성하는 전류 구동부를 포함하는 반도체 집적 회로.
  7. 삭제
  8. 제 6항에 있어서,
    상기 펄스 생성부는 복수의 지연 소자를 포함하는 지연부를 포함하여,
    상기 펄스 생성부는 상기 지연 소자의 수에 따라 소정 펄스폭을 갖는 상기 제 1 펄스를 생성하는 반도체 집적 회로.
  9. 제 6항에 있어서,
    상기 스위칭부는,
    상기 테스트 모드 신호가 비활성화되면 턴온되어 상기 제 1 펄스를 전송하는 제 1 전송부; 및
    상기 테스트 모드 신호가 활성화되면 턴온되어 상기 제 2 펄스를 전송하는 제 2 전송부를 포함하는 반도체 집적 회로.
  10. 제 6항에 있어서,
    상기 전류 구동부는,
    상기 스위칭부의 출력 신호가 활성화되는 동안 상기 내부 라이트 펄스를 활성화시키는 반도체 집적 회로.
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