KR100857742B1 - 상 변화 메모리 장치 및 그것의 프로그램 전류 인가 방법 - Google Patents

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Abstract

본 발명은 상 변화 메모리 장치 및 그것의 프로그램 전류 인가 방법에 관한 것이다. 본 발명에 따른 상 변화 메모리 장치는 복수의 메모리 셀을 갖는 메모리 셀 어레이; 및 선택된 메모리 셀에 셋 전류 또는 리셋 전류를 제공하는 쓰기 드라이버 회로를 포함한다. 여기에서, 상기 쓰기 드라이버 회로는 상기 셋 전류를 제공하는 셋 전류 드라이버와 상기 리셋 전류를 제공하는 리셋 전류 드라이버를 포함한다. 본 발명에 의하면, 리셋 전류 인가 시에 불필요한 전류 소모를 막을 수 있다.

Description

상 변화 메모리 장치 및 그것의 프로그램 전류 인가 방법{Phase Change Memory Device and Method applying Program Current Thereof}
도 1은 상 변화 메모리 장치의 메모리 셀을 보여준다.
도 2는 상 변화 메모리 장치의 또 다른 메모리 셀을 보여준다.
도 3은 상 변화 물질을 특성을 설명하기 위한 그래프이다.
도 4는 종래 기술에 따른 상 변화 메모리 장치의 쓰기 드라이버 회로를 보여주는 회로도이다.
도 5는 본 발명에 따른 상 변화 메모리 장치를 보여주는 블록도이다.
도 6은 도 5에 도시된 쓰기 드라이버 회로의 제 1 실시 예를 보여주는 회로도이다.
도 7은 도 5에 도시된 쓰기 드라이버 회로의 제 2 실시 예를 보여주는 회로도이다.
*도면의 주요 부분에 대한 부호 설명*
100; 상 변화 메모리 장치 110; 메모리 셀 어레이
120; 어드레스 디코더 130; 비트 라인 선택 회로
140; 쓰기 드라이버 회로 150; 제어 유닛
210; 펄스 제어부 220; 셋 전류 제어부
230; 셋 전류 드라이버 240; 리셋 전류 제어부
250; 리셋 전류 드라이버
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 상 변화 메모리 장치 및 그것의 프로그램 전류 인가 방법에 관한 것이다.
상 변화 메모리 장치는 GST(Ge-Sb-Te)과 같은 상 변화 물질을 이용하여 데이터를 저장하는 불휘발성 메모리이다. PRAM은 DRAM의 모든 장점과 불휘발성, 저소비전력 라는 특징을 가진다.
도 1은 상 변화 메모리 장치의 메모리 셀을 보여준다. 도 1을 참조하면, 메모리 셀(10)은 기억 소자(memory element, 11)와 선택 소자(select element, 12)를 포함한다. 기억 소자(11)는 비트 라인(BL)과 선택 소자(12) 사이에 연결되며, 선택 소자(12)는 기억 소자(11)와 접지 사이에 연결된다.
기억 소자(11)는 상 변화 물질(GST)을 포함한다. 상 변화 물질(GST)은 Ge-Sb-Te와 같이 온도에 따라 저항이 변하는 가변 저항 소자이다. 상 변화 물질(GST)은 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystal state) 및 비정질 상태(amorphous state) 중 어느 하나를 갖는다. 상 변화 물질(GST)은 비트 라인(BL)을 통해 공급되는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변한다. 상 변화 메모리 장치는 상 변화 물질(GST)의 이러 한 특성을 이용하여 데이터를 프로그램한다.
선택 소자(12)는 NMOS 트랜지스터(NT)로 구성된다. NMOS 트랜지스터(NT)의 게이트에는 워드 라인(WL)이 연결된다. 워드 라인(WL)에 소정의 전압이 인가되면, NMOS 트랜지스터(NT)는 턴 온(turn on) 된다. NMOS 트랜지스터(NT)가 턴 온(turn on) 되면, 기억 소자(11)는 비트 라인(BL)을 통해 전류를 공급받는다. 도 1에서는 기억 소자(11)가 비트 라인(BL)과 선택 소자(12) 사이에 연결되어 있다. 그러나 선택 소자(12)가 비트 라인(BL)과 기억 소자(11) 사이에 연결될 수도 있다.
도 2는 상 변화 메모리 장치의 또 다른 메모리 셀을 보여준다. 도 2를 참조하면, 메모리 셀(20)은 기억 소자(21)와 선택 소자(22)를 포함한다. 기억 소자(21)는 비트 라인(BL)과 선택 소자(22) 사이에 연결되며, 선택 소자(22)는 기억 소자(21)와 접지 사이에 연결된다. 기억 소자(21)는 도 1의 기억 소자(11)와 동일하다.
선택 소자(22)는 다이오드(D)로 구성된다. 다이오드(D)의 애노드(Anode)에는 기억 소자(21)가 연결되며, 캐소드(Cathode)에는 워드 라인(WL)이 연결된다. 다이오드(D)의 애노드와 캐소드 사이의 전압 차가 다이오드(D)의 문턱 전압보다 높아지면, 다이오드(D)는 턴 온(turn on) 된다. 다이오드(D)가 턴 온 되면, 기억 소자(21)는 비트 라인(BL)을 통해 전류를 공급받는다.
도 3은 도 1 및 도 2에 도시된 상 변화 물질(GST)의 특성을 설명하기 위한 그래프이다. 도 3에서, 참조 번호 1은 상 변화 물질(GST)이 비정질 상태(amorphous state)로 되기 위한 조건을 나타내며, 참조 번호 2는 결정 상태(crystal state)로 되기 위한 조건을 나타낸다.
도 3을 참조하면, 상 변화 물질(GST)은 전류 공급에 의해 T1 동안 용융 온도(melting temperature; Tm)보다 높은 온도로 가열한 뒤 급속히 냉각(quenching)하면 비정질 상태(amorphous state)로 된다. 비정질 상태는 보통 리셋 상태(reset state)라고 부르며, 데이터 '1'을 저장한다. 이와는 달리, 상 변화 물질은 결정화 온도(crystallization temperature; Tc)보다 높고 용융 온도(Tm)보다는 낮은 온도에서 T1 보다 긴 T2 동안 가열한 뒤 서서히 냉각하면 결정 상태(crystal state)로 된다. 결정 상태는 보통 셋 상태(set state)라고도 부르며, 데이터 '0'을 저장한다. 메모리 셀은 상 변화 물질의 비정질 양(amorphous volume)에 따라 저항(resistance)이 달라진다. 메모리 셀의 저항은 비정질 상태일 때 높고, 결정 상태일 때 낮다.
상 변화 메모리 장치는 프로그램 동작 시에 상 변화 물질(GST)에 프로그램 전류(program current)를 공급하기 위해 쓰기 드라이버 회로(Write Driver Circuit)를 포함한다. 쓰기 드라이버 회로는 외부에서 제공된 전원전압(예를 들면, 2.5V 이상)을 이용하여, 메모리 셀에 프로그램 전류 즉, 셋 전류 또는 리셋 전류를 공급한다. 여기에서, 셋 전류(set current)란 메모리 셀의 상 변화 물질(GST)을 셋 상태로 만들기 위한 전류이며, 리셋 전류(reset current)는 리셋 상태로 만들기 위한 전류이다.
도 4는 종래 기술에 따른 상 변화 메모리 장치의 쓰기 드라이버 회로를 보여주는 회로도이다. 도 4에 도시된 쓰기 드라이버는 한국 공개특허공보(출원번호; 10-2003-35607)에 상세하게 개시되어 있다. 도 4를 참조하면, 쓰기 드라이버(30)는 펄스 제어 회로(31), 전류 제어 회로(32), 그리고 전류 구동 회로(33)를 포함한다. 펄스 제어 회로(31)는 제 1 및 제 2 전송 게이트(TG1, TG2), 제 1 내지 제 3 인버터(INV1~INV3)를 포함한다. 전류 제어 회로(32)는 제 1 내지 제 7 트랜지스터(TR1~TR7)를 포함한다. 여기에서, 제 1 내지 제 5 트랜지스터(TR1~TR5)는 NMOS 트랜지스터이고, 제 6 및 제 7 트랜지스터(TR6, TR7)는 PMOS 트랜지스터이다. 전류 구동 회로(33)는 풀 업 트랜지스터(PUTR) 및 풀 다운 트랜지스터(PDTR)를 포함한다.
먼저, 입력 데이터(DATA)가 '0'인 경우를 설명한다. 입력 데이터(DATA)가 '0'이면, 펄스 제어 회로(31)의 제 2 전송 게이트(TG2)는 턴 온 되고, 전류 제어 회로(32)의 제 3 및 제 4 트랜지스터(TR3, TR4)는 턴 오프 된다. 그리고 셋 펄스(P_SET)에 의해, 제 5 트랜지스터(TR5)는 턴 온 되고, 제 7 트랜지스터(TR7) 및 풀 다운 트랜지스터(PDTR)는 턴 오프 된다. 이때 전류 미러 효과에 의해, 제 1 전류 통로를 형성하는 트랜지스터들(TR1, TR2, TR5, TR6)을 통해 흐르는 전류가 풀 업 트랜지스터(PUTR)를 통해 흐른다. 풀 업 트랜지스터(PUTR)를 통해 흐르는 전류는 셋 전류(I_SET)로서, 데이터 라인(DL)을 통해 메모리 셀(MC)로 제공된다.
다음으로, 입력 데이터(DATA)가 '1'인 경우를 설명한다. 입력 데이터(DATA)가 '1'이면, 펄스 제어 회로(31)의 제 1 전송 게이트(TG1) 및 전류 제어 회로(32)의 제 3 및 제 4 트랜지스터(TR3, TR4)는 턴 온 된다. 그리고 리셋 펄스(P_RST)에 의해, 제 5 트랜지스터(TR5)는 턴 온 되고, 제 7 트랜지스터(TR7) 및 풀 다운 트랜 지스터(PDTR)는 턴 오프 된다. 이때 전류 미러 효과에 의해, 제 1 전류 통로를 형성하는 트랜지스터들(TR1, TR2, TR5, TR6) 및 제 2 전류 통로를 형성하는 트랜지스터(TR3, TR4, TR5, TR6)를 통해 흐르는 전류가 풀 업 트랜지스터(PUTR)를 통해 흐른다. 풀 업 트랜지스터(PUTR)를 통해 흐르는 전류는 리셋 전류(I_RST)로서, 데이터 라인(DL)을 통해 메모리 셀(MC)로 제공된다.
따라서 리셋 전류(I_RST)는 셋 전류(I_SET)보다 큰 전류 값을 갖는다. 한편, 리셋 펄스(P_RST)는 셋 펄스(P_SET)보다 작은 펄스 폭을 갖는다. 따라서 리셋 전류(I_RST)는 셋 전류(I_SET)보다 큰 전류 값을 갖는 동시에 작은 펄스 퍽을 갖는다. 선택된 메모리 셀은 리셋 전류(I_RST) 또는 셋 전류(I_SET)에 의해 각각 리셋 상태 또는 셋 상태로 프로그램된다.
위에서 설명된 것과 같이 상 변화 메모리 장치에 데이터 '1' 또는 '0'을 프로그램하기 위해서는 데이터에 따라 프로그램 전류의 크기와 시간을 모두 제어해야 한다. 종래의 쓰기 드라이버 회로(30)는 하나의 전류 구동 회로(33)를 이용하여 셋 전류 및 리셋 전류를 모두 제공한다. 즉, 종래의 쓰기 드라이버 회로는 전류 미러(Current Mirror)를 이용하여 셋 전류 및 리셋 전류를 제어하는 구조이다. 셋 프로그램 동작 시에는 제 1 전류 통로에 흐르는 전류가 메모리 셀(MC)에 제공되도록 한다. 그리고 리셋 프로그램 동작 시에는 제 1 및 제 2 전류 통로에 흐르는 전류가 메모리 셀(MC)에 제공되도록 한다.
종래에는 리셋 프로그램 동작 시에 제 1 전류 통로에 흐르는 전류 이외에, 제 2 전류 통로에 흐르는 전류(약 0.15~0.2mA) 및 전류 구동 회로(33)에 흐르는 전 류(약 1mA)가 필요하다. 종래의 쓰기 드라이버는 리셋 프로그램 동작 시에 셋 프로그램 동작에 비해 약 1.2mA의 전류를 더 필요로 한다. 위의 예에서, 종래의 쓰기 드라이버는 리셋 프로그램 동작 시에 약 1mA의 전류를 필요로 하지만, 제 2 전류 통로를 통해 약 0.2mA의 전류를 불필요하게 소모하는 문제점이 있다.
본 발명은 상술한 기술적 과제를 해결하기 위해 제안된 것으로, 본 발명의 목적은 리셋 전류 인가 시에 불필요한 전류 소모를 줄일 수 있는 쓰기 드라이버 회로를 포함한 상 변화 메모리 장치 및 그것의 프로그램 전류 인가 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 상 변화 메모리 장치는 복수의 메모리 셀을 갖는 메모리 셀 어레이; 및 선택된 메모리 셀에 셋 전류 또는 리셋 전류를 제공하는 쓰기 드라이버 회로를 포함한다. 여기에서, 상기 쓰기 드라이버 회로는 상기 셋 전류를 제공하는 셋 전류 드라이버와 상기 리셋 전류를 제공하는 리셋 전류 드라이버를 포함한다.
실시 예로서, 상기 쓰기 드라이버는 입력 데이터의 논리 레벨에 따라 셋 펄스 또는 리셋 펄스 중 하나를 입력받는, 상기 입력 데이터 및 상기 셋 펄스에 응답하여 셋 제어 신호를 발생하는, 그리고 상기 입력 데이터 및 상기 리셋 펄스에 응답하여 리셋 제어 신호를 발생하는 펄스 제어부; 상기 셋 제어 신호에 응답하여 동작하며, 셋 직류 전압에 응답하여 상기 셋 전류의 크기를 제어하는 셋 전류 제어 부; 및 상기 리셋 제어 신호에 응답하여 동작하며, 리셋 직류 전압에 응답하여 상기 리셋 전류의 크기를 제어하는 리셋 전류 제어부를 더 포함한다.
상기 펄스 제어부는 상기 입력 데이터의 논리 레벨에 따라 상기 셋 펄스를 입력받는 제 1전송 게이트; 상기 입력 데이터의 논리 레벨에 따라 상기 리셋 펄스를 입력받는 제 2 전송 게이트; 상기 입력 데이터 및 상기 셋 펄스에 응답하여 상기 셋 제어 신호를 발생하는 셋 제어 신호 발생부; 및 상기 입력 데이터 및 상기 리셋 펄스에 응답하여 상기 리셋 제어 신호를 발생하는 리셋 제어 신호 발생부를 포함한다.
상기 셋 전류 제어부는 전원 단자와 셋 노드 사이에 연결되며, 게이트를 통해 상기 셋 노드의 전압을 입력받는 PMOS 트랜지스터; 상기 셋 노드에 연결되며, 상기 셋 직류 전압에 응답하여 전류 통로를 형성하는 제 1 NMOS 트랜지스터; 및 상기 제 1 NMOS 트랜지스터와 접지 사이에 연결되며, 상기 셋 제어 신호에 응답하여 전류 통로를 형성하는 제 2 NMOS 트랜지스터를 포함한다. 상기 셋 전류 제어부는 상기 셋 펄스가 디스에이블되는 경우에 상기 셋 노드의 전압을 제어하여 상기 셋 전류 드라이버로부터 상기 셋 전류가 발생하는 것을 차단하는 셋 전류 차단 회로를 더 포함한다. 상기 셋 전류 차단 회로는 전원 단자와 상기 셋 노드 사이에 연결되며, 상기 셋 펄스에 응답하여 전류 통로를 형성하는 PMOS 트랜지스터이다. 상기 셋 전류 드라이버는 상기 셋 노드의 전압 레벨에 따라 상기 셋 전류의 크기를 조절한다.
상기 리셋 전류 제어부는 전원 단자와 리셋 노드 사이에 연결되며, 게이트를 통해 상기 리셋 제어 신호를 입력받는 PMOS 트랜지스터; 및 상기 리셋 제어 신호에 응답하여 상기 리셋 직류 전압을 상기 리셋 노드에 전송하는 전송 게이트를 포함한다. 상기 리셋 직류 전압은 0V이다. 상기 리셋 전류 드라이버는 상기 리셋 노드의 전압 레벨에 따라 상기 리셋 전류의 크기를 조절한다. 상기 리셋 전류 드라이버는 상기 리셋 노드의 전압 레벨에 따라 상기 리셋 전류를 발생하는 PMOS 트랜지스터이다.
본 발명에 따른 상 변화 메모리 장치의 프로그램 전류 인가 방법에 있어서: 상기 상 변화 메모리 장치는 복수의 메모리 셀을 갖는 메모리 셀 어레이; 및 선택된 메모리 셀에 셋 전류를 제공하는 셋 전류 드라이버와 리셋 전류를 제공하는 리셋 전류 드라이버를 포함하는 쓰기 드라이버 회로를 포함한다. 그리고 상기 상 변화 메모리 장치의 프로그램 전류 인가 방법은 입력 데이터의 논리 레벨에 따라 셋 펄스 또는 리셋 펄스 중 하나를 입력받는 단계; 상기 리셋 펄스를 입력 받은 경우에, 상기 입력 데이터 및 상기 리셋 펄스에 응답하여 리셋 제어 신호를 발생하는 단계; 상기 리셋 제어 신호에 응답하여 리셋 직류 전압을 입력받는 단계; 및 상기 리셋 직류 전압에 응답하여 상기 리셋 전류를 상기 선택된 메모리 셀에 제공하는 단계를 포함한다.
실시 예로서, 상기 리셋 전류 드라이버는 상기 리셋 직류 전압의 레벨에 따라 상기 리셋 전류의 크기를 조절한다.
다른 실시 예로서, 상기 셋 펄스를 입력 받은 경우에, 상기 입력 데이터 및 상기 셋 펄스에 응답하여 셋 제어 신호를 발생하는 단계; 및 상기 셋 제어 신호 및 셋 직류 전압에 응답하여 상기 셋 전류를 상기 선택된 메모리 셀에 제공하는 단계를 포함한다. 상기 셋 전류 드라이버는 상기 셋 직류 전압의 레벨에 따라 상기 셋 전류의 크기를 조절한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 5는 본 발명에 따른 상 변화 메모리 장치를 보여주는 블록도이다. 도 5를 참조하면, 상 변화 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 비트 라인 선택 회로(130), 쓰기 드라이버 회로(140), 그리고 제어 유닛(150)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀로 구성된다. 각각의 메모리 셀은 기억 소자(memory element)와 선택 소자(select element)로 구성된다. 기억 소자는 상 변화 물질(GST)을 포함하며, 선택 소자는 다이어드(D)를 포함한다. 도 4에서 선택 소자는 다이오드(D)로 도시되어 있으나, 다이오드 대신에 NMOS 트랜지스터(도 1 참조, NT)가 사용될 수도 있다.
어드레스 디코더(120)는 워드 라인(WL0~WLn)을 통해 메모리 셀 어레이(110)와 연결된다. 어드레스 디코더(120)는 외부에서 입력된 어드레스(ADDR)를 디코딩하고, 선택된 워드 라인으로 바이어스 전압을 제공한다. 또한, 어드레스 디코더(120)는 비트 라인(BL0~BLm)을 선택하기 위한 선택 신호(Yi)를 발생한다. 선택 신호(Yi) 는 비트 라인 선택 회로(130)에 제공된다.
비트 라인 선택 회로(130)는 비트 라인(BL)을 통해 메모리 셀 어레이(110)와 연결된다. 비트 라인 선택 회로(130)는 어드레스 디코더(120)로부터 제공되는 선택신호(Yi)에 응답하여 비트 라인을 선택한다. 비트 라인 선택 회로(130)는 복수의 NMOS 트랜지스터(도시되지 않음)를 포함한다. 여기에서, NMOS 트랜지스터는 선택 신호(Yi)에 응답하여 비트 라인과 데이터 라인(DL)을 전기적으로 연결한다.
쓰기 드라이버 회로(140)는 프로그램 펄스(P_SET, P_RST) 및 데이터(DATA)를 입력받고, 데이터 라인(DL)으로 프로그램 전류를 제공한다. 여기에서, 프로그램 펄스는 셋 펄스(P_SET) 및 리셋 펄스(P_RST)를 포함하고, 프로그램 전류는 셋 전류(I_SET) 및 리셋 전류(I_RST)를 포함한다. 쓰기 드라이버 회로(140)는 데이터 '0'이 입력되는 경우에는 셋 펄스(P_SET)에 응답하여 셋 전류(I_SET)를 제공하고, 데이터 '1'이 입력되는 경우에는 리셋 펄스(P_RST)에 응답하여 리셋 전류(I_RST)를 제공한다.
도 5를 참조하면, 쓰기 드라이버 회로(140)는 펄스 제어부(210), 셋 전류 제어부(220), 셋 전류 드라이버(230), 리셋 전류 제어부(240), 그리고 리셋 전류 드라이버(250)를 포함한다. 쓰기 드라이버 회로(140)는 셋 전류를 발생하는 셋 전류 드라이버(230) 이외에 리셋 전류를 발생하는 리셋 전류 드라이버(240)를 구비한다.
펄스 제어부(210)는 제어 유닛(150)으로부터 프로그램 펄스(P_SET, P_RST) 및 데이터 입력 버퍼(도시되지 않음)로부터 데이터(DATA)를 입력받고, 셋 전류 제어부(220) 및 리셋 전류 제어부(240)를 제어하기 위한 제어 신호를 발생한다. 셋 전류 제어부(220) 및 리셋 전류 제어부(240)는 펄스 제어부(210)의 제어 신호에 응답하여 동작하며, 각각의 소정 레벨의 직류 전압(DCBL_SET, DCBL_RST)에 응답하여 셋 전류 드라이버(230) 및 리셋 전류 드라이버(250)를 제어한다. 셋 전류 드라이버(230) 및 리셋 전류 드라이버(250)는 각각 셋 전류 제어부(220) 및 리셋 전류 제어부(240)의 제어에 따라 셋 전류(I_SET) 또는 리셋 전류(I_RST)를 발생한다. 도 5에 도시된 쓰기 드라이버 회로(140)의 구성 및 동작은 도 6을 참조하여 상세히 설명된다.
계속해서 도 5를 참조하면, 제어 유닛(150)은 제어 신호(예를 들면, /CS, /WE, /OE 등)에 응답하여 프로그램 펄스(P_SET, P_RST)를 발생한다. 제어 유닛(150)은 프로그램 펄스(P_SET, P_RST)를 쓰기 드라이버 회로(140) 내의 펄스 제어부(210)에 제공한다.
종래의 쓰기 드라이버 회로(도 4 참조, 30)는 하나의 전류 구동 회로(33)를 이용하여 셋 전류 또는 리셋 전류를 발생하기 때문에, 제 1 및 제 2 전류 통로를 필요로 한다. 셋 전류 발생 시에는 제 1 전류 통로에 전류가 흐르고, 리셋 전류 발생 시에는 제 1 및 제 2전류 통로를 통해 전류가 흐른다. 종래의 쓰기 드라이버 회로(30)는 리셋 전류 발생 시에, 제 1 전류 통로 이외에 제 2 전류 통로를 통해 흐르는 전류(약 0.2mA) 및 전류 구동 회로(33)를 통해 흐르는 전류(약 1mA)를 필요로 한다.
그러나 본 발명의 쓰기 드라이버 회로(도 5 참조, 140)는 셋 전류 드라이버(230) 이외에 리셋 전류 드라이버(250)를 따로 구비한다. 본 발명의 쓰기 드라이 버 회로(140)는 리셋 전류 발생 시에, 리셋 전류 드라이버(250)를 통해 리셋 전류를 발생한다. 즉, 본 발명의 쓰기 드라이버 회로(250)는 리셋 전류 발생 시에 리셋 전류 드라이버(250)를 통해 흐르는 전류(약 1mA)를 필요로 한다. 따라서 본 발명의 쓰기 드라이버 회로(140)는 종래의 쓰기 드라이버 회로(30)에 비해 제 2 전류 통로에 흐르는 전류(약 0.2mA)만큼의 전류 소모를 줄일 수 있다.
도 6은 도 5에 도시된 쓰기 드라이버 회로의 제 1 실시 예를 보여주는 회로도이다. 도 6을 참조하면, 쓰기 드라이버 회로(140_1)는 펄스 제어부(210_1), 셋 전류 제어부(220_1), 셋 전류 드라이버(230_1), 리셋 전류 제어부(240_1), 그리고 리셋 전류 드라이버(250_1)를 포함한다.
펄스 제어부(210_1)는 제 1 및 제 2 전송 게이트(TG1, TG2), 제 1 및 제 2 제어 신호 발생부(G1, G2), 제 1 및 제 2 인버터(INV1, INV2)를 구비한다. 펄스 제어부(210_1)는 데이터의 논리 레벨에 응답하여 리셋 펄스(P_RST) 및 셋 펄스(P_SET) 중 하나를 출력한다. 또한, 펄스 제어부(210_1)는 데이터(DATA) 및 셋 펄스(P_SET)에 응답하여 셋 제어 신호(CON1)를 발생하고, 데이터(DATA) 및 리셋 펄스(P_RST)에 응답하여 리셋 제어 신호(CON2)를 발생한다.
만약, 입력 데이터(DATA)가 '0'이고 셋 펄스(P_SET)가 인에이블되면, 제 1 제어 신호 발생부(G1)는 셋 제어 신호(CON1)를 발생한다. 셋 제어 신호(CON1)는 셋 전류 제어부(220_2)에 제공된다. 입력 데이터(DATA)가 '1'이고 리셋 펄스(P_RST)가 인에이블 되면, 제 2 제어 신호 발생부(G2)는 리셋 제어 신호(CON2)를 발생한다. 리셋 제어 신호(CON2)는 리셋 전류 제어부(240_1)에 제공된다.
셋 전류 제어부(220_1)는 제 1 및 제 2 PMOS 트랜지스터(PT1, PT2), 제 1 및 제 2 NMOS 트랜지스터(NT1, NT2)를 포함한다. 여기에서, 제 1 PMOS 트랜지스터(PT1), 제 1 및 제 2 NMOS 트랜지스터(NT1, NT2)는 하나의 전류 통로(current path)를 형성한다. 그리고 제 2 PMOS 트랜지스터(PT2)는 셋 전류(I_SET)가 발생하는 것을 차단하기 위한 셋 전류 차단 회로이다.
제 1 PMOS 트랜지스터(PT1)는 전원 단자(VPP)와 제 1 노드(ND1) 사이에 연결된다. 제 1 PMOS 트랜지스터(PT1)의 게이트는 제 1 노드(ND1)에 연결된다. 제 1 NMOS 트랜지스터(NT1)는 제 1 노드(ND1)와 제 2 NMOS 트랜지스터(NT2) 사이에 연결된다. 제 1 NMOS 트랜지스터(NT1)의 게이트에는 셋 직류 전압(DCBL_SET)이 인가된다. 제 2 NMOS 트랜지스터(NT2)는 제 1 NMOS 트랜지스터(NT1)와 접지 사이에 연결된다. 제 2 NMOS 트랜지스터(NT2)의 게이트에는 셋 제어 신호(CON1)가 인가된다. 제 2 PMOS 트랜지스터(PT2)는 전원 단자(VPP) 및 제 1 노드(ND1) 사이에 연결된다. 제 PMOS 트랜지스터(PT2)의 게이트에는 프로그램 펄스(P_SET, P_RST)가 인가된다. 프로그램 펄스(P_SET, P_RST)가 디스에이블되는 경우에, 제 2 PMOS 트랜지스터(PT2)는 셋 전류 드라이버(230)로부터 셋 전류(I_SET)가 발생하는 것을 차단한다.
제 2 NMOS 트랜지스터(NT2)에 셋 제어 신호(CON1)가 인가될 때, 제 1 PMOS 트랜지스터(PT1), 제 1 및 제 2 NMOS 트랜지스터(NT1, NT2)는 하나의 전류 통로(current path)를 형성한다. 셋 전류 드라이버(230_1)에는 전류 통로를 통해 흐르는 전류와 같은 크기의 전류가 흐른다. 셋 전류 드라이버(230_1)에 흐르는 전류 는 셋 전류(I_SET)로서, 데이터 라인(DL)을 통해 선택된 메모리 셀에 제공된다. 여기에서, 셋 전류(I_SET)는 메모리 셀을 셋 상태로 프로그램하기 위한 전류이다.
리셋 전류 제어부(240_1)는 제 3 전송 게이트(TG3), 제 5 PMOS 트랜지스터(PT5), 그리고 제 3 인버터(INV3)를 포함한다. 리셋 전류 제어부(240_1)는 리셋 제어 신호(CON2)에 응답하여 리셋 직류 전압(DCBL_RST)를 리셋 전류 드라이버(250_1)에 제공한다. 여기에서, 리셋 직류 전압(DCBL_RST)은 약 0V의 레벨을 갖는다.
제 5 PMOS 트랜지스터(PT5)는 전원 단자(VPP)와 제 2 노드(ND2) 사이에 연결된다. 제 5 PMOS 트랜지스터(PT5)의 게이트에는 리셋 제어 신호(CON2)가 인가된다. 리셋 제어 신호(CON2)가 인이에블되면, 제 5 PMOS 트랜지스터(PT5)는 턴 오프 된다. 그러나 리셋 제어 신호(CON2)가 디스에이블 상태이면, 제 5 PMOS 트랜지스터(PT5)가 턴 온 된다. 제 5 PMOS 트랜지스터(PT5)가 턴 온 되면, 제 2 노드(ND2)는 하이 레벨이 된다. 이때, 리셋 전류 드라이버(250_1)로부터 리셋 전류가 발생하는 것이 차단된다.
한편, 제 5 PMOS 트랜지스터(PT5)가 턴 오프 될 때, 리셋 전류 제어부(240_1)는 리셋 직류 전압(DCBL_RST)을 입력받는다. 리셋 전류 드라이버(250_1)는 리셋 직류 전압(DCBL_RST)에 응답하여 리셋 전류(I_RST)를 발생한다. 여기에서, 리셋 전류(I_RST)는 메모리 셀을 리셋 상태로 프로그램하기 위한 전류이다.
셋 전류 드라이버(230_1)는 제 3 PMOS 트랜지스터(PT3) 및 제 3 NMOS 트랜지스터(NT3)로 구성된다. 리셋 전류 드라이버(250_1)는 제 6 PMOS 트랜지스터(PT6)로 구성된다. 셋 전류 드라이버(230_1)는 제 1 노드(ND1)의 레벨에 응답하여 셋 전류(I_SET)를 발생한다. 리셋 전류 드라이버(250_1)는 제 2 노드(ND2)의 레벨에 응답하여 리셋 전류(I_RST)를 발생한다. 여기에서, 리셋 직류 전압(DCBL_RST)이 0V일 때, 리셋 전류 드라이버(250_1)로부터 발생하는 리셋 전류(I_RST)는 최대값을 갖는다.
다시 도 5를 참조하면, 본 발명에 따른 상 변화 메모리 장치(100)의 쓰기 드라이버 회로(140)는 셋 전류 드라이버(230) 및 리셋 전류 드라이버(250)를 포함한다. 본 발명의 쓰기 드라이버 회로(140)는 셋 전류 발생 시에는 셋 전류 드라이버(230)를 구동하고, 리셋 전류 발생 시에는 리셋 전류 드라이버(250)를 구동한다. 본 발명에 의하면, 리셋 전류 발생 시에 리셋 전류 드라이버(250)를 통해 리셋 전류(약 1mA)를 발생한다. 따라서 본 발명의 쓰기 드라이버 회로(140)는 종래의 쓰기 드라이버 회로(도 4 참조, 30)에 비해 제 2 전류 통로에 흐르는 전류(약 0.2mA)만큼의 전류 소모를 줄일 수 있다.
도 7은 도 5에 도시된 쓰기 드라이버 회로의 제 2 실시 예를 보여주는 회로도이다. 도 7을 참조하면, 쓰기 드라이버 회로(140_2)는 펄스 제어부(210_2), 셋 전류 제어부(220_2), 셋 전류 드라이버(230_2), 리셋 전류 제어부(240_2), 그리고 리셋 전류 드라이버(250_2)를 포함한다.
펄스 제어부(210_2)의 구성은 도 6에서 설명한 바와 같다. 펄스 제어부(210_2)는 데이터(DATA) 및 셋 펄스(P_SET)에 응답하여 셋 제어 신호(CON1)를 발생하고, 데이터(DATA) 및 리셋 펄스(P_RST)에 응답하여 리셋 제어 신호(CON2)를 발 생한다. 입력 데이터(DATA)가 '0'이고 셋 펄스(P_SET)가 인에이블되면, 제 1 제어 신호 발생부(G1)는 셋 제어 신호(CON1)를 발생한다. 셋 제어 신호(CON1)는 셋 전류 제어부(220_2)에 제공된다. 입력 데이터(DATA)가 '1'이고 리셋 펄스(P_RST)가 인에이블 되면, 제 2 제어 신호 발생부(G2)는 리셋 제어 신호(CON2)를 발생한다. 리셋 제어 신호(CON2)는 리셋 전류 제어부(240_2)에 제공된다.
셋 전류 제어부(220_2)는 제 3 전송 게이트(TG3) 및 제 3 인버터(INV3)를 포함한다. 셋 전류 제어부(220_2)는 셋 제어 신호(CON1)에 응답하여 셋 직류 전압(DCBL_SET)를 제 1 노드(ND1)로 전송한다. 제 1 노드(ND1)는 셋 전류 드라이버(230_2)에 연결된다.
셋 전류 드라이버(230_2)는 제 3 PMOS 트랜지스터(PT3) 및 제 3 NMOS 트랜지스터(NT3)로 구성된다. 제 3 PMOS 트랜지스터(PT3)는 제 1 노드(ND1)의 레벨에 따라 온 또는 오프 된다. 셋 전류 드라이버(230_2)는 제 1 노드(ND1)의 레벨에 응답하여 셋 전류(I_SET)를 발생한다. 셋 전류 드라이버(230_2)에 흐르는 전류는 셋 전류(I_SET)로서, 데이터 라인(DL)을 통해 선택된 메모리 셀에 제공된다. 여기에서, 셋 전류(I_SET)는 메모리 셀을 셋 상태로 프로그램하기 위한 전류이다.
리셋 전류 제어부(240_2)는 제 4 전송 게이트(TG4), 제 5 PMOS 트랜지스터(PT5), 그리고 제 4 인버터(INV4)를 포함한다. 리셋 전류 제어부(240_2)는 리셋 제어 신호(CON2)에 응답하여 리셋 직류 전압(DCBL_RST)를 리셋 전류 드라이버(250_2)에 제공한다. 여기에서, 리셋 직류 전압(DCBL_RST)은 약 0V의 레벨을 갖는다.
제 5 PMOS 트랜지스터(PT5)는 전원 단자(VPP)와 제 2 노드(ND2) 사이에 연결된다. 제 5 PMOS 트랜지스터(PT5)의 게이트에는 리셋 제어 신호(CON2)가 인가된다. 리셋 제어 신호(CON2)가 인이에블되면, 제 5 PMOS 트랜지스터(PT5)는 턴 오프 된다. 그러나 리셋 제어 신호(CON2)가 디스에이블 상태이면, 제 5 PMOS 트랜지스터(PT5)가 턴 온 된다. 제 5 PMOS 트랜지스터(PT5)가 턴 온 되면, 제 2 노드(ND2)는 하이 레벨이 된다. 이때, 리셋 전류 드라이버(250_2)로부터 리셋 전류가 발생하는 것이 차단된다.
한편, 제 5 PMOS 트랜지스터(PT5)가 턴 오프 될 때, 리셋 전류 제어부(240_2)는 리셋 직류 전압(DCBL_RST)을 입력받는다. 리셋 전류 드라이버(250_2)는 리셋 직류 전압(DCBL_RST)에 응답하여 리셋 전류(I_RST)를 발생한다. 여기에서, 리셋 전류(I_RST)는 메모리 셀을 리셋 상태로 프로그램하기 위한 전류이다.
셋 전류 드라이버(230_2)는 제 1 노드(ND1)의 레벨에 응답하여 셋 전류(I_SET)를 발생한다. 리셋 전류 드라이버(250_2)는 제 2 노드(ND2)의 레벨에 응답하여 리셋 전류(I_RST)를 발생한다. 여기에서, 리셋 직류 전압(DCBL_RST)이 0V일 때, 리셋 전류 드라이버(250_2)로부터 발생하는 리셋 전류(I_RST)는 최대값을 갖는다.
도 7에 도시된 쓰기 드라이버 회로(140_2)는 도 4에 도시된 제 1 및 제 2 전류 통로(current path)를 갖지 않는다. 따라서 본 발명에 따른 상 변화 메모리 장치(100)는 쓰기 동작 시에 전류 소모를 줄일 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 상 변화 메모리 장치는 쓰기 드 라이버 회로 내에 셋 전류 드라이버 및 리셋 전류 드라이버를 별도로 구비한다. 본 발명에서, 쓰기 드라이버 회로는 셋 전류 발생 시에는 셋 전류 드라이버를 구동하고, 리셋 전류 발생 시에는 리셋 전류 드라이버를 구동한다.
본 발명에 의하면, 리셋 전류 발생 시에 리셋 전류 드라이버를 통해 리셋 전류(약 1mA)를 발생한다. 따라서 본 발명(도 6 참조, 140_1)은 종래 기술(도 4 참조, 30)에 비해 제 2 전류 통로에 흐르는 전류(약 0.2mA)만큼의 전류 소모를 줄일 수 있다. 또한, 본 발명(도 7 참조, 140_2)은 종래 기술에 비해 제 1 및 제 2 전류 통로에 흐르는 전류(약 1.2mA)만큼의 전류 소모를 줄일 수 있다.
이상, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 상 변화 메모리 장치는 셋 전류를 발생하는 셋 전류 드라이버 및 리셋 전류를 발생하는 리셋 전류 드라이버를 포함한다. 본 발명에 의하면, 리셋 전류 발생 시에 리셋 전류 드라이버를 통해 리셋 전류를 발생하기 때문에, 종래의 쓰기 드라이버 회로에 비해 제 1 또는 제 2 전류 통로에 흐르는 전류만큼의 전류 소모를 줄일 수 있다.

Claims (18)

  1. 삭제
  2. 복수의 메모리 셀을 갖는 메모리 셀 어레이; 및
    선택된 메모리 셀에 셋 전류 또는 리셋 전류를 제공하는 쓰기 드라이버 회로를 포함하되,
    상기 쓰기 드라이버 회로는
    상기 셋 전류를 제공하는 셋 전류 드라이버;
    상기 리셋 전류를 제공하는 리셋 전류 드라이버;
    입력 데이터의 논리 레벨에 따라 셋 펄스 또는 리셋 펄스 중 하나를 입력받고, 상기 입력 데이터 및 상기 셋 펄스에 응답하여 셋 제어 신호를 발생하며, 상기 입력 데이터 및 상기 리셋 펄스에 응답하여 리셋 제어 신호를 발생하는 펄스 제어부;
    상기 셋 제어 신호에 응답하여 동작하며, 셋 직류 전압에 응답하여 상기 셋 전류의 크기를 제어하는 셋 전류 제어부; 및
    상기 리셋 제어 신호에 응답하여 동작하며, 리셋 직류 전압에 응답하여 상기 리셋 전류의 크기를 제어하는 리셋 전류 제어부를 포함하는 상 변화 메모리 장치.
  3. 제 2 항에 있어서,
    상기 펄스 제어부는 상기 입력 데이터의 논리 레벨에 따라 상기 셋 펄스를 입력받는 제 1 전송 게이트;
    상기 입력 데이터의 논리 레벨에 따라 상기 리셋 펄스를 입력받는 제 2 전송 게이트;
    상기 입력 데이터 및 상기 셋 펄스에 응답하여 상기 셋 제어 신호를 발생하는 셋 제어 신호 발생부; 및
    상기 입력 데이터 및 상기 리셋 펄스에 응답하여 상기 리셋 제어 신호를 발생하는 리셋 제어 신호 발생부를 포함하는 상 변화 메모리 장치.
  4. 제 2 항에 있어서,
    상기 셋 전류 제어부는
    전원 단자와 셋 노드 사이에 연결되며, 게이트를 통해 상기 셋 노드의 전압을 입력받는 PMOS 트랜지스터;
    상기 셋 노드에 연결되며, 상기 셋 직류 전압에 응답하여 전류 통로를 형성하는 제 1 NMOS 트랜지스터; 및
    상기 제 1 NMOS 트랜지스터와 접지 사이에 연결되며, 상기 셋 제어 신호에 응답하여 전류 통로를 형성하는 제 2 NMOS 트랜지스터를 포함하는 상 변화 메모리 장치.
  5. 제 4 항에 있어서,
    상기 셋 전류 제어부는 상기 셋 펄스가 디스에이블되는 경우에 상기 셋 노드의 전압을 제어하여 상기 셋 전류 드라이버로부터 상기 셋 전류가 발생하는 것을 차단하는 셋 전류 차단 회로를 더 포함하는 상 변화 메모리 장치.
  6. 제 5 항에 있어서,
    상기 셋 전류 차단 회로는 전원 단자와 상기 셋 노드 사이에 연결되며, 상기 셋 펄스에 응답하여 전류 통로를 형성하는 PMOS 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 4 항에 있어서,
    상기 셋 전류 드라이버는 상기 셋 노드의 전압 레벨에 따라 상기 셋 전류의 크기를 조절하는 상 변화 메모리 장치.
  8. 제 2 항에 있어서,
    상기 셋 전류 제어부는 상기 셋 제어 신호에 응답하여 상기 셋 직류 전압을 상기 셋 전류 드라이버로 전송하기 위한 전송 회로를 포함하는 상 변화 메모리 장치.
  9. 제 8 항에 있어서,
    상기 전송 회로는 인버터와 전송 게이트를 포함하는 상 변화 메모리 장치.
  10. 제 2 항에 있어서,
    상기 리셋 전류 제어부는
    전원 단자와 리셋 노드 사이에 연결되며, 게이트를 통해 상기 리셋 제어 신호를 입력받는 PMOS 트랜지스터; 및
    상기 리셋 제어 신호에 응답하여 상기 리셋 직류 전압을 상기 리셋 노드에 전송하는 전송 게이트를 포함하는 상 변화 메모리 장치.
  11. 제 10 항에 있어서,
    상기 리셋 직류 전압은 0V인 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 10 항에 있어서,
    상기 리셋 전류 드라이버는 상기 리셋 노드의 전압 레벨에 따라 상기 리셋 전류의 크기를 조절하는 상 변화 메모리 장치.
  13. 제 12 항에 있어서,
    상기 리셋 전류 드라이버는 상기 리셋 노드의 전압 레벨에 따라 상기 리셋 전류를 발생하는 PMOS 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제 2 항에 있어서,
    각각의 메모리 셀은
    상 변화 물질을 갖는 기억 소자; 및
    상기 메모리 셀을 선택하기 위한 선택 소자를 포함하되,
    상기 선택 소자는 상기 기억 소자와 워드 라인 사이에 연결되는 다이오드인 것을 특징으로 하는 상 변화 메모리 장치.
  15. 상 변화 메모리 장치의 프로그램 전류 인가 방법에 있어서:
    상기 상 변화 메모리 장치는
    복수의 메모리 셀을 갖는 메모리 셀 어레이; 및
    선택된 메모리 셀에 셋 전류를 제공하는 셋 전류 드라이버와 리셋 전류를 제공하는 리셋 전류 드라이버를 포함하는 쓰기 드라이버 회로를 포함하고,
    상기 상 변화 메모리 장치의 프로그램 전류 인가 방법은
    입력 데이터의 논리 레벨에 따라 셋 펄스 또는 리셋 펄스 중 하나를 입력받는 단계;
    상기 리셋 펄스를 입력받은 경우에, 상기 입력 데이터 및 상기 리셋 펄스에 응답하여 리셋 제어 신호를 발생하는 단계;
    상기 리셋 제어 신호에 응답하여 리셋 직류 전압을 입력받는 단계; 및
    상기 리셋 직류 전압에 응답하여 상기 리셋 전류를 상기 선택된 메모리 셀에 제공하는 단계를 포함하되,
    상기 리셋 전류 드라이버는 상기 리셋 직류 전압의 레벨에 따라 상기 리셋 전류의 크기를 조절하는 프로그램 전류 인가 방법.
  16. 삭제
  17. 제 15 항에 있어서,
    상기 셋 펄스를 입력받은 경우에,
    상기 입력 데이터 및 상기 셋 펄스에 응답하여 셋 제어 신호를 발생하는 단계; 및
    상기 셋 제어 신호 및 셋 직류 전압에 응답하여 상기 셋 전류를 상기 선택된 메모리 셀에 제공하는 단계를 포함하는 프로그램 전류 인가 방법.
  18. 제 17 항에 있어서,
    상기 셋 전류 드라이버는 상기 셋 직류 전압의 레벨에 따라 상기 셋 전류의 크기를 조절하는 프로그램 전류 인가 방법.
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US7907435B2 (en) * 2005-09-21 2011-03-15 Renesas Electronics Corporation Semiconductor device
US7499316B2 (en) * 2006-03-31 2009-03-03 Samsung Electronics Co., Ltd. Phase change memory devices and program methods
KR101408876B1 (ko) * 2007-11-13 2014-06-18 삼성전자주식회사 상 변화 메모리 장치의 기입 드라이버 회로
US20090295443A1 (en) * 2008-06-03 2009-12-03 Qimonda Ag System and Method For Modifying Signal Characteristics
KR20100041470A (ko) * 2008-10-14 2010-04-22 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
KR101001146B1 (ko) 2008-12-12 2010-12-15 주식회사 하이닉스반도체 상변화 메모리 장치
US8605490B2 (en) * 2009-10-12 2013-12-10 Micron Technology, Inc. Non-volatile SRAM cell that incorporates phase-change memory into a CMOS process
EP2559035A4 (en) * 2010-04-13 2015-12-16 Conversant Intellectual Property Man Inc PHASE SWITCH MEMORY WITH DOUBLE DESCRIPTIVE DRIVER
KR20130107198A (ko) * 2010-04-26 2013-10-01 모사이드 테크놀로지스 인코퍼레이티드 상변화 메모리에서의 기록 방식
KR20130058534A (ko) * 2011-11-25 2013-06-04 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 위한 셋 프로그램 제어 회로 및 프로그램 방법
KR102347180B1 (ko) * 2015-07-31 2022-01-04 삼성전자주식회사 저항성 메모리 장치
KR102636091B1 (ko) * 2016-10-14 2024-02-14 에스케이하이닉스 주식회사 저항성 메모리 장치, 이를 위한 선택적 쓰기 장치 및 동작 방법
CN110189785B (zh) * 2019-04-09 2020-11-24 华中科技大学 一种基于双阈值选通管的相变存储器读写控制方法及系统
CN115223613A (zh) * 2021-04-17 2022-10-21 华为技术有限公司 一种相变存储装置、操作方法和存储器芯片
CN113268860B (zh) * 2021-04-26 2023-10-31 中国科学院上海微系统与信息技术研究所 一种相变存储器件仿真模型

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100520228B1 (ko) * 2004-02-04 2005-10-11 삼성전자주식회사 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법
KR100564636B1 (ko) 2004-10-26 2006-03-28 삼성전자주식회사 반도체 메모리 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6480438B1 (en) * 2001-06-12 2002-11-12 Ovonyx, Inc. Providing equal cell programming conditions across a large and high density array of phase-change memory cells
US6487113B1 (en) * 2001-06-29 2002-11-26 Ovonyx, Inc. Programming a phase-change memory with slow quench time
US6590807B2 (en) 2001-08-02 2003-07-08 Intel Corporation Method for reading a structural phase-change memory
KR100564567B1 (ko) 2003-06-03 2006-03-29 삼성전자주식회사 상 변화 메모리의 기입 드라이버 회로
KR100558548B1 (ko) * 2003-11-27 2006-03-10 삼성전자주식회사 상변화 메모리 소자에서의 라이트 드라이버 회로 및라이트 전류 인가방법
JP4567963B2 (ja) 2003-12-05 2010-10-27 ルネサスエレクトロニクス株式会社 半導体集積回路装置
DE102005004338B4 (de) 2004-02-04 2009-04-09 Samsung Electronics Co., Ltd., Suwon Phasenänderungs-Speicherbauelement und zugehöriges Programmierverfahren
KR100587702B1 (ko) 2004-07-09 2006-06-08 삼성전자주식회사 피크 전류의 감소 특성을 갖는 상변화 메모리 장치 및그에 따른 데이터 라이팅 방법
US7499316B2 (en) * 2006-03-31 2009-03-03 Samsung Electronics Co., Ltd. Phase change memory devices and program methods

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100520228B1 (ko) * 2004-02-04 2005-10-11 삼성전자주식회사 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법
KR100564636B1 (ko) 2004-10-26 2006-03-28 삼성전자주식회사 반도체 메모리 장치

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