KR100895397B1 - 상 변화 메모리 장치 - Google Patents

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Abstract

본 발명은 상 변화 메모리 장치에 관한 것으로서, 세트 데이터의 라이트 동작시 세트 데이터의 펄스 형태를 용이하게 제어할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 상 변화 저항 소자를 포함하여 데이터의 리드/라이트가 이루어지는 셀 어레이와, 셀 어레이로부터 인가된 센싱 전압과 기준전압을 비교 및 증폭하여 래치 데이터를 출력하는 센스앰프와, 라이트 검증 인에이블 신호에 따라 래치 데이터와 입력 데이터를 비교하여 구동 인에이블 신호를 출력하는 비교부와, 리셋 제어신호와 세트 제어신호에 따라 입력 데이터의 라이트 펄스를 제어하기 위한 리셋 인에이블 신호 및 세트 인에이블 신호를 출력하는 라이트 구동 제어부, 및 구동 인에이블 신호에 따라 구동되며, 리셋 인에이블 신호, 세트 인에이블 신호 및 복수개의 세트 펄스 제어신호에 따라 라이트 펄스를 제어하기 위한 구동 전압을 셀 어레이에 공급하는 라이트 구동부를 포함한다.

Description

상 변화 메모리 장치{Phase change memory device}
본 발명은 상 변화 메모리 장치에 관한 것으로서, 세트 데이터의 라이트 동작시 세트 데이터의 펄스 형태를 용이하게 제어할 수 있도록 하는 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이터가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항의 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태(Amorphous phase)가 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이터를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이터 "1"이라 하고, 고저항 상태일 경우를 데이터 "0"이라 하면 두 데이터의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상 이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
이러한 종래의 상 변화 메모리 장치는 리셋 데이터의 라이트 모드가 종료될 경우 리셋 펄스가 디스에이블 되는데 일정 시간이 걸리게 된다. 이에 따라, 리셋 펄스의 용융(Quench) 시간이 길어질 경우 전력 소모가 커지게 되고 리셋 데이터의 라이트 특성이 감소하게 된다.
또한, 종래의 상 변화 메모리 장치는 세트 데이터의 라이트 동작시 세트 데이터의 펄스 형태가 일정 시간 동안 인에이블 되는 단일 펄스의 형태를 가지게 된다. 이에 따라, 세트 데이터의 펄스를 용이하게 제어할 수 없게 된다. 이러한 경우 세트 데이터의 라이트 동작시 동일한 라이트 전압이 계속적으로 공급되어 라이트 특성이 감소하게 될 뿐만 아니라 전력 소모가 커지게 된다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 세트 데이터의 라이트 동작시 단계적으로 감소하는 펄스 형태를 갖도록 제어하여 세트 데이터의 펄스 형태를 용이하게 제어할 수 있도록 하는데 그 목적이 있다.
둘째, 주변회로에서 공급되는 전원전압(VDD) 레벨에 따라 세트 데이터의 라이트 펄스를 제어하여 전력 소모를 줄일 수 있도록 하는데 그 목적이 있다.
셋째, 리셋 데이터의 종료시 리셋 펄스를 빠르게 디스에이블 시켜 리셋 라이트 특성을 향상시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 상 변화 메모리 장치는, 상 변화 저항 소자를 포함하여 데이터의 리드/라이트가 이루어지는 셀 어레이; 셀 어레이로부터 인가된 센싱 전압과 기준전압을 비교 및 증폭하여 래치 데이터를 출력하는 센스앰프; 라이트 검증 인에이블 신호에 따라 래치 데이터와 입력 데이터를 비교하여 구동 인에이블 신호를 출력하는 비교부; 리셋 제어신호와 세트 제어신호에 따라 입력 데이터의 라이트 펄스를 제어하기 위한 리셋 인에이블 신호 및 세트 인에이블 신호를 출력하는 라이트 구동 제어부; 및 구동 인에이블 신호에 따라 구동되며, 리셋 인에이블 신호, 세트 인에이블 신호 및 복수개의 세트 펄스 제어신호에 따라 라이트 펄스를 제어하기 위한 구동 전압을 셀 어레이에 공급하는 라이트 구동부를 포 함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 갖는다.
첫째, 세트 데이터의 라이트 동작시 단계적으로 감소하는 펄스 형태를 갖도록 제어하여 세트 데이터의 펄스 형태를 용이하게 제어할 수 있도록 한다.
둘째, 주변회로에서 공급되는 전원전압(VDD) 레벨에 따라 세트 데이터의 라이트 펄스를 제어하여 전력 소모를 줄일 수 있도록 한다.
셋째, 리셋 데이터의 종료시 리셋 펄스를 빠르게 디스에이블 시켜 리셋 라이트 특성을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이 및 컬럼 스위칭부에 관한 회로도이다.
본 발명은 셀 어레이 CA와, 컬럼 스위칭부 YSW를 포함한다. 여기서, 컬럼 스위칭부 YSW는 복수개의 PMOS트랜지스터 SW1~SW4로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 컬럼 스위칭부 YSW의 구성을 PMOS트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, NMOS트랜지스터로 구현할 수도 있다.
그리고, 셀 어레이 CA는 비트라인 BL과 워드라인 WL이 교차하는 영역에 각각 형성된 복수개의 단위 셀 C을 포함한다. 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어진다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다.
이러한 본 발명은 리드 모드시 선택된 워드라인 WL에는 로우 전압이 인가된다. 그리고, 비트라인 BL에는 리드전압(Vread)이 인가되어 비트라인 BL, 상 변화 저항 소자 PCR 및 다이오드 D를 통해 세트(Set) 상태의 리드전류 Iset 또는 리셋 상태의 리드전류 Ireset가 워드라인 WL 쪽으로 흐르게 된다.
또한, PMOS트랜지스터 SW1~SW4는 비트라인 BL과 글로벌 비트라인 GBL 사이에 연결되어 게이트 단자를 통해 컬럼 선택신호 LY1_m~LY4_m가 각각 인가된다. 여기서, 본 발명은 하나의 글로벌 비트라인 GBL에 복수개의 비트라인 BL이 연결되어 계층적 비트라인 구조를 이룬다.
그리고, 컬럼 선택신호 LY1_m~LY4_m에 따라 PMOS트랜지스터 SW1~SW4가 선택적으로 턴온되어 비트라인 BL과 글로벌 비트라인 GBL 사이의 연결을 제어한다. 그리고, 액티브 동작 모드시 컬럼 선택신호 LY1_m~LY4_m 중 한 개의 신호만 활성화되어 해당 비트라인 BL에 연결된 단위 셀 C을 선택하게 된다.
도 5는 본 발명에 따른 상 변화 메모리 장치에 관한 구성도이다.
본 발명은 풀다운부 PD와, 글로벌 컬럼 스위칭부 GYSW와, 센스앰프 S/A와, 라이트 구동부 W/D와, 출력 조정부(120)와, 데이터 입력 래치부(130)와, 비교부(140)와, 라이트 구동 제어부(150)와, 메인 레퍼런스 전압 공급부(160) 및 데이터 입/출력 버퍼부(170)를 포함한다.
여기서, 센스앰프 S/A는 센싱 전류 전압 변환부(100)와, 증폭기 A1 및 래치부(110)를 포함한다. 센스앰프 S/A는 노드 LBL를 통해 인가되는 데이터를 감지하고 기준전압 VREF과 비교하여 데이터 "1"과 데이터 "0"을 구별한다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 글로벌 비트라인 GBL에 라이트 데이터에 대응하는 구동 전압을 공급한다.
풀다운부 PD는 프리차지 구간 동안에 글로벌 비트라인 GBL을 저전압으로 프리차지 시킨다.
그리고, 글로벌 컬럼 스위칭부 GYSW는 PMOS트랜지스터 P1와 NMOS트랜지스터 N1를 포함한다. PMOS트랜지스터 P1는 글로벌 비트라인 GBL과 노드 LBL 사이에 연결되어 게이트 단자를 통해 글로벌 컬럼 스위칭 신호 GYSWP가 인가된다. NMOS트랜지스터 N1는 글로벌 비트라인 GBL과 노드 LBL 사이에 연결되어 게이트 단자를 통해 글로벌 컬럼 스위칭 신호 GYSWN가 인가된다.
여기서, 글로벌 컬럼 스위칭 신호 GYSWP와 글로벌 컬럼 스위칭 신호 GYSWN는 서로 다른 위상을 갖는다. 그리고, 노드 LBL는 글로벌 비트라인 GBL의 출력을 센스앰프 S/A의 공급하고, 라이트 구동부 W/D의 구동 전압을 글로벌 비트라인 GBL에 전송하기 위한 단자이다.
센싱 전류 전압 변환부(100)는 노드 LBL로부터 인가되는 센싱 전류를 전압으로 변환하여 센싱 전압 VDAT을 출력한다. 증폭기 A1는 센싱 전압 VDAT과 레퍼런스 전압 VREF을 비교 및 증폭한다. 래치부(110)는 증폭기 A1의 출력신호를 래치하여 래치 데이터 SLAT를 출력한다. 출력 조정부(120)는 래치 데이터 SLAT를 제어하여 글로벌 입/출력 라인 GIO_BUS를 통해 데이터 입/출력 버퍼부(170)에 출력한다.
데이터 입력 래치부(130)는 글로벌 입/출력 라인 GIO_BUS를 통해 데이터 입/출력 버퍼부(170)로부터 인가된 입력 데이터를 래치하여 입력 데이터 DLAT를 출력한다.
비교부(140)는 라이트 모드시 데이터 검증을 수행하기 위해 컬럼 디코딩 신호 YDEC와 라이트 검증 인에이블 신호 WVEN에 따라 센스앰프 S/A의 래치 데이터 SLAT와 데이터 입력 래치부 DINLAT로부터 인가되는 입력 데이터 DLAT를 비교하여 구동 인에이블 신호 DWEN를 출력한다.
즉, 비교부(140)는 래치 데이터 SLAT와 입력 데이터 DLAT가 다를 경우 구동 인에이블 신호 DWEN를 활성화시켜 출력한다. 반면에, 비교부(140)는 래치 데이터 SLAT와 입력 데이터 DLAT가 같을 경우 구동 인에이블 신호 DWEN를 비활성화시켜 출력한다.
라이트 구동 제어부(150)는 비트라인 디스에이블 신호 GBLDIS와, 리셋 디스에이블 신호 RESETDIS와, 리셋 제어신호 RESETC와, 세트 제어신호 SETC 및 컬럼 디코딩 신호 YDEC에 따라 입력 데이터 DLAT를 제어한다. 이에 따라, 라이트 구동 제 어부(150)는 리셋 인에이블 신호 RESETEN와, 세트 인에이블 신호 SETEN와, 리셋 디스에이블 풀업 신호 RESETDISPU 및 리셋 디스에이블 풀다운 신호 RESETDISPD를 출력한다.
라이트 구동부 W/D는 구동 인에이블 신호 DWEN와, 복수개의 세트 펄스 제어신호 SETP<1:n>와, 리셋 인에이블 신호 RESETEN와, 세트 인에이블 신호 SETEN와, 리셋 디스에이블 풀업 신호 RESETDISPU 및 리셋 디스에이블 풀다운 신호 RESETDISPD에 따라 구동이 제어되어, 노드 LBL에 세트/리셋 라이트 전압 을 공급한다. 여기서, 라이트 구동부 W/D는 구동 인에이블 신호 DWEN가 활성화될 경우에 동작하게 된다.
메인 레퍼런스 전압 공급부(160)는 레퍼런스 전압 VREF을 생성하여 센스앰프 S/A에 출력한다. 그리고, 데이터 입/출력 버퍼부(170)는 출력 조정부(120)의 출력을 버퍼링하여 글로벌 입/출력 라인 GIO_BUS에 출력하고, 글로벌 입/출력 라인 GIO_BUS의 출력을 버퍼링하여 데이터 입력 래치부(130)에 출력한다.
도 6은 도 5의 라이트 구동부 W/D에 관한 상세 회로도이다.
라이트 구동부 W/D는 풀업부(200)와, 풀다운부(210)와, 세트 전류 조정부(220) 및 활성화 조정부(230)를 포함한다.
풀업부(200)는 풀업 소자인 PMOS트랜지스터 P2~P4를 포함한다. PMOS트랜지스터 P2는 고전압 VPPWD 인가단과 세트 전류 조정부(220) 사이에 연결되어 게이트 단자를 통해 리셋 디스에이블 풀업 신호 RESETDISPU가 인가된다. 여기서, 고전압 VPPWD는 펌핑전압 VPP 레벨을 갖는 것이 바람직하다.
그리고, PMOS트랜지스터 P3는 고전압 VPPWD 인가단과 세트 전류 조정부(220) 사이에 연결되어 게이트 단자가 드레인 단자와 공통 연결된다. 이에 따라, PMOS트랜지스터 P3를 통해 세트 전류 조정부(220)에 전류 iWDC가 흐르게 된다. 또한, PMOS트랜지스터 P4는 고전압 VPPWD 인가단과 노드 LBL 사이에 연결되어 게이트 단자가 PMOS트랜지스터 P3과 공통 연결된다. 이에 따라, PMOS트랜지스터 P4를 통해 노드 LBL에 전류 iWDLBL이 흐르게 된다.
풀다운부(210)는 풀다운 소자인 NMOS트랜지스터 N2를 포함한다. NMOS트랜지스터 N2는 노드 LBL와 접지전압단 사이에 연결되어 게이트 단자를 통해 리셋 디스에이블 풀다운 신호 RESETDISPD가 인가된다.
그리고, 세트 전류 조정부(220)는 정전류원인 PMOS트랜지스터 P5~P9와, 세트 펄스 제어수단인 NMOS트랜지스터 N3~N6를 포함한다. 이러한 세트 전류 조정부(200)는 세트 데이터의 라이트 전압과 전류를 시간에 따라 제어하도록 한다.
PMOS트랜지스터 P5~P8는 풀업부(200)와 NMOS트랜지스터 N3~N6와 각각 연결되어 게이트 단자가 접지전압단과 연결된다. 그리고, PMOS트랜지스터 P9는 풀업부(200)와 활성화 조정부(230) 사이에 연결되어 게이트 단자가 접지전압단과 연결된다.
NMOS트랜지스터 N3~N6는 PMOS트랜지스터 P5~P8와 활성화 조정부(230) 사이에 연결되어 게이트 단자를 통해 세트 펄스 제어신호 SETP<1:n>가 인가된다. 이에 따라, NMOS트랜지스터 N3~N6는 세트 펄스 제어신호 SETP<1:n>에 따라 각각 독립적으로 제어된다. 여기서, NMOS트랜지스터 N3~N6는 각각의 게이트 단자로 인가되는 세 트 펄스 제어신호 SETP<1:n>가 모두 하이 레벨일 경우 가장 많은 전류 iWDC가 흐르게 된다.
즉, PMOS트랜지스터 P5와 NMOS트랜지스터 N3는 풀업부(200)와 활성화 조정부(230) 사이에 직렬 연결된다. 그리고, PMOS트랜지스터 P6와 NMOS트랜지스터 N4는 풀업부(200)와 활성화 조정부(230) 사이에 직렬 연결된다. PMOS트랜지스터 P7와 NMOS트랜지스터 N5는 풀업부(200)와 활성화 조정부(230) 사이에 직렬 연결된다. PMOS트랜지스터 P8와 NMOS트랜지스터 N6는 풀업부(200)와 활성화 조정부(230) 사이에 직렬 연결된다.
또한, 활성화 조정부(230)는 NMOS트랜지스터 N7~N9를 포함하여 세트 전류 조정부(220)의 활성화 여부를 제어한다. 여기서, NMOS트랜지스터 N7,N9는 세트 전류 조정부(220)와 접지전압단 사이에 직렬 연결된다. NMOS트랜지스터 N7는 게이트 단자를 통해 세트 인에이블 신호 SETEN가 인가되고, NMOS트랜지스터 N9는 게이트 단자를 통해 구동 인에이블 신호 DWEN가 인가된다. NMOS트랜지스터 N8는 PMOS트랜지스터 P9와 NMOS트랜지스터 N9 사이에 연결되어 게이트 단자를 통해 리셋 인에이블 신호 RESETEN가 인가된다.
도 7은 도 5의 비교부(140)에 관한 상세 회로도이다.
비교부(140)는 인버터 IV1,IV2와, 복수개의 낸드게이트 ND1~ND3를 포함한다.
여기서, 낸드게이트 ND1는 래치 데이터 SLAT와, 인버터 IV2에 의해 반전된 입력 데이터 DLAT 및 컬럼 디코딩 신호 YDEC를 낸드연산한다. 그리고, 낸드게이트 ND2는 입력 데이터 DLAT와, 인버터 IV1에 의해 반전된 래치 데이터 SLAT 및 컬럼 디코딩 신호 YDEC를 낸드연산한다. 낸드게이트 ND3는 낸드게이트 ND1,ND2 및 라이트 검증 인에이블 신호 WVEN를 낸드연산하여 구동 인에이블 신호 DWEN를 출력한다.
이러한 구성을 갖는 비교부(140)의 동작 과정을 설명하면 다음과 같다.
먼저, 컬럼 디코딩 신호 YDEC에 의해 해당하는 컬럼이 선택되는 경우를 가정한다. 만약, 래치 데이터 SLAT와 입력 데이터 DALT가 다를 경우, 라이트 검증 인에이블 신호 WVEN와 상관없이 구동 인에이블 신호 DWEN가 하이 레벨로 활성화된다.
반면에, 래치 데이터 SLAT와 입력 데이터 DALT가 같은 경우, 라이트 검증 인에이블 신호 WVEN에 따라 구동 인에이블 신호 DWEN가 제어된다. 즉, 라이트 검증 인에이블 신호 WVEN가 하이 레벨일 경우 구동 인에이블 신호 DWEN가 로우 레벨이 되고, 라이트 검증 인에이블 신호 WVEN가 로우 레벨일 경우 구동 인에이블 신호 DWEN가 하이 레벨로 활성화된다.
도 8은 도 5의 라이트 구동 제어부(150)에 관한 상세 회로도이다.
라이트 구동 제어부(150)는 인버터 IV3~IV5와, 낸드게이트 ND4~ND7와, 오아게이트 OR와, 노아게이트 NOR와, 레벨 쉬프터 LS를 포함한다.
여기서, 낸드게이트 ND4는 리셋 제어신호 RESETC와, 컬럼 디코딩 신호 YDEC와, 입력 데이터 DLAT를 낸드연산한다. 인버터 IV4는 낸드게이트 ND4의 출력을 반전 구동하여 리셋 인에이블 신호 RESETEN를 출력한다.
그리고, 노아게이트 NOR는 인버터 IV3에 의해 반전된 컬럼 디코딩 신호 YDEC와, 세트 제어신호 SETC 및 입력 데이터 DLAT를 노아연산하여 세트 인에이블 신호 SETEN를 출력한다. 오아게이트 OR는 세트 인에이블 신호 SETEN와 리셋 인에이블 신호 RESETEN를 오아연산한다.
낸드게이트 ND5는 낸드게이트 ND4의 출력과, 입력 데이터 DLAT 및 리셋 디스에이블 신호 RESETDIS를 낸드연산한다. 낸드게이트 ND6는 낸드게이트 ND5의 출력과, 인버터 IV5에 의해 반전된 비트라인 디스에이블 신호 GBLDIS를 낸드연산하여 리셋 디스에이블 풀다운 신호 RESETDISPD를 출력한다.
또한, 낸드게이트 ND7는 오아게이트 OR의 출력과, 낸드게이트 ND5의 출력을 낸드연산한다. 레벨 쉬프터 LS는 고전압 VPPWD에 의해 제어되어 낸드게이트 ND7의 출력을 레벨 쉬프팅하여 리셋 디스에이블 풀업 신호 RESETDISPU를 출력한다.
이러한 구성을 갖는 라이트 구동 제어부(150)의 동작 과정을 설명하면 다음과 같다.
먼저, 컬럼 디코딩 신호 YDEC에 의해 해당하는 컬럼이 선택되는 경우를 가정한다. 여기서, 리셋 제어신호 RESETC와 컬럼 디코딩 신호 YDEC 및 입력 데이터 DLAT가 모두 하이 레벨로 입력될 경우 리셋 인에이블 신호 RESETEN가 활성화 되어 출력된다.
만약, 리셋 데이터의 라이트 동작시 리셋 제어신호 RESETC와 입력 데이터 DLAT가 하이 레벨로 입력될 경우 리셋 인에이블 신호 RESETEN가 활성화된다. 그리고, 오아게이트 OR의 출력이 하이가 되고, 낸드게이트 ND5의 출력이 하이가 되어 낸드게이트 ND7의 출력이 로우 레벨이 된다.
이에 따라, 리셋 디스에이블 풀업 신호 RESETDISPU가 고전압 VPPWD으로 레벨 쉬프팅되어 출력된다. 이때, 비트라인 디스에이블 신호 GBLDIS가 로우 레벨로 입 력될 경우 리셋 디스에이블 풀다운 신호 RESETDISPD가 로우 레벨이 된다.
반면에, 리셋 제어신호 RESETC가 로우 레벨로 비활성화될 경우 리셋 인에이블 신호 RESET가 비활성화된다. 이에 따라, 오아 게이트 OR의 출력이 로우 레벨이 되고, 리셋 디스에이블 풀업 신호 RESETDISPU가 고전압 VPPWD으로 레벨 쉬프팅되어 로우 레벨로 출력된다.
이때, 낸드게이트 ND4의 출력이 하이가 되고, 리셋 펄스를 디스에이블 시키기 위한 리셋 디스에이블 신호 RESETDIS 및 입력 데이터 DLAT가 하이 레벨로 입력될 경우 낸드게이트 ND5의 출력이 로우 레벨이 된다. 그리고, 비트라인 디스에이블 신호 GBLDIS가 하이 레벨로 활성화될 경우 리셋 디스에이블 풀다운 신호 RESETDISPD가 하이 레벨로 활성화된다.
이후에, 세트 제어신호 SETC와 컬럼 디코딩 신호 YDEC 및 입력 데이터 DLAT 중 적어도 하나의 신호가 활성화 될 경우 세트 인에이블 신호 SETEN가 로우 레벨로 출력된다. 여기서, 세트 제어신호 SETC는 로우 레벨로 입력될 경우 활성화되는 로우 액티브(Low Active) 신호이다. 세트 제어신호 SETC와 컬럼 디코딩 신호 YDEC 및 입력 데이터 DLAT가 모두 로우 레벨로 입력될 경우 세트 인에이블 신호 SETEN가 하이 레벨로 활성화된다.
이러한 구성을 갖는 본 발명의 세트 데이터의 라이트 동작을 도 9a,9b를 참조하여 설명하면 다음과 같다.
먼저, 세트 데이터의 라이트 동작시 리셋 인에이블 신호 RESETEN가 로우 레벨로 비활성화된다. 그리고, 구동 인에이블 신호 DWEN와, 세트 인에이블 신호 SETEN가 하이 레벨로 활성화된다. 이에 따라, NMOS트랜지스터 N7,N9가 턴온된다.
또한, 세트 전류 조정부(220)의 세트 펄스 제어신호 SETP<1:n>가 모두 하이 레벨일 경우 NMOS트랜지스터 N3~N6가 모두 턴온된다. 이에 따라, PMOS트랜지스터 P3,P4가 턴온되어 가장 많은 전류 iWDC가 흐르게 된다. 그리고, PMOS트랜지스터 P3,P4의 턴온에 따라 노드 LBL에 가장 많은 전류 iWDLBL이 흐르게 된다. 이때, 전류 iWDLBL는 전류 iWDC 보다 N 배 증폭된 전류 값을 갖게 된다.
따라서, NMOS트랜지스터 N3~N6의 턴온/턴오프에 따라 전류 iWDC,iWDLBL의 전류를 제어할 수 있게 된다. 즉, NMOS트랜지스터 N3~N6가 모두 턴온 된 경우 전류 iWDC,iWDLBL가 가장 많이 흐르게 된다. 이후에, 세트 펄스 제어신호 SETP<1:n>가 순차적으로 비활성화되면 NMOS트랜지스터 N6, NMOS트랜지스터 N5, NMOS트랜지스터 N4 및 NMOS트랜지스터 N3가 순차적으로 턴오프 된다.
이러한 경우 시간이 흐름에 따라 전류 iWDC의 값이 점차적으로 줄어들어 전류 iWDLBL의 값이 단계적으로 감소하게 된다. 따라서, 도 11b에서와 같이 세트 데이터의 라이트 동작시 노드 LBL의 전압이 단계적으로 감소하게 되는 펄스의 형태를 갖는다.
도 10은 본 발명의 리셋 데이터의 라이트 동작을 설명하기 위한 도면이다.
먼저, 리셋 데이터의 라이트 동작시 t1 구간에서 리셋 인에이블 신호 RESETEN와, 구동 인에이블 신호 DWEN가 하이 레벨로 활성화된다. 이에 따라, NMOS트랜지스터 N8,N9가 턴온된다. 이때, 입력 데이터 DLAT와 센스앰프 S/A의 래치 데이터 SLAT가 서로 다를 경우, 구동 인에이블 신호 DWEN가 하이 레벨로 활성화된다.
세트 인에이블 신호 SETEN가 비활성화될 경우 NMOS트랜지스터 N7가 턴오프되어, NMOS트랜지스터 N3~N6가 전류 iWDC에 영향을 주지 않게 된다. 이에 따라, PMOS트랜지스터 P9가 턴온 상태를 유지하고, PMOS트랜지스터 P3,P4가 턴온되어 도 11a에서 보는 바와 같이, 노드 LBL에 단일 리셋 펄스가 출력된다.
이때, 리셋 디스에이블 신호 RESETDIS가 로우 전압 레벨을 유지하게 되고, 라이트 검증 인에이블 신호 WVEN는 하이 레벨로 활성화되어 라이트 데이터의 검증 동작을 수행하게 된다.
이후에, t2 구간에서 리셋 인에이블 신호 RESETEN가 로우 레벨로 비활성화되면, 리셋 디스에이블 신호 RESETDIS가 활성화된다. 이에 따라, 리셋 디스에이블 풀업 신호 RESETDISPU가 로우 레벨이 되고, 리셋 디스에이블 풀다운 신호 RESETDISPD가 하이 레벨로 천이하게 된다.
여기서, 풀업부(200)와 풀다운부(210)는 리셋 데이터의 라이트 펄스가 비활성화될 경우 디스에이블 동작을 빠르게 수행하기 위한 구성이다. t2 구간에서 리셋 디스에이블 풀업 신호 RESETDISPU가 로우 전압 레벨로 천이할 경우 PMOS트랜지스터 P2가 턴온된다. 그리고, 리셋 디스에이블 풀다운 신호 RESETDISPD가 하이 전압 레벨로 천이할 경우 NMOS트랜지스터 N2가 턴온된다.
즉, 풀업부(200) 및 풀다운부(210)는 리셋 펄스가 종료되는 시점에서 리셋 라이트 전류를 빨리 차단하기 위해 사용된다. 즉, 리셋 인에이블 신호 RESETEN가 로우 레벨로 디스에이블되면, 리셋 디스에이블 풀다운 신호 RESETDISPD가 하이 레벨이 되고, 리셋 디스에이블 풀업 신호 RESETDISPU가 로우 레벨이 된다.
이에 따라, PMOS트랜지스터 P2가 턴온되어 PMOS트랜지스터 P3,P4를 턴오프시킨다. 그리고, NMOS트랜지스터 N2가 턴온되어 노드 LBL을 접지전압 레벨로 풀다운시킴으로써 리셋 펄스가 빨리 디스에이블 되도록 한다. 따라서, 리셋 데이터의 디스에이블 동작시 빠른 용융(Quench) 동작이 수행되도록 하여 리셋 라이트 특성을 향상시킬 수 있도록 한다.
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이 및 컬럼 스위칭부에 관한 회로도.
도 5는 본 발명에 따른 상 변화 메모리 장치의 구성도.
도 6은 도 5의 라이트 구동부에 관한 상세 회로도.
도 7은 도 5의 비교부에 관한 상세 회로도.
도 8은 도 5의 라이트 구동 제어부에 관한 상세 회로도.
도 9a,9b는 세트 데이터의 라이트 동작을 설명하기 위한 도면.
도 10은 리셋 데이터의 라이트 동작을 설명하기 위한 도면.
도 11a,11b는 세트 및 리셋 데이터의 펄스 형태를 설명하기 위한 도면.

Claims (18)

  1. 상 변화 저항 소자를 포함하여 데이터의 리드/라이트가 이루어지는 셀 어레이;
    상기 셀 어레이로부터 인가된 센싱 전압과 기준전압을 비교 및 증폭하여 래치 데이터를 출력하는 센스앰프;
    라이트 검증 인에이블 신호에 따라 상기 래치 데이터와 입력 데이터를 비교하여 구동 인에이블 신호를 출력하는 비교부;
    리셋 제어신호와 세트 제어신호에 따라 상기 입력 데이터의 라이트 펄스를 제어하기 위한 리셋 인에이블 신호 및 세트 인에이블 신호를 출력하는 라이트 구동 제어부; 및
    상기 구동 인에이블 신호에 따라 구동되며, 상기 리셋 인에이블 신호, 상기 세트 인에이블 신호 및 복수개의 세트 펄스 제어신호에 따라 상기 라이트 펄스를 제어하기 위한 구동 전압을 상기 셀 어레이에 공급하는 라이트 구동부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제 1항에 있어서, 상기 입력 데이터가 세트 데이터일 경우 상기 라이트 펄스는 단계적으로 감소하는 펄스 형태를 갖는 것을 특징으로 하는 상 변화 메모리 장치.
  3. 제 1항에 있어서, 상기 비교부는 컬럼 디코딩 신호가 활성화된 경우 상기 래치 데이터와 상기 입력 데이터를 비교하여 다른 경우 상기 라이트 검증 인에이블 신호와 무관하게 상기 구동 인에이블 신호를 활성화시켜 출력하고, 같은 경우 상기 라이트 검증 인에이블 신호에 따라 상기 구동 인에이블 신호가 제어되는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 1항에 있어서, 상기 라이트 구동 제어부는
    상기 리셋 제어신호와 컬럼 디코딩 신호 및 상기 입력 데이터가 하이 레벨이 될 경우 상기 리셋 인에이블 신호를 활성화시켜 출력하는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 1항에 있어서, 상기 라이트 구동 제어부는
    컬럼 디코딩 신호가 하이 레벨이 되고, 상기 세트 제어신호 및 상기 입력 데이터가 로우 레벨이 될 경우 상기 세트 인에이블 신호를 활성화시켜 출력하는 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 1항에 있어서, 상기 라이트 구동 제어부는
    리셋 데이터의 라이트 펄스가 종료되는 시점에서 비트라인 디스에이블 신호와 리셋 디스에이블 신호에 따라 리셋 데이터의 라이트 펄스를 디스에이블 시키기 위한 리셋 디스에이블 풀업 신호 및 리셋 디스에이블 풀다운 신호를 활성화시켜 상 기 라이트 구동부에 출력하는 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 6항에 있어서, 상기 라이트 구동 제어부는 상기 리셋 디스에이블 풀업 신호를 고전압 레벨로 레벨 쉬프팅하여 출력하는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제 7항에 있어서, 상기 고전압 레벨은 펌핑전압 레벨인 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제 1항에 있어서, 상기 라이트 구동부는
    상기 세트 인에이블 신호의 활성화시 상기 복수개의 세트 펄스 제어신호에 따라 제 1전류의 값을 제어하는 세트 전류 조정부;
    상기 세트 전류 조정부의 출력에 따라 상기 제 1전류를 증폭하여 상기 셀 어레이와 연결된 제 1노드에 공급하는 풀업부;
    리셋 디스에이블 풀다운신호에 따라 상기 제 1노드를 풀다운시키는 풀다운부; 및
    상기 리셋 인에이블 신호와 상기 세트 인에이블 신호 및 상기 구동 인에이블 신호에 따라 상기 세트 전류 조정부의 활성화 여부를 제어하는 세트 활성화 조정부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 9항에 있어서, 상기 세트 전류 조정부는 상기 복수개의 세트 펄스 제어신호가 시간차에 따라 순차적으로 디스에이블 되어 상기 제 1전류가 단계적으로 낮아지는 펄스 형태를 가지게 됨을 특징으로 하는 상 변화 메모리 장치.
  11. 제 9항에 있어서, 상기 세트 전류 조정부는
    세트 펄스 제어신호에 의해 선택적으로 제어되어 상기 제 1전류의 값을 제어하는 세트 펄스 제어수단; 및
    상기 세트 펄스 제어수단과 상기 제 1전류의 인가단 사이에 연결된 정전류원을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 11항에 있어서, 상기 세트 펄스 제어수단은 복수개의 스위칭 소자를 포함하며, 상기 복수개의 스위칭 소자가 모두 턴온된 경우 상기 제 1전류가 상승하게 됨을 특징으로 하는 상 변화 메모리 장치.
  13. 제 11항에 있어서, 상기 세트 펄스 제어수단은 상기 정전류원과 일대일 대응하여 연결된 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제 9항에 있어서, 상기 풀업부는
    상기 라이트 구동 제어부로부터 인가되는 리셋 디스에이블 풀업 신호에 따라 상기 제 1노드를 고전압으로 풀업시키는 풀업 소자를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 제 14항에 있어서, 상기 고전압은 펌핑전압 레벨을 갖는 것을 특징으로 하는 상 변화 메모리 장치.
  16. 제 9항에 있어서, 상기 라이트 구동부는 상기 리셋 인에이블 신호의 활성화시 상기 제 1노드에 단일 리셋 펄스를 출력하는 것을 특징으로 하는 상 변화 메모리 장치.
  17. 제 1항에 있어서,
    상기 래치 데이터를 제어하여 글로벌 입/출력 라인에 출력하는 출력 조정부;
    상기 기준전압을 생성하는 메인 레퍼런스 전압 공급부;
    상기 글로벌 입/출력 라인의 데이터를 버퍼링하는 데이터 입/출력 버퍼부; 및
    상기 입력 데이터를 래치하여 상기 비교부에 출력하는 데이터 입력 래치부를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  18. 제 1항에 있어서, 상기 센스앰프는
    상기 셀 어레이로부터 인가되는 센싱 전류를 상기 센싱 전압으로 변환하는 센싱 전류 전압 변환부;
    상기 센싱 전압과 상기 기준전압을 비교 및 증폭하는 증폭기; 및
    상기 증폭기의 출력을 래치하여 상기 래치 데이터를 출력하는 래치부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
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