JP2012238369A - 非揮発性メモリ装置及びセンシング方法 - Google Patents

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Abstract

【課題】抵抗変化を利用したマルチレベルのデータをセンシングする非揮発性メモリ装置において、読出し動作の回数を減らし、読出し動作の制御に係わる回路の面積を縮小する。
【解決手段】非揮発性メモリ装置は、１つ以上の単位セルを含んでデータの読出し又は書込みが行なわれるセルアレイと、単位セルに格納されたデータに対応するセンシング電圧ＳＡＩと基準電圧ＲＥＦを比較及び増幅して出力し、ビットラインがプリチャージされた以後にセンシングイネーブル信号ＳＥＮの活性化区間で、単位セルの抵抗値に応じてセンシング電圧がディスチャージされる時間の差を測定し、データをセンシングするセンシング部１００とを含む。
【選択図】図７

Description

本発明の実施形態は非揮発性メモリ装置及びセンシング方法に関し、抵抗変化を利用してマルチレベルのデータをセンシングする非揮発性メモリ装置に関する技術である。
メモリ装置は、揮発性メモリ装置と非揮発性メモリ装置に区分することができる。ここで、非揮発性メモリ装置は、電源が供給されなくとも格納されたデータを保存することのできる非揮発性メモリセルを利用するメモリ装置であって、フラッシュラム（Flash Ram）、相変化ラム（PCRAM）などがある。
この中で相変化メモリ装置は、相変化物質、代表的な例としてGST（ゲルマニウム・アンチモン・テルル）を利用してメモリセルを構成し、GSTに熱を加えて晶質（Crystal）又は非晶質（Amorphous）状態に作ることにより、メモリセルにデータを格納することができるようにしたメモリ装置である。
さらに、マグネチックメモリ（Magnetic memory）及び相変化メモリ（Phase Change Memory：PCM）などの非揮発性メモリは、揮発性ラム（RAM；Random Access Memory）程度のデータ処理速度を有し、電源のオフ時にもデータが格納される特性を有する。
図１ａ及び図１ｂは、従来の技術に係わる相変化抵抗素子４を示す図である。
図１ａ及び図１ｂに示す通り、相変化抵抗素子４は上部電極１と下部電極３との間に相変化物質（Phase Change Material）２を挿入して形成される。上部電極１と下部電極３に電圧を印加すると、相変化物質２に電流が流れて温度が変化しながら電気伝導状態が変わることになる。
図２ａ及び図２ｂは、従来の技術に係わる相変化抵抗素子４のデータ格納原理を説明するための図である。
図２ａに示す通り、相変化抵抗素子４に閾値以下の電流が流れると相変化物質２が結晶化される。相変化物質２が結晶状態になれば低抵抗の物質となる。その結果、上部電極１と下部電極３の間に電流が流れることができる。
一方、図２ｂに示す通り、相変化抵抗素子４に閾値以上の電流が流れると、相変化物質２が溶融点（Melting Point）以上の温度となる。相変化物質２が溶融して非結晶状態（Amorphous Phase）になれば高抵抗の物質となる。その結果、上部電極１と下部電極３の間に電流が流れにくくなる。
したがって、相変化抵抗素子４は、上記のような二つの状態に互いに異なるデータを対応させることができるようになる。例えば、相変化抵抗素子４は低抵抗状態をデータ『1』に対応させ、高抵抗状態をデータ『0』に対応させることができる。
さらに、相変化物質２の状態は、相変化メモリ装置に電源がオフされても変化しないため、上記データは不揮発性で格納可能である。
図３は、従来の技術に係わる相変化抵抗セルの書込み動作を説明するためのグラフである。
図３に示す通り、相変化抵抗素子４の上部電極１と下部電極３の間に一定時間の間電流を流すと、熱が発生することになる。
一定時間の間閾値以下の電流を流すことになれば、低温加熱状態により相変化物質２が結晶化状態となる。その結果、相変化抵抗素子４がセット（Set）状態になる。
逆に、一定時間の間閾値以上の電流を流すことになれば、高温加熱状態により相変化物質２が非結晶化状態になる。その結果、相変化抵抗素子４がリセット（Reset）状態となる。
このような性質を利用して、書込み動作でセット状態を書き込むため、相変化抵抗素子４に低電圧を長時間の間印加することになる。
逆に、書込み動作でリセット状態を書き込むため、相変化抵抗素子４に高電圧を短時間の間印加することになる。
相変化抵抗メモリは、センシング動作時に相変化抵抗素子４にセンシング電流を印加し、相変化抵抗素子４に書き込まれたデータをセンシングする。
図４は、従来の技術に係わる相変化メモリ装置のセンシング部１０に関する詳細な構成を示す図である。
従来の技術に係わるセンシング部１０は、読出し駆動部１１、プリチャージ部１２、クランピング部１３、レファレンス電圧選択部１４及びセンスアンプSAを含む。
単位セルUCは、相変化抵抗素子PCRとダイオード素子Dを含む。
そして、読出し駆動部１１は、電流駆動信号に応じて高電圧VPPSAを駆動しセンシング電圧SAIを出力する。
プリチャージ部１２は、プリチャージ信号に応じてセンシング電圧SAIを高電圧VPPSAレベルにプリチャージさせる。
さらに、クランピング部１３は、センシング動作の遂行時にクランピング制御信号CLMに応じてセンシング電圧SAIの電圧レベルをクランピングさせる。
レファレンス電圧選択部１４は、複数のレファレンス電圧REF0〜REF2のうち１つを選択してセンスアンプSAに出力する。
センスアンプSAは、センスアンプイネーブル信号SENに応じて基準電圧REFとセンシング電圧SAIを比較及び増幅して出力する。このようなセンスアンプSAは、ポジティブ端子（+）を介してセンシング電圧SAIが印加され、ネガティブ端子（-）を介して複数のレファレンス電圧REF0〜REF2のうち１つの電圧が印加される。
書込み動作によりセルの抵抗状態が定まると、プリチャージ部１２により読出し経路が高電圧VPPSAレベルにプリチャージされたあと、プリチャージ部１２がターンオフされる。そして、読出し駆動部１１によりセンシング動作に用いられる電流を供給することになる。
このとき、クランピング部１３に備えられたNMOSトランジスタの閾値電圧（Vt）と、セル抵抗に対応してビットラインBLに形成されるゲートソース電圧（Vgs）の関係に応じてセンシング電圧SAIのレベルが図５のように形成される。
図５は、図４に示した相変化メモリ装置でセル抵抗の分布及びセンシング出力レベルを説明するための図である。
１つのセルで２ビットのデータをセンシングするための動作は、最少２回以上の読出し動作を要する。
特に、１つのセルで２ビットデータをセンシングする場合、４つの状態を区分して読出し動作を行うことになる。
即ち、１つのセルで２ビットデータをセンシングする場合、セルに格納されたデータの抵抗値に応じて『00』、『01』、『10』、『11』の４つの状態を区分することになる。
このような４つの状態のデータを区分するため、３つのレファレンス電圧REF0〜REF2が必要となる。
セルデータがレファレンス電圧REF0より小さい場合データ『00』を判別し、レファレンス電圧REF0より大きい場合データ『01』を判別する。そして、セルデータがレファレンス電圧REF1より小さい場合データ『01』を判別し、レファレンス電圧REF1より大きい場合データ『10』を判別する。そして、セルデータがレファレンス電圧REF2より小さい場合データ『10』を判別し、レファレンス電圧REF1より大きい場合データ『11』を判別する。
このように、４つの抵抗状態を区分する場合、３回の読出し動作が必要となる。３回の読出し動作を行うため、レファレンス電圧選択部１４は複数のレファレンス電圧REF0〜REF2のうち１つを選択してセンスアンプSAに出力する。そして、抵抗の状態に応じて形成されるセンシング電圧SAIのレベルを判読することになる。
ところが、読み出すデータの個数が増加することになれば、読出し回数を増加させるか、センシング構造に応じてレファレンスレベルを複数個適用しなければならない困難がある。
即ち、複数個のレファレンスレベルを適用する場合、レファレンス電圧選択部１４でレファレンス電圧を変更するための時間が多く消耗され、レファレンス電圧を変更する場合ノイズの発生が増加することになる。さらに、レファレンスレベルが増加することになれば、レファレンスラインを設けるための面積が増加することになる。
図６は、図４に示した相変化メモリ装置で、セル抵抗の分布を改善するため行なわれる検証（Verify）動作を説明するための図である。
マルチレベルデータをセンシングする場合、書込み動作が完了したセルの位置を読み出し、さらに書込み動作を進めるか否かを判断するための検証動作が行なわれる。
このとき、セル分布を改善するため、図６に示す通り、レファレンスレベル（REF0〜REF2）を検証レベルに変更して読み出す動作が必要となる。
ここで、レファレンス電圧REF0は検証レベルVerify0L、Verify0Rに変更され、レファレンス電圧REF1は検証レベルVerify1L、Verify1Rに変更され、レファレンス電圧REF2は検証レベルVerify2L、Verify2Rに変更される。
ところが、このような検証動作を行なうため、最少６回以上の読出し動作が必要である。そして、３つのレファレンスレベルREF0〜REF2を検証レベルに変更するため追加的な制御を要することになる。
したがって、検証動作を行うため読出し動作の回数が増加することになり、レファレンスレベルを変更する場合ノイズの発生が増加することになる。さらに、レファレンスレベルの変更時に時間が多く消耗するだけでなく、検証レベルを制御するための駆動部の面積が増加することになる。
本発明の実施形態は、次のような特徴を有する。
第一、プリチャージされたビットラインレベルがセルの抵抗値に応じてプリチャージされる時間の差を判別し、マルチレベルデータをセンシングすることにより読出し動作の回数を減らし、検証動作に求められる制御メカニズムを簡単に具現することができ、読出し動作の制御に係わる回路の面積を縮小させることができるようにする。
第二、クロックパルス形態を有するセンシングイネーブル信号を利用し、プリチャージされたビットラインレベルがセルの抵抗値に応じてプリチャージされる時点を検出し、データをセンシングすることにより読出し動作の回数を減らし、検証制御メカニズムを簡単に具現することができ、読出し動作の制御に係わる回路の面積を縮小させることができるようにする。
本発明の実施形態に係わる非揮発性メモリ装置は、１つ以上の単位セルを含んでデータの読出し又は書込みが行なわれるセルアレイと、単位セルに格納されたデータに対応するセンシング電圧と基準電圧を比較及び増幅して出力し、ビットラインがプリチャージされた以後にセンシングイネーブル信号の活性化区間で、単位セルの抵抗値に応じてセンシング電圧がディスチャージされる時間の差を測定し、データをセンシングするセンシング部とを含むことを特徴とする。
さらに、本発明の他の実施形態に係わる非揮発性メモリ装置のセンシング方法は、ビットラインをプリチャージさせるステップと、ビットラインの電圧をクランピングさせるステップと、単位セルに格納されたデータに対応するセンシング電圧がディスチャージされるステップと、センシングイネーブル信号の活性化区間で、センシング電圧を時間差を置いてセンシングするステップとを含むことを特徴とする。
本発明の実施形態は、次のような効果を提供する。
第一、プリチャージされたビットラインレベルがセルの抵抗値に応じてプリチャージされる時間の差を判別し、マルチレベルデータをセンシングすることのより読出し動作の回数を減らし、検証動作に求められる制御メカニズムを簡単に具現することができ、読出し動作の制御に係わる回路の面積を縮小させることができるようにする。
第二、クロックパルス形態を有するセンシングイネーブル信号を利用し、プリチャージされたビットラインレベルがセルの抵抗値に応じてプリチャージされる時点を検出し、データをセンシングすることにより読出し動作の回数を減らし、検証制御メカニズムを簡単に具現することができ、読出し動作の制御に係わる回路の面積を縮小させることができるようにするとの効果を提供する。
従来の技術に係わる相変化抵抗素子を示す図である。 従来の技術に係わる相変化抵抗素子を示す図である。 従来の技術に係わる相変化抵抗素子のデータ格納原理を説明するための図である。 従来の技術に係わる相変化抵抗素子のデータ格納原理を説明するための図である。 従来の技術に係わる相変化抵抗セルの書込み動作を説明するためのグラフである。 従来の技術に係わる相変化メモリ装置の回路図である。 図４に示した相変化メモリ装置で、セル抵抗の分布及びセンシング出力レベルを説明するための図である。 図４に示した相変化メモリ装置で、セル抵抗の分布を改善するため行なわれる検証（Verify）動作を説明するための図である。 本発明の実施形態に係わる非揮発性メモリ装置の構成を示す図である。 図７に示した非揮発性メモリ装置の動作タイミング図である。 図７に示したセンスアンプに関する詳細な回路図である。 本発明の他の実施形態に係わる非揮発性メモリ装置の構成を示す図である。 図１０に示した非揮発性メモリ装置に関する動作タイミング図である。
以下、図を参照しながら本発明の実施形態に対し詳しく説明する。
図７は、本発明の実施形態に係わる非揮発性メモリ装置の詳細な構成を示す図である。
本発明の実施形態に係わる非揮発性メモリ装置は、センシング部１００、単位セルUC、センシング制御部２００、読出し制御部３００及び検証制御部４００を含む。
ここで、センシング部１００はプリチャージ部１１０、クランピング部１２０及びセンスアンプSAを含む。そして、センシング制御部２００は複数の遅延部２１０〜２３０を含む。
単位セルUCが複数個備えられてセルアレイをなす。単位セルUCは、相変化抵抗素子PCRとダイオード素子Dを含む。相変化抵抗素子PCRは、ビットラインBLとダイオード素子Dの間に連結される。相変化抵抗素子PCRは、格納されたデータに従い相変化抵抗素子の抵抗値が変化する。
そして、ダイオード素子Dは、相変化抵抗素子PCRとワードラインWLの間に順方向に連結される。スイッチング素子は、セルの面積を縮小させることができるダイオード素子Dが用いられ得る。このようなダイオード素子Dは順方向にのみ電流を流れるようにし、逆方向には電流を流れないようにする。
本発明の実施形態に係わる相変化メモリ装置では、ビットラインBLでワードラインWL方向が順方向になり得る。
ここで、相変化抵抗素子PCRに順方向電流が流れるとき、相変化抵抗素子PCRを通過する電流は、相変化抵抗素子PCRの抵抗値に反比例する。
プリチャージ部１１０は、プリチャージ信号PREに応じてセンシング電圧SAIを高電圧VPPSAレベルにプリチャージさせる。プリチャージ部１１０は、高電圧VPPSA印加端とクランピング部１２０の間に連結され、ゲート端子を介してプリチャージ信号PREが印加されるPMOSトランジスタP1を含む。
単位セルUCにダイオードタイプのスイッチング素子を用いる場合は、ダイオード自体の高い閾値電圧により読出し動作時に高い電圧が求められる。
このため、プリチャージ部１１０は、読出し動作時に用いられるペリ電圧（VPERI）より高い高電圧VPPSAを用いることになる。ペリ電圧（VPERI）は一般的な周辺回路で用いられる電圧レベルであって、普通外部から供給される電圧レベルを用いる。これに伴い、センシング電圧SAIはペリ電圧（VPERI）より高い高電圧VPPSAレベルで駆動される。
さらに、クランピング部１２０は、センシング動作の遂行時にクランピング制御信号CLMに応じてセンシング電圧SAIの電圧レベルをクランピングさせる。ここで、クランピング部１２０のプリチャージ制御信号PREONはプリチャージ信号PREと相補的にイネーブルされ、プリチャージ信号PREがローレベルの場合、プリチャージ制御信号PREONがハイレベルに活性化状態になる。
このようなクランピング部１２０は、NMOSトランジスタN1と、NMOSトランジスタN1と並列連結されたNMOSトランジスタN2を含む。ここで、クランピング素子のNMOSトランジスタN1はプリチャージ部１１０とビットラインBLの間に連結され、ゲート端子を介してクランピング制御信号CLMが印加される。そして、プリチャージ素子のNMOSトランジスタN2はプリチャージ部１１０とビットラインBLの間に連結され、ゲート端子を介してプリチャージ制御信号PREONが印加される。
例えば、センシング動作時にクランピング制御信号CLMがハイレベルに入力されると、NMOSトランジスタN1がターンオンされ、ビットラインBLから印加されたセンシング電圧SAIのレベルをクランピングさせる。逆に、センシング動作を行なわない場合、クランピング制御信号CLMがローレベルに入力されると、NMOSトランジスタN1がターンオフされセンシング電圧SAIを出力しなくなる。
センスアンプSAは、センスアンプイネーブル信号SENに応じて基準電圧REFとセンシング電圧SAIを比較及び増幅して出力する。このようなセンスアンプSAは、ポジティブ端子（+）を介してセンシング電圧SAIが印加され、ネガティブ端子（-）を介してレファレンス電圧REFが印加される。
読出し制御部３００は、読出し動作時にノーマル読出し信号NRDを活性化させてセンシング制御部２００に出力し、検証読出し動作時に検証読出し信号VRDを活性化させて検証制御部４００に出力する。
なお、センシング制御部２００の各遅延部２１０〜２３０はノーマル読出し動作時にノーマル読出し信号NRDを順次遅延させ、センシングイネーブル信号SENが互いに異なる時点で活性化されるように制御する。
さらに、検証制御部４００は内部に複数の遅延部を含み、検証読出し動作時に検証読出し信号VRDを順次遅延させてセンシング制御部２００に出力する。そうすると、センシング制御部２００の各遅延部２１０〜２３０は、検証読出し動作時に検証制御部４００の出力を順次遅延させてセンスアンプイネーブル信号SENを出力することになる。
図８は、図７に示した実施形態に係わる非揮発性メモリ装置の動作タイミング図である。
先ず、書込み動作によりセルの抵抗状態が定まると、プリチャージ区間の間プリチャージ信号PREがローレベルに活性化される。このとき、ワードラインWLはローレベルに活性化状態になり、単位セルUCの抵抗値がビットラインBLに出力される。
これに伴い、プリチャージ部１１０のPMOSトランジスタP1がターンオンされ、センシング電圧SAIが高電圧VPPSAレベルにプリチャージされる。
以後、読出し動作区間への進入時プリチャージ信号PREがハイレベルに非活性化され、プリチャージ部１１０のPMOSトランジスタP1がターンオフされる。
プリチャージ信号PREがハイレベルに非活性化されると、データのデベロップ（Develop）動作がなされることになる。プリチャージ信号PREがハイレベルに非活性化されると、プリチャージ動作が終了しセンシング動作が開始される。
このとき、プリチャージ区間では、プリチャージ制御信号PREONがハイレベルに活性化されNMOSトランジスタN2がターンオンされる。これに伴い、ビットラインBLのレベルが上昇し高電圧VPPSAレベルにプリチャージされた状態となる。
読出し動作区間への進入時には、クランピング制御信号CLMが読出し経路とセル抵抗分布に適したバイアス電圧（Vbias）レベルに活性化される。このとき、プリチャージ制御信号PREONはローレベルになり、NMOSトランジスタN2がターンオフ状態となる。
そうすると、NMOSトランジスタN1がターンオンされ、センシング電圧SAIのレベルがセルデータの抵抗値に対応して徐々に減少することになる。
このとき、クランピング部１２０に備えられたNMOSトランジスタN1の閾値電圧（Vt）と、セル抵抗に対応してビットラインBLに形成されるゲートソース電圧（Vgs）の関係に応じてNMOSトランジスタN1がターンオンされる時点が変化し、センシング電圧SAIのレベルが減少することになる。
即ち、ビットラインBLのレベルは、セルの抵抗値に応じて傾きを異にしてディスチャージされる。
このとき、センスアンプSAはセンシングイネーブル信号SENが活性化された状態で基準電圧REFとセンシング電圧SAIを比較及び増幅して出力信号OUTを出力することになる。即ち、遅延部２１０〜２３０により所定の遅延時間に応じてセンシングイネーブル信号SENを活性化させ、所定の区間で抵抗の状態を判別することができるようになる。
例えば、３つの遅延部２１０〜２３０によりセンシングイネーブル信号SENが３回活性化状態となる場合、センスアンプSAはセルデータの抵抗値に従い互いに異なる出力信号OUTを出力することになる。
もし、センシングイネーブル信号SEN0〜SEN2が活性化される区間の間抵抗値が全て検出される場合に抵抗R0をセンシングすることになり、センシングイネーブル信号SEN1、SEN2が活性化される区間の間２回の抵抗値が検出される場合に抵抗R1をセンシングすることになる。そして、センシングイネーブル信号SEN2が活性化される区間の間１回の抵抗値が検出される場合に抵抗R2をセンシングすることになり、抵抗値が検出されない場合に抵抗R3をセンシングすることになる。
ここで、抵抗R0はデータ『00』に判別され、抵抗R1はデータ『01』に判別され、抵抗R2はデータ『10』に判別され、抵抗R4はデータ『11』に判別され得る。
よって、１つのセルで２ビットのデータ（４つのデータ）をセンシングする場合に１回の読出し動作が必要であり、センシングイネーブル信号SENを３回活性化させることになる。そうすると、低い抵抗であるほどクランピング部１２０のNMOSトランジスタN1が速やかにターンオンされるので、センスアンプSAの出力信号OUTが順次表現され得る。
即ち、センシング制御部２００は、N個のマルチデータをセンシングする場合、センシングイネーブル信号SENがN-1個の区間で順次活性化状態になるよう制御する（ここで、Nは自然数）。
次に、クランピング制御信号CLMがローレベルに遷移すると、センシング動作が終了する。
このように、本発明の実施形態は、プリチャージされたビットラインBLのレベルが単位セルUCの抵抗値に応じてディスチャージされる時間の差を検出し、マルチレベルデータをセンシングすることになる。
さらに、従来の技術では、検証読出し動作を行なうため基準電圧REFのレベルを変更したが、本発明の実施形態では、センスアンプイネーブル信号SENの遅延時間を調節して検証レベルを変更できるようにする。
即ち、読出し制御部３００は、読出し動作時にノーマル読出し信号NRDを活性化させてセンシング制御部２００に出力し、検証動作時に検証読出し信号VRDを活性化させて検証制御部４００に出力する。
検証制御部４００は、検証読出し信号VRDの活性化時に検証動作に必要な遅延パルスを生成してセンシング制御部２００に出力する。
センシング制御部２００は、検証制御部４００の遅延時間と遅延部２１０〜２３０の遅延時間に応じてセンシングイネーブル信号SENの活性化タイミングを調節することにより、検証レベルを変更することができるようになる。
マルチレベルセルの書込み動作時にセルの抵抗分布を改善するための検証動作を行なう場合、書込み以前の状態のセル抵抗と、書込み以後の状態のセル抵抗との関係が検証の回数に影響を及ぼすことになる。これに伴い、書込み以前の状態の抵抗値が正確に分かれば書込み回数を減少させることができる。
図９は、図７に示したセンスアンプSAに関する詳細な回路図である。
センスアンプSAはPMOSトランジスタP2、P3と複数のNMOSトランジスタN3〜N8を含む。ここで、PMOSトランジスタP2、P3とNMOSトランジスタN5、N6はクロスカップルド連結され、電源電圧VDDのレベルで駆動される。そして、PMOSトランジスタP2、P3はプルアップ駆動部に該当し、NMOSトランジスタN5、N6はプルダウン駆動部に該当する。
なお、駆動トランジスタのNMOSトランジスタN7、N8はNMOSトランジスタN5、N6と接地電圧端の間に連結され、それぞれのゲート端子を介してセンシング電圧SAIと基準電圧REFが印加される。
NMOSトランジスタN7、N8はセンシング電圧SAIと基準電圧REFのレベルを比べて増幅することになる。
NMOSトランジスタN3、N4はPMOSトランジスタP2、P3のドレイン端子とNMOSトランジスタN5、N6のドレイン端子との間に連結され、ゲート端子を介してセンスアンプイネーブル信号SENが印加される。ここで、NMOSトランジスタN3、N4はセンスアンプSAの活性化有無を制御する活性化部に該当する。
このような構成を有するセンスアンプSAは、センスアンプイネーブル信号SENがハイレベルになる場合活性化状態となり、センシング電圧SAIと基準電圧VREFのレベルを比較及び増幅することになる。
本発明の実施形態では、セルの抵抗レベルをセンシングするため、図７に示す通りの遅延（Delay）方式でない、図１０に示す通りのクロック制御方式を利用することも可能である。
図１０は、本発明の他の実施形態に係わる非揮発性メモリ装置の詳細な構成を示す図である。
本発明の他の実施形態に係わる非揮発性メモリ装置は、センシング部１００＿１、単位セルUC、クロック発生部２００＿１、読出し制御部３００＿１及び検証制御部４００＿１を含む。
ここで、センシング部１００＿１はプリチャージ部１１０＿１、クランピング部１２０＿１及びセンスアンプSAを含む。
単位セルUCが複数個備えられてセルアレイをなす。単位セルUCは、相変化抵抗素子PCRとダイオード素子Dを含む。相変化抵抗素子PCRは、ビットラインBLとダイオード素子Dの間に連結される。相変化抵抗素子PCRは、格納されたデータに応じて相変化抵抗素子の抵抗値が変化する。
なお、ダイオード素子Dは、相変化抵抗素子PCRとワードラインWLの間に順方向に連結される。スイッチング素子は、セルの面積を縮小させることができるダイオード素子Dが用いられ得る。このようなダイオード素子Dは順方向にのみ電流を流れるようにし、逆方向には電流を流れないようにする。本発明の実施形態に係わる相変化メモリ装置では、ビットラインBLでワードラインWL方向が順方向になり得る。
ここで、相変化抵抗素子PCRに順方向の電流が流れるとき、相変化抵抗素子PCRを通過する電流は相変化抵抗素子PCRの抵抗値に反比例する。
プリチャージ部１１０＿１は、プリチャージ信号PREに応じてセンシング電圧SAIを高電圧VPPSAレベルにプリチャージさせる。プリチャージ部１１０＿１は、高電圧VPPSA印加端とクランピング部１２０＿１の間に連結され、ゲート端子を介してプリチャージ信号PREが印加されるPMOSトランジスタP4を含む。
さらに、クランピング部１２０＿１は、センシング動作の遂行時にクランピング制御信号CLMに応じてセンシング電圧SAIの電圧レベルをクランピングさせる。ここで、クランピング部１２０＿１のプリチャージ制御信号PREONはプリチャージ信号PREと相補的にイネーブルされ、プリチャージ信号PREがローレベルの場合、プリチャージ制御信号PREONがハイレベルに活性化状態となる。
このようなクランピング部１２０＿１は、並列連結されたNMOSトランジスタN9とNMOSトランジスタN10を含む。ここで、NMOSトランジスタN9はプリチャージ部１１０＿１とビットラインBLの間に連結され、ゲート端子を介してクランピング制御信号CLMが印加される。なお、NMOSトランジスタN10はプリチャージ部１１０＿１とビットラインBLの間に連結され、ゲート端子を介してプリチャージ制御信号PREONが印加される。
例えば、センシング動作時にクランピング制御信号CLMがハイレベルに入力されると、NMOSトランジスタN9がターンオンされ、ビットラインBLから印加されたセンシング電圧SAIのレベルをクランピングさせる。逆に、センシング動作を行なわない場合、クランピング制御信号CLMがローレベルに入力されると、NMOSトランジスタN9がターンオフされセンシング電圧SAIを出力しなくなる。
センスアンプSAは、センスアンプイネーブル信号SENに応じて基準電圧REFとセンシング電圧SAIを比較及び増幅して出力する。このようなセンスアンプSAは、ポジティブ端子（+）を介しセンシング電圧SAIが印加され、ネガティブ端子（-）を介しレファレンス電圧REFが印加される。
読出し制御部３００＿１は、読出し動作時にノーマル読出し信号NRDを活性化させてクロック発生部２００＿１に出力し、検証読出し動作時に検証読出し信号VRDを活性化させて検証制御部４００＿１に出力する。
そして、クロック発生部２００＿１は、ノーマル読出し動作時にノーマル読出し信号NRDに応じてクロックパルスを生成し、センシングイネーブル信号SENをクロック形態にセンスアンプSAへ出力する。
本発明の他の実施形態では、センシング制御部がクロックパルスを発生するクロック発生部２００＿１で具現されることが図７と相違する。
さらに、検証制御部４００＿１は内部に複数の遅延部を含み、検証読出し動作時に検証読出し信号VRDを順次遅延させてクロック発生部２００＿１に出力する。そうすると、クロック発生部２００＿１のクロックパルスを検証読出し動作時に選択的に遅延させ、センスアンプイネーブル信号SENを出力することになる。
図１１は、図１０の実施形態に係わる非揮発性メモリ装置の動作タイミング図である。
書込み動作によりセルの抵抗状態が定まると、プリチャージ区間の間プリチャージ信号PREがローレベルに活性化される。このとき、ワードラインWLはローレベルに活性化状態となり、単位セルUCの抵抗値がビットラインBLに出力される。
これに伴い、プリチャージ部１１０＿１のPMOSトランジスタP4がターンオンされ、センシング電圧SAIが高電圧VPPSAレベルにプリチャージされる。
以後、読出し動作区間への進入時にプリチャージ信号PREがハイレベルに非活性化され、プリチャージ部１１０＿１のPMOSトランジスタP4がターンオフされる。
プリチャージ信号PREがハイレベルに非活性化されると、データのデベロップ（Develop）動作がなされることになる。プリチャージ信号PREがハイレベルに非活性化されると、プリチャージ動作が終了しセンシング動作が開始される。
このとき、プリチャージ区間ではプリチャージ制御信号PREONがハイレベルに活性化され、NMOSトランジスタN10がターンオンされる。これに伴い、ビットラインBLのレベルが上昇し、高電圧VPPSAレベルにプリチャージされた状態となる。
読出し動作区間への進入時には、クランピング制御信号CLMが読出し経路とセル抵抗分布に適したバイアス電圧（Vbias）レベルに活性化される。このとき、プリチャージ制御信号PREONはローレベルになり、NMOSトランジスタN10がターンオフ状態となる。
そうすると、NMOSトランジスタN9がターンオンされ、センシング電圧SAIのレベルがセルデータの抵抗値に対応して徐々に減少することになる。
このとき、クランピング部１２０＿１に備えられたNMOSトランジスタN9の閾値電圧（Vt）と、セル抵抗に対応してビットラインBLに形成されるゲートソース電圧（Vgs）との関係に応じてNMOSトランジスタN9がターンオンされる時点が変化し、センシング電圧SAIのレベルが減少することになる。
即ち、ビットラインBLのレベルは、セルの抵抗値に応じて傾きを異にしてディスチャージされる。
このとき、センスアンプSAはセンシングイネーブル信号SENがクロック形態に活性化された状態で、基準電圧REFとセンシング電圧SAIを比較及び増幅して出力信号OUTを出力することになる。
即ち、センシング電圧SAIが基準電圧REFより低くなる時点の抵抗値Rをセンシングすることになれば、出力信号OUTを出力することになる。この出力信号OUTの抵抗値を判別してセルデータをセンシングすることになる。ここで、出力信号OUTはクロック形態に出力され、センシングされたデータの抵抗値に応じてクロックの個数が互いに異なって表れる。これに伴い、出力信号OUTのクロック個数の差を判別してデータをセンシングすることになる。
クランピング部１２０＿１のNMOSトランジスタN9のターンオン時点は、抵抗値Rに応じて決定される。これに伴い、出力信号OUTがローレベルに出力され始める時点が抵抗値Rの位置である。したがって、書込み動作以前の抵抗状態をより正確に判断することができるようになる。
このような本発明の他の実施形態は、クロック発生部２００＿１の周期に従いセンシングイネーブル信号SENのイネーブルの回数が決定され、単位セルUCの抵抗値に応じて所定の位置で出力信号OUTが出力される。
次に、クランピング制御信号CLMがローレベルに遷移すると、センシング動作が終了する。
このように、本発明の他の実施形態は、プリチャージされたビットラインBLのレベルが単位セルUCの抵抗値に応じてディスチャージされる時間を検出してデータをセンシングすることになる。
さらに、従来の技術では、検証読出し動作を行なうため基準電圧REFのレベルを変更したが、本発明の実施形態では、センスアンプイネーブル信号SENの遅延時間を調節して検証レベルを変更することができるようにする。
即ち、読出し制御部３００＿１は、読出し動作時にノーマル読出し信号NRDを活性化させてクロック発生部２００＿１に出力し、検証動作時に検証読出し信号VRDを活性化させて検証制御部４００＿１に出力する。
検証制御部４００＿１は、検証読出し信号VRDの活性化時に検証動作に必要な遅延パルスを生成してクロック発生部２００＿１に出力する。
クロック発生部２００＿１は、検証制御部４００＿１の遅延時間とクロック発生部２００＿１のクロック遅延時間に応じてセンシングイネーブル信号SENの活性化タイミングを調節することにより、検証レベルを変更することができるようになる。
本発明の実施形態では、非揮発性メモリ装置が相変化メモリ素子を含むことをその例として説明した。しかし、本発明はこれに限定されるものではなく、多様な非揮発性メモリ素子が用いられ得る。例えば、強誘電体キャパシタ、STT（Spin Torque Transfer）素子、磁気抵抗素子、ReRAM（Resistive Random Access Memory）素子のように、抵抗変化を利用する抵抗性メモリ素子などが用いられることもある。
さらに、本発明の実施形態では、単位セルUCの非揮発性メモリ素子が相変化抵抗素子PCRであり、スイッチング素子がダイオード素子Dの場合を示した。非揮発性メモリ素子には、普通セルの面積で利得のあるダイオードタイプを用いることになる。しかし、非揮発性メモリ素子及びスイッチング素子の種類はこれに制限されない。
以上、本発明に関する好ましい実施形態を説明したが、本発明は前記実施形態に限定されず、本発明の属する技術範囲を逸脱しない範囲での全ての変更が含まれる。

Claims (21)

  1. １つ以上の単位セルを含んでデータの読出し又は書込みが行なわれるセルアレイと、
    前記単位セルに格納されたデータに対応するセンシング電圧と基準電圧を比較及び増幅して出力し、ビットラインがプリチャージされた以後にセンシングイネーブル信号の活性化区間で、前記単位セルの抵抗値に応じて前記センシング電圧がディスチャージされる時間の差を測定し、前記データをセンシングするセンシング部と
    を含むことを特徴とする非揮発性メモリ装置。
  2. 前記センシングイネーブル信号が互いに異なる時点で活性化されるように制御するセンシング制御部をさらに含むことを特徴とする請求項１に記載の非揮発性メモリ装置。
  3. 前記センシング制御部は、前記センシングイネーブル信号の活性化タイミングを制御する複数の遅延部を含むことを特徴とする請求項２に記載の非揮発性メモリ装置。
  4. 前記センシング制御部は、N個のマルチデータのセンシング時に、前記センシングイネーブル信号がN-1個の区間で順次活性化状態となるように制御することを特徴とする請求項２に記載の非揮発性メモリ装置（Nは自然数）。
  5. 前記センシング制御部は、前記センシングイネーブル信号をクロックの形態に発生させるクロック発生器を含むことを特徴とする請求項２に記載の非揮発性メモリ装置。
  6. 前記センシング部は、前記センシングイネーブル信号の活性化区間で、抵抗値が感知される時点から出力信号をクロック形態に出力することを特徴とする請求項５に記載の非揮発性メモリ装置。
  7. 前記センシング部は、前記クロック発生部のクロック周期に従い前記センシングイネーブル信号のイネーブルの回数が決定されることを特徴とする請求項５に記載の非揮発性メモリ装置。
  8. 前記センシング制御部の動作を制御するためのノーマル読出し信号と、検証動作を制御するための検証読出し信号とを出力する読出し制御部と、
    前記検証読出し信号に応じて前記センシング制御部の遅延時間を変更する検証制御部と
    をさらに含むことを特徴とする請求項２に記載の非揮発性メモリ装置。
  9. 前記センシング部は、
    プリチャージ動作時にプリチャージ信号に応じて前記ビットラインを高電圧レベルにプリチャージさせるプリチャージ部と、
    読出し動作時に前記センシング電圧を一定のバイアス電圧レベルにクランピングさせるクランピング部と、
    前記センシングイネーブル信号の活性化時に、前記センシング電圧と前記基準電圧を比較及び増幅するセンスアンプと
    を含むことを特徴とする請求項１に記載の非揮発性メモリ装置。
  10. 前記クランピング部は、
    クランピング制御信号に応じて前記センシング電圧の電圧レベルをクランピングさせるクランピング素子と、
    前記クランピング素子と並列連結され、プリチャージ制御信号に応じて前記ビットラインをプリチャージさせるプリチャージ素子と
    を含むことを特徴とする請求項９に記載の非揮発性メモリ装置。
  11. 前記クランピング素子と前記プリチャージ素子は、相補的に動作することを特徴とする請求項１０に記載の非揮発性メモリ装置。
  12. 前記センスアンプは、
    電源電圧をプルアップ駆動するプルアップ駆動部と、
    前記プルアップ駆動部とクロスカップルド連結されたプルダウン駆動部と、
    前記センシング電圧と前記基準電圧に応じて駆動される駆動トランジスタと、
    前記プルアップ駆動部と前記プルダウン駆動部の間に連結され、前記センスアンプイネーブル信号に応じて駆動される活性化部と
    を含むことを特徴とする請求項９に記載の非揮発性メモリ装置。
  13. 前記センシング部は、プリチャージ動作以後に前記単位セルに格納されたセルの抵抗値に応じて前記ビットラインの電圧レベルの傾きが変わり、前記センシングイネーブル信号の活性化区間で前記電圧レベルを測定し、前記データをセンシングすることを特徴とする請求項１に記載の非揮発性メモリ装置。
  14. ビットラインをプリチャージさせるステップと、
    前記ビットラインの電圧をクランピングさせるステップと、
    単位セルに格納されたデータに対応するセンシング電圧がディスチャージされるステップと、
    センシングイネーブル信号の活性化区間で、センシング電圧を時間差を置いてセンシングするステップと
    を含むことを特徴とする非揮発性メモリ装置のセンシング方法。
  15. 前記センシング電圧をセンシングするステップは、前記センシング電圧を基準電圧と比較するステップを含むことを特徴とする請求項１４に記載の非揮発性メモリ装置のセンシング方法。
  16. 前記センシング電圧をセンシングするステップは、１つの単位セルに対しN個のマルチデータをセンシングすることを特徴とする請求項１４に記載の非揮発性メモリ装置のセンシング方法（Nは自然数）。
  17. 前記N個のマルチデータのセンシング時、前記センシングイネーブル信号がN-1個の区間で順次活性化状態になることを特徴とする請求項１６に記載の非揮発性メモリ装置のセンシング方法（Nは自然数）。
  18. 前記センシングイネーブル信号の活性化区間で、N個のマルチデータを順次センシングしセンシングされたデータを検証するステップをさらに含むことを特徴とする請求項１４に記載の非揮発性メモリ装置のセンシング方法（Nは自然数）。
  19. 前記センシングイネーブル信号の活性化区間で、前記センシングイネーブル信号がクロックの形態に発生するステップを含むことを特徴とする請求項１４に記載の非揮発性メモリ装置のセンシング方法。
  20. 前記センシングイネーブル信号の活性化区間で、抵抗値が感知される時点でデータをセンシングすることを特徴とする請求項１９に記載の非揮発性メモリ装置のセンシング方法。
  21. 前記センシングイネーブル信号の活性化区間で、センスアンプの出力信号がクロックの形態に出力されるステップと、
    前記クロックの個数を判別してデータをセンシングするステップと
    をさらに含むことを特徴とする請求項１９に記載の非揮発性メモリ装置のセンシング方法。
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