JP2008052867A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】相変化メモリにおけるベリファイ時間を短縮し、高速書込を実現する。
【解決手段】相変化メモリセル（ＭＣ）において、選択メモリセル（ＭＣ）が接続されるビット線（ＢＬ）に、書込電圧を書込電圧発生回路（２４）から伝達した後、ワード線（ＷＬ）を選択状態へ駆動し、書込電流をメモリセルに供給する。書込電圧発生回路（２４）とビット線とを分離し、ビット線電圧をメモリセルの抵抗状態に応じた電圧レベルに設定した後、ワード線を非選択状態へ駆動する。この後、ベリファイ列選択回路（ＶＣＳ）を介して、ベリファイ回路（４）に選択列のビット線を接続して基準電圧（ＶＲＥＦ）と比較する。
【選択図】図２

Description

この発明は、不揮発性半導体記憶装置に関し、特に、記憶素子が記憶データに応じて高抵抗状態と低抵抗状態の間で変化する抵抗値可変型メモリセルを有する不揮発性半導体記憶装置に関する。より特定的には、この発明は、記憶データに応じて非晶質状態と結晶状態の間で結晶相が変化する相変化素子をメモリセルが有する不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置は、電源が遮断されても、記憶データを保持することができる。不揮発性記憶装置には、フローティングゲートまたは絶縁膜に電荷を蓄積し、メモリセルトランジスタのしきい値電圧を記憶データに応じて変更する電荷蓄積型メモリと、記憶セルの抵抗値が記憶データに応じて変化する抵抗値可変型メモリとがある。電荷蓄積型メモリの代表は、フラッシュメモリである。また抵抗値可変型メモリには、磁性体メモリ（ＭＲＡＭ；Magnetic Random Access Memory）抵抗性ＲＡＭ（ＲＲＡＭ；Resistive ＲＡＭ）および相変化メモリ（ＰＲＡＭ；Phase Change ＲＡＭ）がある。相変化メモリは、カルコゲナイド系の材料を記憶素子として利用し、この記憶素子を流れる電流量に応じて、記憶素子を、結晶状態または非晶質状態に設定する。非晶質状態が、高抵抗状態であり、結晶状態が低抵抗状態である。この結晶相に応じて、データを記憶する。ＲＲＡＭは、ペロブスカイト構造の材料を記憶素子として利用し、その記憶素子両端に、電圧パルスを印加して、その抵抗値を変化させる。

これらの不揮発性半導体記憶装置においては、メモリセルを介して流れる電流量に応じて、データの読出を行なう。正確なデータの読出のためには、このメモリセル電流の読出時のばらつきをできるだけ小さくすることが要求される。このため、フラッシュメモリにおいては、しきい値電圧のばらつきは小さくすることが要求される。相変化メモリ（ＰＲＡＭ）および抵抗性ＲＡＭなどの抵抗値変化型不揮発性メモリにおいては、その抵抗値のばらつきを小さくすることが必要とされる。このために、書込を行なった後、メモリセルのしきい値電圧または抵抗値が、所定領域内に分布するかを検出するベリファイ動作が行なわれる。

多値メモリにおいては、１つのメモリセルが多ビットデータを記憶するため、しきい値電圧または抵抗値の各データビットに対応する許容分布領域が狭くなる。正確にデータの読出を行なうためには、この抵抗値／しきい値電圧の分布領域を確実に分離させる必要がある。従って、上述のベリファイ動作は、多値メモリを実現する上では、特に重要となる。

相変化メモリの、書込後の抵抗値のばらつきを小さくすることにより、多値メモリの実現を行なうことを図る構成が、特許文献１（特開２００６−１５５７００号公報）に示されている。

この特許文献１に示される構成においては、書込モード時において、ベリファイ後の再書込時において、常に初期状態から再書込を行なう構成とする。ベリファイ回数に従って、書込電圧レベルまたは書込電圧印加時間または電圧の立下がり／立ち上がり時間を調整する。この特許文献１は、常に同一状態から書込および再書込を実行することにより、出発状態における抵抗値を同一として書込を行なう。ベリファイ後に書込条件を変化させて再書込を行なうことにより、初期抵抗値のバラツキを抑制して再書込を行なって、相変化メモリ素子の抵抗値を目標とする値に設定することを図る。

また、特許文献２（特開２００４−１５８１４３号公報）においては、ベリファイに要する時間を短縮することを図る構成が示される。この特許文献２に示される構成においては、メモリセルとして、選択トランジスタと可変抵抗素子とが直列に接続される１トランジスタ／１抵抗素子型構造のセルが用いられる。選択トランジスタをワード線上の信号に従って選択的にオン状態とする。ビット線には、書込電圧または読出電圧が印加される。ベリファイ時と書込時とで、ワード線電圧を同一電圧レベルに設定する。ベリファイ時においてワード線電圧を変更するのに要する時間を無くすことにより、ベリファイ期間を短縮することを図る。読出時（ベリファイ読出を含む）においては、読出電流によりセルの抵抗素子の状態が変化するというリードディスターブが生じないように、書込時の電圧よりも低い電圧がビット線に印加される。
特開２００６−１５５７００号公報 特開２００４−１５８１４３号公報

特許文献１に示される構成においては、書込パルスを印加して、書込を行なった後、再度ビット線を、リードディスターブが生じない読出電圧レベルにプリチャージした後に、ワード線を選択状態へ駆動する。センスアンプにおいてビット線電圧と基準電圧とを比較する。したがって、一旦、書込時に書込パルスにより充電されたビット線電圧が放電された後、再度ベリファイ動作を行なうときに、ビット線がベリファイ読出電圧レベルにプリチャージされる。したがって、ベリファイ動作時、ビット線のベリファイ読出電圧レベルまでプリチャージするのに時間がとられる。データ書込は、このベリファイ時間を含む時間により決定される。このため、書込時間を短縮するのが困難となり、書込を高速に行なうことができなくなるという問題が生じる。

また、特許文献２に示される構成においては、メモリセルを１トランジスタ／１抵抗素子型構造で実現し、ワード線電圧を、プログラム（書込）時とベリファイ時とで同一電圧レベルに維持する。特許文献２に示される構成においては、「ワード線の電圧を変更せず、ベリファイを実行して、センスアンプＳ／Ａにより不揮発性可変抵抗素子２３Ｂの抵抗値が下限設定抵抗値（ＲｒｅｆＡ１）以上かどうかを判定するためのベリファイ判定信号をプログラム制御回路２１に出力する」（段落００５４）の記載から、ワード線は、書込時からベリファイ時においても常時選択状態の電圧レベルに維持される。このため、ビット線電圧が書込電圧およびベリファイ読出電圧レベルに変化されるので、常時、ビット線からメモリセルを介して接地ノード（ソース線）に電流が流れ、書込時の消費電力が大きくなるという問題が生じる。

それゆえ、この発明の目的は、消費電力を増大させることなく、短時間でベリファイ動作を行なうことにより、高速書込を実現する不揮発性半導体記憶装置を提供することである。

この発明に係る不揮発性半導体記憶装置は、行列状に配列され、各々が記憶データに応じて抵抗値が設定される複数の不揮発性メモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線と、メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線と、データ書込時、選択列のメモリセルに伝達される書込電圧を生成し、該選択列に伝達するとともに書込完了後、この書込電圧の選択列への伝達を停止する書込電圧生成伝達回路と、書込電圧の選択列への伝達停止後、この選択列のビット線電圧をベリファイ読出電圧として用いてビット線電圧を読出して、選択列のメモリセルが書込データに応じた抵抗値に設定されているかを判定するベリファイ回路を備える。

好ましくは、この書込電圧生成伝達回路は、書込開始から書込完了までの期間において書込電圧をビット線に伝達される初期値から予め定められた電圧レベルにまで低下させる。

この発明に係る不揮発性半導体記憶装置においては、書込電圧印加時にビット線に印加される電圧を、ベリファイ時のベリファイ読出電圧として利用する。したがって、書込完了後、新たにビット線をベリファイ読出電圧レベルにプリチャージする必要がなく、即座にベリファイ動作を開始することができ、ベリファイ期間を短縮することができる。応じて、このベリファイ動作を含む書込全体の時間を短縮することができる。

また、ベリファイ読出電圧により新たにビット線をプリチャージする必要がなく、消費電力を低減することができる。また、ベリファイ時においてワード線は非選択状態に維持することができるため、ベリファイ時においてメモリセルを介して電流が流れる状態を回避することができ、消費電力が増大するのは抑制される。

また、書込電圧レベルを書込時において漸次低下させると、ベリファイ動作時にメモリセルの抵抗値が変化するリードディスターブを回避して、正確にベリファイ動作を行なうことができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。図１において、不揮発性半導体記憶装置は、不揮発性メモリセルが行列状に配列されるメモリアレイ１を含む。このメモリアレイ１は、各々が、行列状に配列される複数のメモリセルを有するメモリブロックＭＢ０−ＭＢｋに分割される。メモリセルは、その構成については、後に説明するが、相変化素子を記憶素子として有する。

この不揮発性半導体記憶装置は、さらに、与えられたブロックアドレス信号ＢＡＤをデコードし、メモリブロックＭＢ０−ＭＢｋのうちの指定されたメモリブロックを選択するブロック選択信号を生成するブロックデコーダ２と、メモリブロックＭＢ０−ＭＢｋそれぞれに対応して設けられ、ブロックデコーダ２からのブロック選択信号により選択的に活性化され、活性化時、アドレス信号ＸＡＤをデコードして、対応のメモリブロックのメモリセル行を選択状態へ駆動するロウデコーダＲＤ０−ＲＤｋと、メモリブロックＭＢ０−ＭＢｋそれぞれに対応して設けられ、ベリファイ時、ブロック選択信号と列アドレス信号ＹＡＤとに従って対応のメモリブロックの列を選択するベリファイ列選択回路ＶＣＳ０−ＶＣＳｋと、これらのベリファイ列選択回路ＶＣＳ０−ＶＣＳｋにより選択された列（ビット線）の電圧と基準電圧とを比較して、選択列のメモリセルに対する書込が正常に行なわれたかを検証するベリファイ回路４と、メモリブロックＭＢ０−ＭＢｋに共通に設けられ、列アドレス信号に従って、選択列のグローバルビット線を選択するグローバル列選択回路３を含む。

メモリブロックＭＢ０−ＭＢｋ各々においては、その構成は後に詳細に説明するが、メモリセル列に対応してビット線が配置され、各ビット線に対して１列に整列して配置されるメモリセルが接続される。これらのメモリブロックＭＢ０−ＭＢｋの各メモリセル列に共通にグローバルビット線が配置される。選択メモリブロックのビット線が対応のグローバルビット線に選択される。

グローバル列選択回路３は、列アドレス信号ＹＡＤに従ってグローバルビット線を選択する。メモリセル列に対して、ビット線およびグローバルビット線を配置する階層ビット線構造を利用することにより、ビット線に接続されるメモリセルの数を低減し、応じて、ビット線負荷を軽減する。

この不揮発性半導体記憶装置は、さらに、グローバル列選択回路３により選択されたメモリセル列上のデータを読出して読出データＱを生成する読出回路６と、データ書込時、書込データＤに従って書込電圧／電流を生成し、グローバル列選択回路３を介して選択列へ書込電圧／電流を供給する書込回路５と、この不揮発性半導体記憶装置の内部動作を制御する主制御回路７を含む。読出回路６は、ベリファイ回路４とは別に設けられているが、ベリファイ回路４で読出をも行なうように構成すれば、読出回路６は省略することができる。

この主制御回路７は、図１においては、メモリセルへの書込動作を制御する書込制御回路１０をその構成要素として代表的に示す。この書込制御回路１０は、データ書込時の書込電圧の生成タイミング、ベリファイ用列選択回路ＶＣＳ０−ＶＣＳｋにおける列選択タイミング、およびロウデコーダＲＤ０−ＲＤｋにおけるデコード活性化期間を調整し、また、ベリファイ回路４におけるベリファイ動作を制御する。

ビット線の書込時の電圧をプリチャージ電圧として利用することにより、ベリファイ時のビット線プリチャージ期間を不要とする。これにより、ベリファイ時間の短縮を図り、書込の高速化を実現する。

図２は、図１に示す不揮発性半導体記憶装置の構成をより具体的に示す図である。図２においては、メモリブロックＭＢ０−ＭＢｋのうちの１つのメモリブロックＭＢと、このメモリブロックＭＢに関連する部分の構成を示す。

図２において、メモリブロックＭＢは、行列状に配列されるメモリセルＭＣと、メモリセルＭＣの各行に対応して配置されるワード線ＷＬ０−ＷＬｎと、メモリセルＭＣの各列に対応して配置されるビット線ＢＬ０−ＢＬｍと、メモリセル列に対応して配置されるソース線ＳＬ０−ＳＬｊを含む。

ソース線ＳＬ０−ＳＬｊは、ビット線ＢＬ０−ＢＬｍと平行に配設され、隣接列のメモリセルＭＣにより、ソース線ＳＬが共有される。ここで、ｊ＝（ｍ−１）／２である。ビット線ＢＬ０−ＢＬｍ各々には、寄生容量Ｃｂｌが存在するが、図２においては、ビット線ＢＬｍに存在する寄生容量Ｃｂｌを代表的に示す。

メモリセルＭＣは、対応のビット線に結合され、その抵抗値が記憶データに応じて変化する可変抵抗素子ＰＣＥと、対応のワード線ＷＬ（ＷＬ０）の信号に従って選択的に導通し、可変抵抗素子ＰＣＥを対応のソース線ＳＬに結合する選択トランジスタＭＴを含む。可変抵抗素子ＰＣＥは、たとえばＧＳＴ膜（Ｇｅ−Ｓｂ−Ｔｅ膜）で構成され、その結晶相が非晶質状態および結晶状態のいずれかに、印加熱により選択的に設定される。

この可変抵抗素子（以下、相変化素子と称す）ＰＣＥに対する熱は、電極配線抵抗を利用するヒータにより生成される。従って、相変化素子ＰＣＥの結晶相は、与えられる電流量および電流印加時間により設定することができる。融点よりも低い温度に長時間保持されると、この相変化素子ＰＣＥは、結晶状態となり低抵抗状態となる。一方、融点よりも高い温度から急冷されると、この相変化素子ＰＣは、非晶質状態となり高抵抗状態となる。融点より低い温度が短時間保持されると、相変化素子ＰＣＥは、結晶状態と非晶質状態が混在する状態となり、その抵抗値が中間値を取り、多値データの記憶を行なうことが可能となる。

すなわち、メモリセルＭＣは、相変化素子ＰＣＥの抵抗値により、多値データを記憶することができる。相変化素子ＰＣＥにおける供給電流／電流印加時間を調整することにより、相変化素子を非晶質状態と結晶状態の間の状態（結晶状態と非晶質状態とが混在した状態）に設定することができる。ここでは、説明を簡単にするために、メモリセルＭＣは２値データを記憶し、相変化素子ＰＣＥは、低抵抗の結晶状態と高抵抗の非晶質状態の２つの状態をとる場合を説明する。多値データ記憶時における動作についても、２値データ記憶時の動作を容易に拡張することができる。

メモリブロックＭＢに対して、ブロック選択回路１１が設けられる。このブロック選択回路１１は、ビット線ＢＬ０−ＢＬｍにそれぞれ対応して設けられ、ブロック選択信号ＳＧＢに従って対応のメモリブロックＭＢのビット線ＢＬ０−ＢＬｍをグローバルビット線ＧＢＬ０−ＧＢＬｍにそれぞれ結合するブロック選択ゲートＢＧ０−ＢＧｍを含む。グローバルビット線ＧＢＬ０−ＧＢＬｍは、図１に示すメモリブロックＭＢ０−ＭＢｋに共通に設けられる。これにより、メモリブロックＭＢ０−ＭＢｋにおいて、ブロックデコーダ（図１の要素２）からのブロック選択信号ＳＧＢにより指定されたメモリブロックのビット線ＢＬ０−ＢＬｍが、グローバルビット線ＧＢＬ０−ＧＢＬｍに接続される。

なお、図２においては、ブロック選択ゲートＢＧ０−ＢＧｍが、１対１対応でビット線ＢＬ０−ＢＬｍとグローバルビット線ＧＢＬ０−ＧＢＬｍとが接続されるように設けられる。しかしながら、所定数のビット線に対して１本のグローバルビット線が設けられる構成が用いられても良い。例えば、隣接ビット線の対に対して１本のグローバルビット線が設けられ、奇数列または偶数列のビット線が対応のグローバルビット線に接続されても良い。この場合、ブロック選択信号ＳＧＢを、メモリブロック指定信号と奇数／偶数列指定信号とで構成することにより、このような奇数列および偶数列のサブブロック単位でのビット線とグローバルビット線との接続を実現することができる。

グローバル列選択回路３は、Ｙアドレス信号ＹＡＤをデコードして、列選択信号ＹＳ０−ＹＳｍを生成するコラムデコーダ１５と、グローバルビット線ＧＢＬ０−ＧＢＬｍそれぞれに対応して設けられ、それぞれ、列選択信号ＹＳ０−ＹＳｍに従って、対応のグローバルビット線ＧＢＬ０−ＧＢＬｍを、書込回路５に結合するグローバル列選択ゲートＧＧ０−ＧＧｍを含む。この図２に示す構成においては、１つのグローバルビット線ＧＢＬ（ＧＢＬ０−ＧＢＬｍのいずれか）が選択されて、データの書込（または読出）が実行される。この選択列のグローバルデータ線は、内部データ線１９を介して書込回路５および読出回路６に結合される。

書込回路５は、与えられた書込データＤに従って、書込電圧を発生する書込電圧発生回路２４を含む。この書込電圧発生回路２４は、書込データＤが、相変化素子ＰＣＥの低抵抗状態に対応する場合には、低い書込電圧を生成し、高抵抗状態に書込データＤが対応する場合には、その書込電圧を高い電圧レベルに設定する。電圧レベルにより、相変化素子に供給される電流量が設定される。この場合、書込電圧発生回路２４としては、また、供給電流量を書込データの論理値に応じて変更する可変定電流源が用いられてもよい。

なお、書込データに応じた電圧レベルの電圧がロウデコーダに対しても与えられ、選択ワード線の電圧レベルが書込データに応じた電圧レベルに設定される。しかしながら、図２においては、図面を簡略化するために、この選択ワード線に伝達されるワード線書込電圧の伝達経路は示していない。

ベリファイ列選択回路ＶＣＳは、ベリファイ列選択信号ＶＳＧＢに従って選択的に活性化され、活性化時、列アドレス信号ＹＡＤをデコードし、ベリファイ列選択信号ＶＹＳ０−ＶＹＳｍを生成するベリファイ列デコーダ１７と、ビット線ＢＬ０−ＢＬｍそれぞれに対応して設けられ、ベリファイ列選択信号ＶＹＳ０−ＶＹＳｍに従って選択的に導通するベリファイ列選択ゲートＶＧ０−ＶＧｍを含む。

このベリファイ列デコーダ１７へ与えられるベリファイブロック選択信号ＶＳＧＢは、ベリファイ動作時、ブロックデコーダからの列選択信号に従って活性状態へ駆動される。すなわち、書込完了後のベリファイ動作実行時に、ベリファイブロック選択信号ＶＳＧＢが活性化される。このベリファイブロック選択信号ＶＳＧＢの活性化タイミングおよび期間は、図１に示す書込制御回路１０により設定される。

ベリファイ回路４は、基準電圧ＶＲＥＦと内部ベリファイ読出線２１上の電圧とを比較する比較回路２０と、比較回路２０の出力信号と書込データＷＤ（期待値）とに従って、正常に書込が行なわれたかを判定する判定回路２２と、書込データに応じてベリファイ基準電圧ＶＲＥＦを生成する基準電圧発生回路２３とを含む。判定回路２２からの判定結果指示信号Ｐ／Ｆが、図１に示す書込制御回路１０へ与えられ、このメモリセルへの再書込の実行または書込の完了に必要な処理が行なわれる。

図３は、図２に示す不揮発性半導体記憶装置のデータ書込およびベリファイ時の動作を示す信号波形図である。以下、図３を参照して、この図２に示すメモリブロックＭＢにおけるメモリセルＭＣへのデータ書込およびベリファイ動作について説明する。

データ書込時、図１に示す主制御回路７の書込制御回路１０へ書込指示信号が与えられる。書込回路５内の書込電圧発生回路２４は、書込制御回路１０の制御の下に、書込データＤに従って、書込電圧を生成し、内部データ線１９上に伝達する。所定のタイミングで、グローバル列選択回路３において、１つのグローバルビット線ＧＢＬｉ（ｉ＝０−ｍのいずれか）が選択され、グローバルビット線ＧＢＬに、この生成された書込電圧が伝達され、その電圧レベルが上昇する。グローバルビット線ＧＢＬの選択と書込電圧の生成および伝達のタイミングとしては、グローバルビット線が選択されてから書込電圧が選択グローバルビット線に伝達されても良く、また、書込電圧が内部データ線１９に伝達された後に、グローバルビット線が選択されても良い。書込電圧のグローバルビット線伝達時の特乳電流などの影響を考慮して最適なタイミングで、書込電圧の生成およびグローバルビット線の選択が行われれば良い。

次いで、選択メモリブロックにおいて、ブロック選択信号ＳＧＢによりロウデコーダが活性化され、このロウデコーダＲＤにより、アドレス指定されたメモリセル行に対応するワード線ＷＬ（ＷＬ０−ＷＬｎのいずれか）が選択状態へ駆動される。ワード線ＷＬが選択状態へ駆動されると、選択行のメモリセルＭＣそれぞれにおいて、選択トランジスタＭＴが導通し、相変化素子ＰＣＥが、対応のビット線ＢＬ０−ＢＬｍに接続される。この状態においては、まだ、ブロック選択回路１１内のブロック選択ゲートＢＧ０−ＢＧｍは非導通状態であり、ビット線ＢＬ０−ＢＬｍは、接地電圧レベルの状態にある。

時刻ｔ１において、ブロックデコーダ（２）からのブロック選択信号ＳＧＢが選択状態へ駆動され、ブロック選択回路１１において、ブロック選択ゲートＢＧ０−ＢＧｍが導通状態となり、ビット線ＢＬ０−ＢＬｍが、それぞれグローバルビット線ＧＢＬ０−ＧＢＬｍに結合される。グローバル列選択回路３により、選択列のグローバルビット線ＧＢＬに対してのみ、書込電圧が供給されており、選択列のグローバルビット線ＧＢＬに接続されるビット線ＢＬに書込電圧が伝達され、その電圧レベルが上昇する。

このビット線ＢＬの電圧レベルの上昇に従って、選択行および選択列のメモリセルＭＣ１において、相変化素子ＰＣＥに、電流が流れ、また、ビット線ＢＬの寄生容量Ｃｂｌも充電される。その選択列のビット線ＢＬに伝達される書込電圧に従って、相変化素子ＰＣＥに電流が流れ、その温度が上昇し、書込データに応じて高抵抗状態または低抵抗状態に設定される。図３においては、明確に示していないが、ワード線電圧も書込データに応じて、その電圧レベルが設定される。書込データに応じてビット線の書込電圧およびワード線電圧が生成され、これにより、メモリセルトランジスタＭＴの駆動電流量も書込データに応じて設定され、これにより書込電流が規定される。

時刻ｔ２において、書込電圧の印加が完了すると、ブロック選択信号ＳＧＢが非選択状態へ駆動され、ブロック選択回路１１におけるブロック選択ゲートＢＧ０−ＢＧｍが、すべて非導通状態となる。これにより、ビット線ＢＬ０−ＢＬｍは、すべてグローバルビット線ＧＢＬ０−ＧＢＬｍから分離される。このビット線ＢＬとグローバルビット線ＧＢＬとの分離により、選択メモリセルへの書込電流の供給が停止される。

選択列のビット線ＢＬにおいては、まだワード線ＷＬが選択状態にあるため、相変化素子ＰＣＥの状態（抵抗値）に従って、寄生容量Ｃｂｌに蓄積された電荷の放電が選択的に行なわれて電圧レベルが低下する。この寄生容量Ｃｂｌからの放電電流は、書込電流よりも小さい電流値であり、選択メモリセルＭＣの結晶相の変化は生じず、正確に書込データに応じて結晶状態および非晶質状態のいずれかの結晶相に維持される。

このビット線ＢＬの放電により、ビット線電圧が書込データに応じた電圧レベルに変化すると、時刻ｔ３において、ワード線ＷＬを非選択状態に駆動し、メモリセルＭＣの選択トランジスタＭＴを非導通状態として、ビット線ＢＬの放電を停止させる。これと並行して、ベリファイ列選択信号ＶＹＳを選択状態へ駆動し、選択列のビット線ＢＬを内部ベリファイ読出線２１に結合する。

基準電圧発生回路２３は、書込データＷＤに応じた電圧レベルのベリファイ基準電圧ＶＲＥＦを生成する。ビット線ＢＬの電圧と基準電圧ＶＲＥＦとを比較回路２０で比較する。比較回路２０の出力信号と書込データＷＤとに従って判定回路２２が、判定結果指示信号Ｐ／Ｆを確定状態へと駆動する。

基準電圧発生回路２３からの基準電圧ＶＲＥＦについては、低抵抗状態に対応する書込データに対しては、基準電圧ＶＲＥＦの電圧レベルは低く、高抵抗状態に対する書込データに対しては、その電圧レベルは高い。例えば、書込データが高抵抗状態に対応するとき、ビット線電圧が基準電圧ＶＲＥＦよりも高ければ、書込が正常に行なわれたと判定回路２２により判定される。

上述のように、この発明の実施の形態１においては、この書込動作後に、選択列のビット線ＢＬを、その相変化素子の状態に応じて選択的に放電することにより、その電圧レベルが相変化素子ＰＣＥの抵抗値に応じた電圧レベルに設定される。ワード線を非選択状態に設定して、ビット線の放電を停止させた後に、このビット線電圧を基準電圧ＶＲＥＦと比較してベリファイ動作を行なう。したがって、書込動作完了後、ワード線を非選択状態へ駆動した後、再び、選択列のビット線へベリファイ読出電圧を供給して、ベリファイ動作を行なう必要がない。これにより、このベリファイ読出電圧の伝達に要する時間分、ベリファイ時間を短縮することができる。また、ベリファイ時にビット線のプリチャージが不要であり、ビット線プリチャージ電流を削減することができ、応じて、消費電流を低減することができる。

図４は、図３に示すビット線放電期間の時刻ｔ２から時刻ｔ３の間のメモリセルＭＣの状態を概略的に示す図である。この図４に示すように、放電期間においては、ワード線ＷＬが選択状態にあるため、メモリセルＭＣにおいて、選択トランジスタＭＴは導通状態にある。相変化素子ＰＣＥの抵抗値Ｒｇｓｔは、書込期間（図３の時刻ｔ１から時刻ｔ２の間）において設定される。この状態において、書込電圧Ｖｗｒによりビット線寄生容量Ｃｂｌにより充電された電荷が、相変化素子ＰＣＥの抵抗値Ｒｇｓｔに応じてソース線ＳＬへ放電される。放電電流量およびビット線電圧変化速度は、相変化素子ＰＣＥの抵抗値に応じて異なる。

放電期間が完了すると、選択トランジスタＭＴは、ワード線の非選択状態への駆動に応じて非導通状態となる。この状態においては、ビット線ＢＬには放電経路は存在せず、寄生容量Ｃｂｌに、ビット線電圧Ｖｂｌが保持される。

図５は、高抵抗状態に対応するデータ書込時のビット線電圧Ｖｂｌの変化を概略的に示す図である。図５に示すように、この相変化素子ＰＣＥが、書込時において、正確に高抵抗状態に設定された場合、抵抗値Ｒｇｓｔは充分に大きく、ビット線ＢＬの電圧Ｖｂｌは、書込電圧Ｖｗｒの電圧レベルから殆ど変化しない電圧Ｖｂｌｈレベルに維持される。一方、書込不良であり、相変化素子ＰＣＥが充分に高抵抗状態に設定されない場合には、その抵抗値Ｒｇｓｔは許容値よりも小さく、ビット線寄生容量Ｃｂｌの充電電荷が、大きく放電され、ビット線電圧Ｖｂｌは、低抵抗の書込不良状態に対応する電圧Ｖｂｌｌにまで低下する。

基準電圧ＶＲＥＦの電圧レベルを、これらの電圧ＶｂｌｈおよびＶｂｌｌの間の電圧レベル、すなわち、基準電圧ＶＲＥＦを、高抵抗状態の許容下限抵抗値に対応する電圧レベルに設定することにより、メモリセルＭＣが、正常な高抵抗状態にあるか書込不良の抵抗状態にあるかを識別することができる。

図６は、この発明の実施の形態１に従う書込動作時のワード線ＷＬ、ブロック選択信号ＳＧＢ、グローバルビット線ＧＢＬおよびビット線ＢＬの電圧波形を、シミュレーションにより求めた結果を示す図である。図６において、これらの電圧信号波形に対して共通に同一スケールで、横軸に時間を示し、縦軸に電圧を示す。

図６に示すシミュレーションにおいては、初期状態は、メモリセルの相変化素子ＰＣＥが高抵抗（２８ＭΩ）状態であり、書込により、低抵抗化する場合を想定する。図６において、ブロック選択信号ＳＧＢがＬレベル（０Ｖ）に駆動されてから、ワード線ＷＬが非選択状態（０Ｖ）に駆動される期間において、ビット線ＢＬの電圧レベルが急激に低下する。このメモリセルの相変化素子の抵抗値Ｒｇｓｔが、例えば９８０ＫΩの場合には、ビット線ＢＬの電圧レベルは高く（実線で示す）、十分に低抵抗化されている場合（６２ｋΩ）の場合には、ビット線ＢＬの電位は低く保持される。図６において、高抵抗状態の書込不良の場合、ビット線ＢＬの電圧レベルは、約３５０ｍＶであり、十分に低抵抗化されている場合には、ビット線ＢＬの電圧レベルはほぼ接地電圧レベルである。

基準電圧ＶＲＥＦを例えば、２００ｍＶに設定する。ビット線電圧が基準電圧ＶＲＥＦよりも高い場合には、書込不良と判定して、再書込を行なう。ビット線電圧が基準電圧よりも低い場合には、正常に書込が行なわれたと判定して、このメモリセルに対する書込を完了する。

高抵抗に対応するデータの書込時のベリファイ時には、基準電圧を、例えば９００ｍＶから１Ｖの間の電圧レベルに設定し、ビット線電圧が基準電圧よりも高いときには、正常に書込が行なわれたと判定し、ビット線電圧が基準電圧よりも低いときには書込不良と判定する。

以上のように、この発明の実施の形態１に従えば、書込完了後、ワード線を非選択状態へ駆動した後、再び、ビット線へベリファイ読出電圧を供給して、ワード線を選択状態へ駆動する手順が不要となる。すなわち、書込完了後、ビット線のベリファイ電圧レベルへのプリチャージを行なう期間およびワード線を再び選択状態から非選択状態へ駆動する期間が不要となり、ベリファイ時間を短縮することができ、また、消費電流を低減することができる。

なお、上述の説明においては、書込データに応じてビット線に伝達される書込電圧およびワード線に伝達されるワード線書込電圧の電圧レベルが設定されている。しかしながら、この書込データに応じて書込電圧パルス幅も調整されても良い。

基準電圧ＶＲＥＦは、書込データの論理値に応じて切換えられる。この基準電圧ＶＲＥＦの電圧レベルを書込データの論理値に応じて変更することにより、書込後のメモリセルの相変化素子の抵抗値のばらつきを小さくすることができる。また、多値データの書込時においては、この書込データの論理値に応じて、対応の抵抗値の上限値および下限値に対応する基準電圧を選択して、メモリセルの抵抗値が上限値および下限値の間にあるかを判定することにより、ベリファイ動作を実行する。

書込およびベリファイ動作の制御は、図１に示す書込制御回路１０により実行される。
図７は、図１に示す書込制御回路１０の動作シーケンスおよび制御内容を示すフロー図である。書込制御回路１０は、たとえば、シーケンスコントローラなどで構成される。以下、図７を参照して、簡単に、書込制御回路１０の動作制御シーケンスについて説明する。

まず、書込動作が開始されると、図２に示す書込電圧発生回路２４を活性化する。書込電圧発生回路は、活性化されると、書込データに応じてグローバルビット線ＧＢＬおよびワード線ＷＬに伝達される書込電圧のレベル（およびパルス幅）を設定する（ステップＳ１）。

次いで、グローバル列選択回路３を活性化する。グローバル列選択回路３は、活性化されると、図２に示すコラムデコーダ１５が与えられた列アドレス信号に従って列選択信号を生成し、グローバルビット線ＧＢＬを選択する。これにより、選択グローバルビット線に書込電圧が伝達される（ステップＳ２）。

次いで、図１に示すブロックデコーダ２およびロウデコーダＲＤを活性化する。選択メモリブロックに対して設けられたロウデコーダが、与えられたロウアドレス信号に従ってワード線ＷＬを選択し、選択ワード線を書込電圧レベルへ駆動する（ステップＳ３）。

次いで、図２に示すブロック選択回路１１に対するブロック選択信号を活性化する。選択メモリブロックにおいて、ブロック選択ゲートＧＢ０−ＧＢｍが導通し、グローバルビット線ＧＢＬとビット線ＢＬとをブロック選択ゲートを介して接続する（ステップＳ４）。

次いで、所定時間経過後、ブロック選択回路１１に対するブロック選択信号ＳＧＢを非活性化し、ビット線ＢＬとグローバルビット線ＧＢＬとを分離する（ステップＳ５）。

次いで、所定のタイミングで、すなわち、ビット線の放電によるビット線電位の確定後、ロウデコーダを非活性化し、ワード線ＷＬを非選択状態へ駆動する（ステップＳ６）。

次いで、図２に示すベリファイ列デコーダ１７に対するブロック選択信号ＶＳＧＢを活性化する。ベリファイ列デコーダ１７は、活性化されると、列アドレス信号ＹＡＤに従って選択列に対する列選択信号ＶＹＳを活性状態に駆動する。応じて、選択列のビット線ＢＬが対応のベリファイ列選択ゲートＶＧを介してベリファイ回路４へ接続される（ステップＳ７）。

次いで、図２に示すベリファイ回路４を活性化し、比較回路２０により、ビット線電圧Ｖｂｌを基準電圧ＶＲＥＦと比較する（ステップＳ８）。このとき、図２に示す比較回路２０が活性化されるとともに、書込データに応じたベリファイ基準電圧ＶＲＥＦが、基準電圧発生回路２３から生成されて比較回路２０へ伝達される。

次いで、この比較結果が、書込データの論理値に対応しているかを判定する（ステップＳ９）。この判定結果が、書込データに対応した状態にあり、書込が正常に完了したことを示している場合には、書込正常終了処理が実行される（ステップＳ１０）。この書込正常終了処理では、すべてのデータが書込まれたかの判定が行なわれ、まだ、未書込のデータが残っている場合には、次のメモリセルを選択して、再度書込を実行する。一方、すべてのデータの書込が完了した場合には、書込電圧の発生を停止して、書込を終了する。

一方、ステップＳ９において、書込不良と判定されると、再度、ステップＳ３に戻り、再書込を実行する。このとき、グローバルビット線ＧＢＬには、書込電圧発生回路からの書込電圧が伝達されており、新たに、グローバルビット線の選択およびグローバルビット線のプリチャージを実行する必要がない。

書込制御回路１０は、上述の説明においては、シーケンスコントローラなどのコントローラにより実現されると説明している。しかしながら、この書込制御回路の書込制御部としては、各動作タイミング信号が、ハードウェアにより、順次、所定のタイミングで活性化／非活性化される構成が用いられてもよい。

また、ビット線は、グローバルビット線ＧＢＬおよびビット線ＢＬの階層ビット線構造が用いられている。しかしながら、このグローバルビット線ＧＢＬは用いられず、ビット線が直接、書込電圧を書込電圧発生回路から受ける構成が用いられてもよい。

また、ベリファイ用の基準電圧ＶＲＥＦを生成する基準電圧発生回路２３は、一例として、複数の電圧レベルの基準電圧を生成する抵抗分圧回路と、書込データに応じて、対応の基準電圧を選択する選択回路とで構成することができる。

また、図７に示すフロー図において、ステップＳ９からステップＳ３へ戻るとき、すなわち、ベリファイ結果が書込不良を示している場合、この書込回数またはベリファイ回数が、所定回数に到達したかの判定を行ない、このベリファイ回数が所定値以上のときには、メモリセルが書込不良セルとして、書込を強制的に終了させる強制終了処理が実行されてもよい（外部へ、書込エラーを報知する）。

また、書込時、高抵抗状態へのデータ書込時、再書込ごとに、書込電圧レベルを高くするまたは書込電圧パルス期間を長くする処理が行なわれ、低抵抗状態への書込時間時、再書込ごとに、書込電圧を順次低くするまたは書込パルス期間を短くする操作が行なわれてもよい。

また、上述の説明においては、メモリセルは相変化素子を記憶素子として含む構成を示している。しかしながら、データ書込時において、書込データの論理値に係らず、ビット線に同一極性の電圧または電流が供給され、この書込電圧／電流によりメモリセルの抵抗値が設定されるメモリであれば、本発明は適用可能である。

以上のように、この発明の実施の形態１に従えば、メモリセルの書込時間完了後、ビット線への書込電圧の伝達を停止して、所定期間経過後、ワード線を非選択状態へ駆動し、その後ビット線電圧を基準電圧と比較している。したがって、ベリファイ動作時、ビット線を、ベリファイ読出電圧レベルにプリチャージする必要がなく、また、ワード線を選択／非選択状態へトグルする必要がなく、ベリファイ開始タイミングを速くすることでき、応じてベリファイ時間を短くすることができ、また、消費電流を低減することができる。これにより、低消費電流で高速書込を行なうことのできる不揮発性半導体記憶装置を実現することができる。

［実施の形態２］
図８は、この発明の実施の形態２に従う不揮発性半導体記憶装置のデータ書込およびベリファイ時の動作波形を示す図である。この図８に示す動作波形図は、以下の点で、図３に示す動作波形図と、その動作態様が異なる。

すなわち、時刻ｔ１において、ブロック選択信号ＳＧＢが選択状態へ駆動され、グローバルビット線ＧＢＬとビット線ＢＬとが接続されると、グローバルビット線ＧＢＬへ伝達される書込電圧の電圧レベルが漸次低下される。応じて、ビット線ＢＬの電圧レベルも低下される。

時刻ｔ２において、ブロック選択信号ＳＧＢが非活性状態となり、グローバルビット線ＧＢＬとビット線ＢＬとが分離される。この状態において、グローバルビット線ＧＢＬに伝達される書込電圧の電圧レベルは一定に維持される。

このビット線ＢＬの時刻ｔ２における電圧レベルは、ベリファイ読出電圧レベルまたはそれに近い電圧レベルである。したがって、時刻ｔ２から時刻ｔ３の間において、ワード線ＷＬが選択状態のときに、対応のメモリセル（ＭＣ）においてベリファイ読出電流が流れても、この読出電流によりメモリセルの結晶相が変化するリードディスターブが発生するのを確実に抑制することができる。これにより、時刻ｔ３からのセンスおよびベリファイ期間において、確実に、メモリセルＭＣの結晶相（抵抗値）を判定することができる。

時刻ｔ２からの動作は、先の実施の形態１と同じであり、メモリセルが高抵抗状態および低抵抗状態のいずれにあるかに応じて、ビット線ＢＬの電圧レベルが決定される。このビット線ＢＬの電圧レベルを、書込データに対応する基準電圧と比較することにより、書込が正常に行なわれたかを判定する。

この時刻ｔ２から、グローバルビット線ＧＢＬとビット線ＢＬを分離するとき、ビット線ＢＬの電圧レベルを、ベリファイ読出電圧レベルに設定することにより、リードディスターブを回避して、正確に、メモリセルの抵抗状態に応じた電圧レベルにビット線ＢＬを設定することができ、正確にベリファイ動作を行なうことができる。

なお、データ書込時において、ビット線に伝達される電圧レベルが漸次低下される。この状態において、書込電流が低下すると、溶融状態の相変化素子が徐冷されて結晶状態に変化する状態がメモリセルの相変化素子において生じ、高抵抗状態に対応するデータの書込を行なうことができないように思われる。しかしながら、書込期間中にメモリセルのヒータのジュール熱により溶融状態を維持する電流がメモリセルに供給されていれば、溶融状態を維持して、ビット線とグローバルビット線との分離により電流供給を停止して、急速冷却を実現することができる。従って、この書込電圧のレベルの漸次低下を行なっても、高抵抗状態に対応するデータの書込は、確実に行なうことはできる。結晶状態に対応するデータの書込時においては、相変化素子を結晶状態に維持するジュール熱がメモリセルのヒータから生成されれば良く、書込電圧が漸次低減されても、問題なく、メモリセルの相変化素子を低抵抗状態に設定することができる。

図９は、この発明の実施の形態２に従う書込電圧発生回路２４の構成の一例を示す図である。この図９においては、書込電圧発生回路２４は、書込データが０および１の２値データの場合を示す。しかしながら、多値データを書込む構成に対しても、容易に拡張することができる。

図９において、書込電圧発生回路２４は、０書込電圧ＶＰ０を分圧する抵抗分圧回路３０Ａと、選択信号φ００−φ０ｎに従って、抵抗分圧回路３０Ａの分圧電圧を順次選択する選択回路３２Ａと、選択回路３２Ａの出力電圧をバッファ処理するボルテージフォロア３６Ａと、書込指示信号ＷＲＩＴＥとブロック選択信号ＳＧＢとに従って選択的に活性化され、活性化時、発振動作を行なって発振信号を生成する発振器３３と、補の書込データＺＷＤと発振器３３の出力信号とに従ってシフト動作を行なって選択信号φ００−φ０ｎを生成するシフタ３４Ａと、１書込電圧ＶＰ１を分圧する抵抗分圧回路３０Ｂと、発振器３３の出力信号と書込データＷＤとに従って選択的にシフト動作を行なって制御信号φ１０−φ１ｎを生成するシフタ３４Ｂと、このシフタ３４Ｂからの選択信号φ１０−φ１ｎに従って抵抗分圧回路３０Ｂの出力電圧を選択する選択回路３２Ｂと、選択回路３２Ｂの選択して出力する電圧をバッファ処理するボルテージフォロア３６Ｂと、書込データＷＤおよびＺＷＤに従って、ボルテージフォロア３６Ａおよび３６Ｂの出力電圧の一方を選択して書込電圧ＶＷＲを生成するマルチプレクサ３８を含む。

書込データＷＤおよびＺＷＤは、互いに相補なデータである。書込データＷＤが“０”のときには、書込データＷＤが論理ローレベル（Ｌベル；接地電圧レベル）、補の書込データＺＷＤが論理ハイレベル（Ｈレベル；電源電圧レベル）となる。

選択回路３０Ａは、０書込電圧ＶＰ０の供給ノードと接地ノードの間に直列に接続される抵抗素子ＲＲ０−ＲＲｎを含む。０書込電圧ＶＰ０は、図示しない昇圧回路から生成される。この昇圧回路は、たとえば、キャパシタのポンプ動作を利用するチャージャポンプ回路により生成される。

選択回路３２Ａは、抵抗素子ＲＲ０−ＲＲｎのそれぞれの一方端（高電圧側ノード）に対して設けられるｐチャネルＭＯＳトランジスタＳＴ０−ＳＴｎを含む。これらのＭＯＳトランジスタＳＴ０−ＳＴｎの他方導通ノードは共通に選択回路３２Ａの出力ノードに接続される。ＭＯＳトランジスタＳＴ０−ＳＴｎの１つが、選択信号φ００−φ０ｎに従って導通状態とされる。

抵抗分圧回路３０Ｂは、１書込電圧ＶＰ１の供給ノードと接地ノードの間に直列に接続される抵抗素子ＲＳ０−ＲＳｎを含む。１書込電圧ＶＰ１も、例えばキャパシタのチャージポンプ動作を利用する昇圧回路により生成される。

選択回路３２Ｂは、抵抗素子ＲＳ０−ＲＳｎの一方端にそれぞれ対応して設けられるｐチャネルＭＯＳトランジスタＳＳ０−ＳＳｎを含む。これらのＭＯＳトランジスタＳＳ０−ＳＳｎの他方導通ノードは、共通に、選択回路３２Ｂの出力ノードに結合される。これらのＭＯＳトランジスタＳＳ０−ＳＳｎの１つが、制御信号φ１０−φ１ｎに従って選択的に導通状態となる。

抵抗分圧回路３０Ａおよび３０Ｂにおいて、抵抗素子ＲＲｎおよびＲＳｎの一方端に、ベリファイ読出電圧が生成される様に、これらの抵抗素子ＲＲ０−ＲＲｎおよびＲＳ０−ＲＳｎの抵抗値が調整される。

利得１のボルテージフォロア３６Ａおよび３６Ｂを用いることにより、選択回路３２Ａおよび３２Ｂにより選択された電圧を電流増幅して、大きな電流駆動力を有する書込電圧を生成することができる。マルチプレクサ３８を介して大きな電流駆動力の書込電圧ＶＷＲを選択列のビット線へ伝達して、メモリセルに供給することができる。これらのボルテージフォロア３６Ａおよび３６Ｂの電流駆動力が、対応の書込データの論理値に応じて調整されても良い。高抵抗状態に対応するデータの書込時に大きな電流駆動力の書込電圧を生成する。

発振器３３は、書込指示信号ＷＲＩＴＥが活性状態にあり、データ書込モードを示すときにイネーブルされ、ブロック選択信号ＳＧＢがＨレベルの期間、発振動作を行なう。初期状態においては、シフタ３４Ａおよび３Ｂは、それぞれ、選択信号φ００およびφ１０を活性状態に維持する。発振器３３の発振周期は、書込電圧ＶＷＲの低下速度に応じて適切に設定される。

書込データＷＤが“０”のときに、補の書込データＺＷＤがＨレベルとなり、シフタ３４Ａが活性化される。シフタ３４Ａは、活性化時、発振器３３からの発振信号をシフトクロック信号としてシフト動作を行ない、選択信号φ００−φ０ｎを、順次選択状態（Ｌレベル）へ駆動する。シフタ３４Ｂは、書込データＷＤが“１”のときに活性化され、発振器３３からの発振信号をシフトクロック信号として、選択信号φ１０−φ１ｎを順次選択状態（Ｌレベル）へ駆動する。

図１０は、図９に示す書込電圧発生回路２４の動作を示す信号波形図である。以下、図１０を参照して、図９に示す書込電圧発生回路２４の動作について説明する。

データ書込時、まず、外部からの書込モード指示信号に従って、書込指示信号ＷＲＩＴＥがＨレベルに設定される。シフタ３４Ａおよび３４Ｂは、書込動作時、初期状態にあり、それぞれ選択信号φ００およびφ１０を選択する状態に設定される。書込電圧ＶＰ０およびＶＰ１がそれぞれ、データ書込時、生成される。書込データＷＤおよびＺＷＤに従ってマルチプレクサ３８が、ボルテージフォロア３６Ａおよび３６Ｂの一方の出力電圧を選択して書込電圧ＶＷＲを生成する。このマルチプレクサ３８からの書込電圧ＶＷＲが、グローバルビット線ＧＢＬへ所定のタイミングで伝達される。

次いで、ワード線ＷＬが選択状態へ駆動された後、ブロック選択信号ＳＧＢが選択状態へ駆動される。応じて、発振器３３が発振動作を行ない、書込データＷＤおよびＺＷＤに応じて、シフタ３４Ａおよび３４Ｂの一方がシフト動作を行なう。たとえば、シフタ３４Ａが活性状態へ駆動される場合、選択信号φ００−φ０ｎが順次選択状態（Ｌレベル）へ駆動され、ＭＯＳトランジスタＳＴ１−ＳＴｎが順次導通状態へ駆動される。応じて、抵抗素子ＲＲ１−ＲＲｎの一方端の電圧が選択されて、ボルテージフォロア３６Ａへ与えられ、マルチプレクサ３８からの書込電圧ＶＷＲの電圧レベルが漸次低下する。

時刻ｔ２において、ブロック選択信号ＳＧＢが、非選択状態へ駆動されると、発振器３３の発振動作が停止し、シフタ３４または３４Ｂのシフト動作が停止し、ボルテージフォロア３６Ａの出力電圧は、書込ベリファイ電圧レベルまたはそれに近い等しい電圧レベルに維持される（抵抗素子ＲＲｎまたはＲＳｎの一方端の電圧レベル）。

シフタ３４Ａおよび３４Ｂは、そのシフト動作時、シフト最終状態において、選択信号φ０ｎまたはφ１ｎを選択状態に維持する構成が用いられればよい。この構成としては、選択信号φ０ｎまたはφ１ｎが選択状態となると、シフタ３６Ａまたは３６Ｂがシフト動作を停止し、再書き込み時に初期状態にリセットされる構成を利用することができる。

書込時において、ビット線ＢＬへ伝達される電圧レベルが漸次低下する。しかしながら、ボルテージフォロア３６Ａおよび３６Ｂを用いており、書込電流は変化せず、高抵抗状態に対応するデータを書込むメモリセルに対しては、大きな書込電流が供給される。

時刻ｔ２において、ブロック選択信号ＳＧＢを非活性状態へ駆動しており、グローバルビット線ＧＢＬとビット線ＢＬとが分離される。この期間においては、ビット線の寄生容量の放電が行なわれるだけでありる。したがって、書込電圧発生回路２４からは、メモリセルに対して書込電流は供給されない。時刻ｔ１からｔ２の供給電流／電圧に応じて、メモリセルに対して、高抵抗状態または低抵抗状態に対応するデータの書込が行なわれる。

このビット線の寄生容量の放電時、ビット線電圧はベリファイ読出電圧レベルまたはそれに近い電圧レベルにある。したがって、このビット線の寄生容量の放電電流により、メモリセルの結晶相が変化するのを防止することができ、正確にかつ安定にビット線電圧をメモリセルの書込まれた抵抗値に応じた電圧レベルに設定することができる。このビット線の時刻ｔ２における電圧レベルは、書込不良を識別することができるとともにメモリセルにおいてリードディスターブが発生するのを防止する電圧レベルであれば良く、正確にベリファイ読出電圧レベルに設定することは特に要求されない。

以上のように、この発明の実施の形態２に従えば、データ書込時、メモリセルが接続されるビット線に対する書込電圧の電圧レベルを順次低下させて、最終的に、ベリファイ読出電圧レベルまたはそれに近い電圧レベルにまで駆動している。したがって、放電期間中において、メモリセルの結晶相が、この放電電流により変化するのを抑制することができ、正確なベリファイ動作を行なうことができる。

なお、多値データ書込時においては、その書込電圧ＶＰの電圧レベルを、書込データに応じた電圧レベルに設定し、ベリファイ動作時、各書込電圧に応じた基準電圧（下限値および上限値）を選択して、ビット線電圧が、選択された下限値および上限値の間にあるかを判定する。

この発明は、一般に、相変化メモリに対して適用することができ、書込ベリファイ時間を短縮して、低消費電流で高速書込を行なうことのできる相変化メモリを実現することができる。この相変化メモリは、メモリ単体であってもよく、またＳＩＰ（システム・イン・パッケージ）などのように、他のプロセッサなどと同一パッケージ内に収納されるメモリであってもよく、また、ＳＯＣ（システム・オン・チップ）のように、他のプロセッサなどと同一半導体チップ上に集積化されるメモリであってもよい。

また、メモリとしては、相変化メモリに限定されず、データ書込時においてビット線に印加される電圧および電流が単一極性であるメモリに対しても本発明は適用可能である。

この発明に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。 図１に示す不揮発性半導体記憶装置の要部を構成を概略的に示す図である。 図２に示す不揮発性半導体記憶装置のデータ書込時の動作を示す信号波形図である。 図２に示す不揮発性半導体記憶装置の書込動作完了後の放電期間の電流の流れを模式的に示す図である。 図４に示すメモリセルのビット線電圧の状態の一例を模式的に示す図である。 この発明の実施の形態１における不揮発性半導体記憶装置の書込時のシミュレーション波形を示す図である。 この発明の実施の形態１における書込制御回路の制御動作フローを示す図である。 この発明の実施の形態２に従う不揮発性半導体記憶装置の書込時の動作を示す信号波形図である。 この発明の実施の形態２に従う不揮発性半導体記憶装置の書込回路の含まれる書込電圧発生回路の構成の一例を示す図である。 図９に示す書込電圧発生回路の発生電圧を示す図である。

符号の説明

１ メモリアレイ、ＭＢ０−ＭＢｋ メモリブロック、２ ブロックデコーダ、ＲＤ０−ＲＤｋ ロウデコーダ、３ グローバル列選択回路、４ ベリファイ回路、５ 書込回路、６ 読出回路、７ 主制御回路、１０ 書込制御回路、ＭＣ メモリセル、２０ 比較回路、２２ 判定回路、２４ 書込電圧発生回路、３０Ａ，３０Ｂ 抵抗分圧回路、３２Ａ，３２Ｂ 選択回路、３４Ａ，３４Ｂ シフタ、３３ 発振器、３６Ａ，３６Ｂ ボルテージフォロア、３８ マルチプレクサ。

Claims (6)

1. 行列状に配列され、各々が記憶データに応じて抵抗値が設定される複数の不揮発性メモリセル、
   各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線、
   各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線、
   データ書込時、選択列のメモリセルに伝達される書込電圧を生成して前記選択列に伝達するとともに書込完了後前記選択列への伝達を停止する書込電圧生成伝達回路、および
   前記書込完了後、前記選択列のビット線の電圧をベリファイ読出電圧として用いてビット線の電圧を読出して、前記選択列のメモリセルが書込データに応じた抵抗値に設定されているかを判定するベリファイ回路を備える、不揮発性半導体記憶装置。
2. 前記データ書込時、前記ビット線への前記書込電圧伝達の前に、選択行のワード線を選択状態に駆動し、前記ビット線への前記書込電圧の停止後に予め定められた時間経過後に、前記選択行のワード線を非選択状態に駆動する行選択回路をさらに備える、請求項１に記載の不揮発性半導体記憶装置。
3. 前記書込電圧生成伝達回路は、
   書込データに応じた電圧レベルの書込電圧を生成する書込電圧発生回路と、
   列選択信号に従って前記選択列に対応するビット線を選択して前記書込電圧発生回路に結合する列選択回路とを含み、前記列選択回路は、前記書込み完了後前記選択列のビット線と前記書込電圧発生回路とを分離する、請求項１記載の不揮発性半導体記憶装置。
4. 前記列選択回路と別に設けられ、書込完了後に前記選択列のビット線を前記ベリファイ回路に結合するベリファイ列選択回路をさらに備える、請求項３記載の不揮発性半導体記憶装置。
5. 前記書込電圧生成伝達回路は、書込開始から書込完了までの期間において前記書込電圧を書込データに応じた電圧レベルの初期値から予め定められた電圧レベルにまで低下させる、請求項１に記載の不揮発性半導体記憶装置。
6. 前記予め定められた電圧レベルは、選択メモリセルの抵抗値を変化させない電圧レベルに設定される、請求項５記載の不揮発性半導体記憶装置。

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